TWI678782B - 半導體封裝重佈線層結構 - Google Patents

Abstract

本發明提供了一種半導體封裝之重佈線層結構。包括介電層、上導線、下導線以及複數個通孔。介電層具有厚度，上導線位於介電層上方，下導線位於介電層下方。該複數個通孔貫穿該介電層且連結於該上導線與該下導線，每個通孔在第一導線上有一截面，具有第三寬度，其中這些截面的第三寬度與介電層的厚度的比值為小於或等於1，且各個這些通孔的截面間具有距與該些通孔的第三寬度的比值至少為0.5以上。

Description

半導體封裝重佈線層結構

本發明是有關於一種半導體封裝技術，也是有關於一種半導體封裝之重佈線層(Redistribution Layer；RDL)結構。

隨著半導體封裝製造技術的進步，微電子組件變得更小，而這些組件內的電路變得越來越密集。為了使微電子組件的尺寸變得更小，微電子組件中的各個元件的封裝及組裝在線路設計上必須變得更加緊密，為了滿足更小的空間與更高密度的要求，必須對電子組件上的所有構件進行最佳化設計。

半導體封裝之重佈線層(RDL)中線路設計時通常會搭配通孔進行層與層之間電性的導通。而通孔的截面形狀設計通常為圓形且面積大於導線寬度，以得到較佳的電性傳輸，然而，此部分在有限面積的需求下，無法進行高密度的電路佈局。

本發明實施例提供一種半導體封裝之重佈線層結構，具有複數個較小的通孔面積、通孔間有較佳的間距比及通孔處有較佳深寬比。

本發明的一實施例提出一種半導體封裝之重佈線層結構，包括介電層、上導線、下導線及複數個通孔。介電層具有一厚度且包括一第一表面及與第一表面相對的一第二表面；上導線位於介電層的第一表面上，具有一第一寬度；下導線位於介電層的第二表面上，具有一第二寬度，其中上導線與下導線由介電層所阻隔；複數個通孔貫穿介電層且連結於上導線與下導線，每個通孔在上導線有一截面，具有一第三寬度，其中第三寬度與介電層的厚度的比值為小於或等於1，且各通孔的截面間的間距與第三寬度的比值至少為0.5以上。

本發明的一實施例提出一種半導體封裝之重佈線層結構，包括介電層、上導線、下導線及複數個通孔。介電層具有一厚度，且包括一第一表面及與第一表面相對的一第二表面；上導線位於介電層的第一表面上，具有一第一寬度；下導線位於介電層的第二表面上，具有一第二寬度，其中上導線與下導線由介電層所阻隔；複數個通孔，貫穿介電層且連結於上導線與下導線，每個通孔在上導線有一截面，具有一第四寬度與一第五寬度，其中第四寬度與第五寬度互相垂直，其中第四寬度或第五寬度與介電層的厚度的比值為小於或等於1，各通孔的截面間的一間距與該些截面的第四寬度或第五寬度的比值至少為0.5以上，其中該些截面的第四寬度與第五寬度的比值或該些截面的第五寬度與第四寬度的比值至少為1.2以上。

本發明的一實施例提出一種半導體封裝之重佈線層結構，包括介電層、上導線、下導線及單一通孔。介電層具有一厚度，包括一第一表面及與第一表面相對的一第二表面；上導線位於介電層的第一表面上，具有一第一寬度；下導線，位於介電層的第二表面上，具有一第二寬度，其中上導線與下導線由介電層所阻隔，一單一通孔，貫穿介電層且連結於上導線與下導線，單一通孔在上導線有一截面，具有一第三寬度，其中該截面的第三寬度與介電層的厚度的一比值為小於或等於1。

基於上述，在本發明的實施例半導體封裝之重佈線層中，一方面具有複數個通孔，另一方面，這些通孔的寬度又不會超出導線寬度。如此一來，本發明的實施例的半導體封裝之重佈線層結構可提高導線佈線的使用率，同時提高上、下導線的導電能力。如此一來，本發明的實施例的重佈線層可提高量測的準確率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為本發明的一實施例之半導體封裝之重佈線層的上視示意圖，以下將各實施例中的半導體封裝之重佈線層結構簡述為重佈線層，請參考圖1，本實施例為重佈線層的一部分線路圖，包括介電層110、上導線120，其中上導線120的寬度為D1、以及複數個通孔140，每條上導線120末端都會具有通孔140，但每條上導線120上通孔140數量不一，但至少會包括一通孔140以便使上導線120能透過貫穿介電層110的通孔140與下導線(未繪示)做電性上的連結，一般來說，通孔數量較多者能夠提供較多電性連結面積，同時也能夠讓電性連結提供較佳的品質。

圖2為本發明的一實施例之半導體封裝之重佈線層之重佈線層結構的立體示意圖。為求清晰，圖2僅示意性地繪示重佈線層的部分構件，即僅繪示重佈線層中的兩層導線與其間的介電層及通孔。請參考圖2，本實施例的重佈線層中包括介電層210，具有一厚度T，該介電層具有第一表面211及與第一表面相對的第二表面212，另外，上導線220位於介電層210的第一表面211上，具有第一寬度D1；和下導線230，位於介電層210的第二表面212上，並具有第二寬度D2，其中上導線220與下導線230由介電層210所阻隔；以及複數個通孔240，貫穿該介電層210且連結於該上導線220與該下導線230，通孔240與上導線210與下導線230各有一截面，其中與上導線220的截面具有第三寬度D3，在本實施例中，以通孔240與上導線220所形成的截面形狀為圓形。

在圖2及之後的實施例中，上導線220及下導線230並未繪示厚度，但實際上其可為具有厚度的導線。上導線220與通孔240所形成的截面亦可具有如橢圓形、多邊形等幾何形狀。下導線230與通孔240所形成的截面亦可具有如橢圓形、多邊形等幾何形狀。本發明不限定上述截面的形狀。

半導體封裝製造完成後取下時，為降低其中的重佈線層在取下過程中所產生應力造成對通孔的破壞，在本實施例中，以通孔240與上導線220所形成的截面形狀為圓形，具有第三寬度D3，此第三寬度D3指圓形之直徑，並與重佈線層中的介電層210的厚度T之比值小於或等於1，在本實施例中，上導線220中的相鄰兩通孔240的截面間的間距P1，與同一上導線220中的複數個通孔240的第三寬度D3的比值至少為0.5以上。

在本實例中的重佈線層中，複數個通孔240可由導電材質所填充，以使該些上導線220與該些下導線230電性連結。填充於複數個通孔240中的導電材質例如為金屬，所述金屬包括鈦、銅、鎳、金、或以上金屬之任意組合或其他適合的材料，但不限於此。上導線220及下導線230為導電材質，例如為金屬，所述金屬包括鈦、銅、鎳、金或其他適合的材料，但不限於此。介電層210例如為有機材料，有機材料可為聚亞醯胺(PI)、聚苯并噁唑(PBO)、苯環丁烯聚合物(BCB) 、或以上材料之任意組合或其他適合的材料，但不限於此。

如圖2所示，在本實施例中的重佈線層中，每一條上導線220的複數個通孔240都具有第三寬度D3，而這些通孔240的截面形狀都為圓形，因此，每個通孔240都會具有一面積為＊(第三寬度D3/2)² ，也就是0.25＊(第三寬度D3)² ，其中，π為數學中的圓周率，後續實施例中的π皆代表數學中的圓周率。

在本實例中的重佈線層中，所有上導線220中的複數個通孔240的第三寬度D3都不大於上導線220的第一寬度D1，換句話說，所有複數個通孔240的第三寬度D3最大值將等於重佈線層中上導線220的第一寬度D1，故所有複數個通孔240的截面的面積將小於或等於0.25＊(第一寬度D1)² 。

在本實例中的重佈線層中，其中每一上導線220中具有複數個通孔240，而每一上導線220所包括的複數個通孔240的截面總和面積介於0.25~2.0＊(第一寬度D1)² ，使得同一上導線220能夠提供足夠有效的面積，能夠與下導線230進行電性連結。

圖3為本發明的一實施例之半導體封裝之重佈線層結構的立體示意圖。圖3僅示意性地繪示重佈線層的部分構件，即僅繪示重佈線層中的兩層導線與其間的介電層及通孔。如圖3所示，在本實例中的重佈線層中，其中每一貫穿介電層310的通孔340垂直於上導線320走線的方向，每一通孔340與上導線320形成的截面為圓形。不論是在同一上導線320上的複數個通孔340的截面或是在整個重佈線層中其他導線上的複數個通孔340的截面之面積可為相等或不相等。在本實施例中，下導線330與這些通孔340所形成的截面的面積也可為相等或不相等，同時，由同一通孔340相連的上導線320上的截面與下導線330上的截面之面積也可為相等或不相等。另外，每一不同上導線320(或下導線330)與通孔340 形成的截面數目可以相同也可以不同。

在本實例中的重佈線層中，其中上導線320與相對應的通孔340的截面可能具有不同面積大小，而這些通孔340之間排列可依該些通孔340的截面的面積大小規則排列或是亂序排列，而這些通孔340與下導線330相交的複數個截面亦可能具有不同面積大小，該些複數個截面也可依截面的面積大小規則排列或是亂序排列。

在本實例中的重佈線層中，通孔340、上導線320及下導線330的材質請參考圖2實施例之說明，在此不再重述。

圖4為本發明的的一實施例之半導體封裝之重佈線層結構的剖面示意圖。圖4僅示意性地繪示重佈線層的部分構件，即僅繪示重佈線層中的兩層導線與其間的介電層及通孔。如圖4所示，在本實施例中，半導體封裝製造完成後取下時，為降低其中的重佈線層中在取下過程中所產生應力造成對通孔的破壞，在重佈線層中，複數個通孔440之截面寬度與兩層導線間的介電層410之厚度之間具有特定的比例，複數個通孔440在上導線(未繪示)的截面具有的第三寬度D3，上導線及下導線間的介電層410具有厚度T，第三寬度D3與厚度T的比值小於或等於1，可以藉此提升電性連結的可靠度。此外，在同一上導線中的複數個通孔之間的間距P1與同一上導線中的複數個通孔的第三寬度D3的比值至少為0.5以上。

在本實例中的重佈線層中，通孔440、上導線及下導線的材質請參考圖2實施例中通孔240、上導線220及下導線230之說明，在此不再重述。

在另一實施例中，上導線若基於功能設計的目的，可設置單一通孔(未繪示)，單一通孔在該上導線有一截面，截面形狀為圓形，與圖2實施例相同具有第三寬度D3，而第三寬度D3最大值將等於上導線的第一寬度D1，因此單一通孔的截面的面積將等於0.25＊(第一寬度D1)² ，而此實施例因只具單一通孔，故無前述實施例所定義的通孔間的間距與上導線寬度的比值關係。

圖5為本發明的一實施例之半導體封裝之重佈線層結構的上視示意圖。在製作半導體元件時會先於載板上形成重佈線層之後，再設置晶片於重佈線層上，並利用封裝膠體封裝晶片之後再移除載板並進行植球。參考圖5，該半導體封裝製作時，製作多數個包括積體電路(integrated circuit；IC) 50的半導體單元，以及複數條導線520(包含通孔)圍繞於各積體電路50四周，在最終封裝完成時，會以機械方式進行載板取下(即移除載板)，取下可沿第一方向R1進行或沿第二方向R2進行，第一方向R1與第二方向R2實質上互相垂直。

圖6為本發明的一實施例之半導體封裝之重佈線層結構的立體示意圖。圖6僅示意性地繪示重佈線層的部分構件，即僅繪示重佈線層中的兩層導線與其間的介電層及通孔。如圖6所示，在本實施例中，重佈線層中的上導線220中的複數個通孔240的截面為非圓形的設計，圓形截面在前面圖2實施例已經揭露過，在此不再贅述。非圓形部分，可以包括橢圓形、多邊形或其組合。在本實施例中，重佈線層包括介電層210，具有厚度T，介電層210包括第一表面211及與第一表面相對的第二表面212；上導線220，位於介電層的第一表面211上，具有第一寬度D1；下導線230，位於介電層的第二表面212上，具有第二寬度D2，其中上導線220與下導線230由該介電層210所阻隔；以及複數個通孔240，貫穿該介電層且連結於該上導線與該下導線，通孔240於上導線220與下導線230各具有一截面，其中在上導線220的截面具有第四寬度D4與第五寬度D5，其中第四寬度D4與第五寬度D5互相垂直，其中複數個通孔240的截面的第四寬度D4或第五寬度D5與介電層210的厚度T之比值為小於或等於1，複數個通孔240的各截面間的間距P1與各複數個通孔的截面的第四寬度D4或第五寬度D5的比值至少為0.5以上，且取下方向平行的第一方向R1的通孔截面的第四寬度D4，與第二方向R2平行的通孔截面的第五寬度D5的比值至少為1.2以上。

在本實例中的重佈線層中，通孔240、上導線220及下導線230的材質請參考圖2實施例之說明，在此不再重述。

圖7a、7b、7c為本發明的的一實施例之半導體封裝之重佈線層的通孔之一上視示意圖。請同時參照圖6及圖7a，通孔240在上導線220的截面形狀為橢圓形，具有第四寬度D4與第五寬度D5，其中該第四寬度D4與該第五寬度D5互相垂直，平行取下方向的第一方向R1的第四寬度D4較長，而較短的第五寬度D5不會超出上導線220的第一寬度D1，同時第四寬度D4或第五寬度D5與介電層210的厚度T比為小於或等於1，且與第一方向R1平行的第四寬度D4和與第二方向R2平行的第五寬度D5的比值至少為1.2以上。

請參照圖6及圖7b，通孔240在上導線220的截面形狀為六邊形，具有第四寬度D4與第五寬度D5，其中該第四寬度D4與該第五寬度D5互相垂直，平行取下方向的第一方向R1的第四寬度D4較長，而較短的第五寬度D5不會超出上導線220的第一寬度D1，同時第四寬度D4或第五寬度D5與介電層210的厚度T比為小於或等於1，且與第一方向R1平行的第四寬度D4和與第二方向R2平行的第五寬度D5的比值至少為1.2以上。

請參照圖6及圖7c，通孔240在上導線220的截面形狀為八邊形，會有第四寬度D4與第五寬度D5，其中該第四寬度D4與該第五寬度D5互相垂直，平行取下方向的第一方向R1的第四寬度D4較長，而較短的第五寬度D5不會超出上導線220的寬度D1，同時第四寬度D4或第五寬度D5與介電層210的厚度比為小於或等於1，且與第一方向R1平行的第四寬度D4和與第二方向R2平行的第五寬度D5的比值至少為1.2以上。

上述實施例都為取下的方向平行於通孔的截面的第四寬度D4，因此通孔的截面的第四寬度D4會大於第五寬度D5，在另一實施例中，當取下的方向平行於通孔的截面形狀的第五寬度D5，通孔的截面第五寬度D5則會大於第四寬度D4(未繪示)，但本發明不侷限於此。

參照圖6及圖7a、7b、7c的實施例中，不論是橢圓形或多邊形的通孔240，因為通孔240的截面的第四寬度D4與第五寬度D5的比值為1.2以上，因此具有一等效面積如圓形的通孔，類似於圖2所示，簡而言之，其中通孔的截面之較短的第五寬度D5都不大於上導線220的第一寬度D1，故第五寬度D5最大值將等於重佈線層中上導線220的第一寬度D1，故這些橢圓形或多邊形的通孔240之截面的面積最大值將小於或等效於0.25＊(第一寬度D1)² 。在另一實施例中，當取下的第一方向平行於第五寬度D5，其中較短的第四寬度D4都不大於上導線220的第一寬度D1，故第四寬度D4最大值將等於重佈線層中上導線220的第一寬度D1，故這些橢圓形或多邊形的通孔240之截面的面積最大值仍將小於或等效於0.25＊(第一寬度D1)² 。

在本實例中的重佈線層中，其中每一上導線220中可具有複數個通孔240，而上導線220所包括的這些通孔240的截面總和等效面積介於0.25~2.0＊(第一寬度D1)² ，使得同一上導線220能夠提供足夠有效的電性導通面積，能夠與下導線230進行電性連結。

在另一實施例中，上導線若基於功能設計的目的，可設置單一通孔(未繪示)，單一通孔在上導線的截面為橢圓形或多邊形，具有第四寬度D4及第五寬度D5，與圖6實施例所示相似，為其中差別為單一與複數通孔的差異，因此都具有一圓形等效面積，此時，單一通孔的截面形狀的面積將小於或等效於0.25＊(第一寬度D1)² ，而此實施例因只具單一通孔，故無前述實施例所定義的通孔間的間距與上導線寬度的比值關係。

圖8為本發明的的一實施例之半導體封裝之重佈線層結構的立體示意圖。圖8僅示意性地繪示重佈線層的部分構件，即僅繪示重佈線層中的兩層導線與其間的介電層及通孔。請參照圖8，重佈線層與圖3的重佈線層大致上相同，每一個貫穿介電層310的通孔340垂直於上導線320走線的方向，其主要差異在於在本實例中的重佈線層，通孔340與上導線320形成的截面為橢圓形、多邊形或及其組合。不論是在同一上導線320上的複數個通孔340或是在整個重佈線層中其他導線上的複數個通孔的面積可為相等或不相等。在一實施例中，下導線330與這些通孔340所形成的截面的面積也可為相等或不相等，同時，由同一通孔340相連的上導線320上的截面與下導線330上的截面之面積也可為相等或不相等。另外，每一不同上導線320(或下導線330)與通孔340 形成的截面數目可以相同也可以不同。

在本實例中的重佈線層中，其中上導線320與相對應的通孔340的截面可能具有不同面積大小，而這些通孔340之間排列可依該些通孔340的截面形狀的面積大小規則排列或是亂序排列，而這些通孔340與下導線330相交的複數個截面亦可能具有不同面積大小，該些複數個截面也可依截面的面積大小規則排列或是亂序排列。

在本實例中的重佈線層中，通孔340、上導線320及下導線330的材質請參考圖2實施例之通孔240、上導線220及下導線230之說明，在此不再重述。

綜上所述，本發明的實施例的半導體封裝之重佈線層，一方面具有複數個通孔，另一方面，這些通孔的截面的寬度又不會超出導線寬度。如此一來，本發明的實施例的半導體封裝之重佈線層可提高導線佈線的使用率，同時提高上、下導線的導電能力。

本發明的實施例的半導體封裝之重佈線層，每一條導線都具有特定比例寬度的通孔截面形狀。如此一來，本發明的實施例的半導體封裝之重佈線層能夠具有較佳的抗應力表現，使得半導體封裝在取下時，可靠度可以提升。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

110、210、310、410‧‧‧介電層

120、220、320、520‧‧‧上導線

140、240、340、440、540‧‧‧通孔

211‧‧‧第一表面

212‧‧‧第二表面

230、330‧‧‧下導線

50‧‧‧積體電路

D1‧‧‧第一寬度

D2‧‧‧第二寬度

D3‧‧‧第三寬度

D4‧‧‧第四寬度

D5‧‧‧第五寬度

P1‧‧‧間距

R1‧‧‧第一方向

R2‧‧‧第二方向

T‧‧‧介電層厚度

圖1為本發明的一實施例之半導體封裝之重佈線層結構的上視示意圖。 圖2為本發明的一實施例之半導體封裝之重佈線層結構的立體示意圖。 圖3為本發明的一實施例之半導體封裝之重佈線層結構的立體示意圖。 圖4為本發明的一實施例之半導體封裝之重佈線層結構的剖面示意圖。 圖5為本發明的一實施例之半導體封裝之重佈線層結構的上視示意圖。 圖6為本發明的一實施例之半導體封裝之重佈線層結構之立體示意圖。 圖7a、7b、7c為本發明的一實施例之半導體封裝之重佈線層的通孔之一上視示意圖。 圖8為本發明的一實施例之半導體封裝之重佈線層結構的立體示意圖。

Claims (20)

1. 一半導體封裝之重佈線層結構，包括：一介電層，具有一厚度，包括一第一表面及與該第一表面相對的一第二表面；一上導線，位於該介電層的該第一表面上，具有一第一寬度；一下導線，位於該介電層的該第二表面上，具有一第二寬度，其中該上導線與該下導線由該介電層所阻隔；以及複數個通孔，貫穿該介電層且連結於該上導線與該下導線，每個該些通孔在該上導線有一截面，具有一第三寬度，其中該第三寬度與該介電層的該厚度的一比值小於或等於1，且各個該些通孔的截面間的一間距與該第三寬度的一比值至少為0.5以上，其中各該通孔在該上導線的該截面的中心與在該下導線的另一截面的中心不相互偏離。
2. 如申請專利範圍第1項所述的半導體封裝之重佈線層結構，其中該些通孔的該些截面的該第三寬度不大於該上導線的該第一寬度。
3. 如申請專利範圍第2項所述的半導體封裝之重佈線層結構，其中該些通孔的該些截面的一面積為小於或等於0.25π＊(該第一寬度)²，其中，π為數學中的圓周率。
4. 如申請專利範圍第1項所述的半導體封裝之重佈線層結構，其中該些通孔的該些截面為圓形。
5. 如申請專利範圍第1項所述的半導體封裝之重佈線層結構，其中各該些通孔的該些截面的面積可為相等或不相等。
6. 如申請專利範圍第1項所述的半導體封裝之重佈線層結構，其中該些通孔的該些截面間的排列為依該些通孔的該些截面的面積大小規則排列或亂序排列。
7. 如申請專利範圍第1項所述的半導體封裝之重佈線層結構，其中該些通孔由一導電材質所填充，該導電材質包括鈦、銅、鎳、金、或以上金屬之任意組合。
8. 如申請專利範圍第1項所述的半導體封裝之重佈線層結構，其中該上導線的該些通孔的該些截面一總和面積介於0.25~2.0π＊(該第一寬度)²，其中，π為數學中的圓周率。
9. 如申請專利範圍第1項所述的半導體封裝之重佈線層結構，其中由每個該些通孔相連的上導線上的該截面與下導線上的另一截面之面積也可為相等或不相等。
10. 一半導體封裝之重佈線層結構，包括：一介電層，具有一厚度，包括一第一表面及與該第一表面相對的一第二表面；一上導線，位於該介電層的該第一表面上，具有一第一寬度；一下導線，位於該介電層的該第二表面上，具有一第二寬度，其中該上導線與該下導線由該介電層所阻隔；以及複數個通孔，貫穿該介電層且連結於該上導線與該下導線，每個該些通孔在該上導線有一截面，具有一第四寬度與一第五寬度，其中該第四寬度與該第五寬度互相垂直，其中該些第四寬度或第五寬度與該介電層的該厚度的一比值為小於或等於1，各個該些通孔的截面間的一間距與該些截面的該第四寬度或該第五寬度的一比值至少為0.5以上，其中該些截面的該些第四寬度與該些第五寬度的一比值或該些截面的第五寬度與該些第四寬度的一比值至少為1.2以上。
11. 如申請專利範圍第10項所述的半導體封裝之重佈線層結構，其中該些通孔的該些截面形狀的該些第四寬度或該些第五寬度的最大值為該上導線的第一寬度。
12. 如申請專利範圍第11項所述的半導體封裝之重佈線層結構，其中該些通孔的該些截面的一面積為小於或等於0.25π＊(該第一寬度)²，其中，π為數學中的圓周率。
13. 如申請專利範圍第10項所述的半導體封裝之重佈線層結構，其中該些通孔的該些截面形狀可為橢圓形、多邊形或及其組合。
14. 如申請專利範圍第10項所述的半導體封裝之重佈線層結構，其中該些通孔的該些截面形狀的面積可為相等或不相等。
15. 如申請專利範圍第10項所述的半導體封裝之重佈線層結構，其中該些通孔的該些截面形狀間的排列為依該些通孔的該些截面的面積大小規則排列或亂序排列。
16. 如申請專利範圍第10項所述的半導體封裝之重佈線層結構，其中該些通孔由一導電材質所填充，該導電材質包括鈦、銅、鎳、金、或以上金屬之任意組合。
17. 一半導體封裝之重佈線層結構，包括：一介電層，具有一厚度，包括一第一表面及與該第一表面相對的一第二表面；一上導線，位於該介電層的該第一表面上，具有一第一寬度；一下導線，位於該介電層的該第二表面上，具有一第二寬度，其中該上導線與該下導線由該介電層所阻隔；以及一單一通孔，貫穿該介電層且連結於該上導線與該下導線，該單一通孔在該上導線有一截面形狀，具有一第三寬度，其中該截面形狀的該第三寬度與該介電層的該厚度的一比值為小於或等於1，其中該單一通孔在該上導線的該截面形狀的中心與在該下導線的另一截面形狀的中心不相互偏離。
18. 如申請專利範圍第17項所述的半導體封裝之重佈線層結構，其中該單一通孔的該截面形狀的該第三寬度不大於該上導線的該第一寬度。
19. 如申請專利範圍第18項所述的半導體封裝之重佈線層結構，其中該單一通孔的截面的一面積為小於或等於0.25 π＊(該第一寬度)²，其中，π為數學中的圓周率。
20. 如申請專利範圍第17項所述的半導體封裝之重佈線層結構，其中該單一通孔的該截面形狀可為圓形、橢圓形或多邊形。