JP2014175600A - 半導体装置 - Google Patents

Abstract

【課題】複数の半導体チップを配線基板上に並べて配置した構造で半導体装置の量産を開始した後、その半導体装置の構造を、貫通電極を用いて複数の半導体チップを互いに積層させた構造に変更する場合において、下側の半導体チップの設計変更を少なくする。
【解決手段】第１半導体チップＳＣ１の素子形成面ＳＦＣ１１は、配線基板ＩＰとは逆側を向いている。素子形成面ＳＦＣ１１には、第１端子ＣＵＰ１が設けられている。第１端子ＣＵＰ１は、第２半導体チップＳＣ２に電気的に接続している。そして、第１半導体チップＳＣ１の裏面ＳＦＣ１２には、第２端子ＣＵＰ２が設けられている。第２端子ＣＵＰ２は、配線基板ＩＰに電気的に接続している。第１貫通電極ＴＳＶ１の一端はいずれかの第２端子ＣＵＰ２に接続しており、かつ第１貫通電極ＴＳＶ１の他端は多層配線層ＭＩＬ１内の導体に接続している。
【選択図】図１

Description

本発明は、半導体装置に関し、例えば配線基板上に第１の半導体チップと第２の半導体チップとを積層した半導体装置に適用可能な技術である。

半導体チップを他の半導体チップと接続する方法の一つに、貫通電極を用いるものがある。貫通電極は、半導体チップの基板を厚さ方向に貫通している。例えば特許文献１〜４には、貫通電極を形成した半導体チップを積層し、かつ、貫通電極を用いてこれら半導体チップを互いに接続することが記載されている。特に特許文献１〜３において、半導体チップは、いずれも回路が形成されている面を配線基板側に向けている。また特許文献４において、半導体チップは、いずれも回路が形成されていない面を半導体基板側に向けている。

なお、特許文献５には、第１の半導体チップの上に第２の半導体チップをフリップチップ実装することが記載されている。特許文献１において、第１の半導体チップのうち回路が形成されている面は、第２の半導体チップ側を向いている。

特開２０１１−９７５０号公報 特開２００７−１８０５２９号公報 特開２００６−２８６６７７号公報 国際公開第２００５／１０１４７６号 特開２００６−１８６２４７号公報

上記したように、複数の半導体チップを積層する場合、下側に位置する半導体チップに貫通電極を設ける必要がある。一方で、複数の半導体チップを有する半導体装置を製造する場合、複数の半導体チップを配線基板上に並べて配置する場合もある。そして、複数の半導体チップを配線基板上に並べて配置した構造で半導体装置の量産を開始した後、その半導体装置の構造を、貫通電極を用いて複数の半導体チップを互いに積層させた構造に変更する可能性がある。このような場合において、本発明者は、下側の半導体チップの設計変更を少なくする方法を検討した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、配線基板上には第１半導体チップが搭載されており、第１半導体チップ上には第２半導体チップが配置されている。第１半導体チップのうち第１回路及び第１多層配線層が形成されている面（第１素子形成面）は、第２半導体チップ側を向いている。そして第１素子形成面には、第１端子が設けられている。第１端子は、第２半導体チップに電気的に接続している。また、第１半導体チップのうち第１素子形成面とは逆側の面（第１裏面）には、第２端子が設けられている。第２端子は、配線基板に電気的に接続している。また、第１半導体チップには、第１貫通電極が設けられている。第１貫通電極の一端は、第２端子に接続しており、かつ第１貫通電極の他端は第１多層配線層内の導体に接続している。

前記一実施の形態によれば、複数の半導体チップを配線基板上に並べて配置した構造で半導体装置の量産を開始した後、その半導体装置の構造を、貫通電極を用いて複数の半導体チップを互いに積層させた構造に変更する場合において、第１半導体チップの設計変更を少なくすることができる。

実施形態に係る半導体装置の構成を示す断面図である。 第１半導体チップと配線基板の接続部分、及び第１半導体チップと第２半導体チップの接続部分の構成を説明するための断面図である。 半導体装置の製造方法について説明するための図である。 半導体装置の製造方法について説明するための図である。 半導体装置の製造方法について説明するための図である。 変形例に係る半導体装置の構成を示す断面図である。 変形例における第２半導体チップの断面構造を説明するための図である。 変形例における第２貫通電極の配置を説明するための平面図である。 貫通電極配置領域における第２貫通電極の配列の一例を示す図である。

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（実施形態）
図１は、実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、配線基板ＩＰ、第１半導体チップＳＣ１、及び第２半導体チップＳＣ２を備えている。

第１半導体チップＳＣ１は、配線基板ＩＰの第１面に実装されており、平面形状が長方形である。第１半導体チップＳＣ１は、第１回路及び多層配線層ＭＩＬ１（後述：第１多層配線層）を素子形成面ＳＦＣ１１（第１素子形成面）に有している。素子形成面ＳＦＣ１１は、配線基板ＩＰとは逆側（本図においては上側）を向いている。素子形成面ＳＦＣ１１には、第１端子ＣＵＰ１が設けられている。第１端子ＣＵＰ１は、第２半導体チップＳＣ２に電気的に接続している。そして、第１半導体チップＳＣ１のうち素子形成面ＳＦＣ１１とは逆側の面（裏面ＳＦＣ１２：第１裏面）には、第２端子ＣＵＰ２が設けられている。第２端子ＣＵＰ２は、配線基板ＩＰに電気的に接続している。

また、第１半導体チップＳＣ１には、第１貫通電極ＴＳＶ１が設けられている。第１貫通電極ＴＳＶ１の一端はいずれかの第２端子ＣＵＰ２に接続しており、かつ第１貫通電極ＴＳＶ１の他端は多層配線層ＭＩＬ１内の導体に接続している。

以下、半導体装置ＳＤの構成について詳細に説明する。

配線基板ＩＰは、例えば樹脂インターポーザであり、少なくとも両面に配線層を有している。配線基板ＩＰは、配線層を２層有していてもよいし、４層以上有していてもよい。配線基板ＩＰの厚さは、例えば１００μｍ以上３００μｍ以下である。ただし、配線基板ＩＰは、これより厚くても良いし、薄くても良い。配線基板ＩＰの第１面側（すなわち第１半導体チップＳＣ１が実装される側）の配線は、電極ＩＥＬ（図２を用いて後述）を有している。電極ＩＥＬは第１半導体チップＳＣ１の第２端子ＣＵＰ２に電気的に接続している。

また配線基板ＩＰのうち第１面とは逆側の第２面の配線層は、電極ＬＮＤを有している。電極ＬＮＤは、少なくとも配線基板ＩＰに設けられた接続部材（例えばスルーホール内に設けられた導電層）を介して電極ＩＥＬに接続している。電極ＬＮＤには外部接続端子ＳＢが設けられている。外部接続端子ＳＢは半導体装置ＳＤを回路基板（例えばマザーボード）に取り付ける際に用いられる。外部接続端子ＳＢは、例えばはんだボールである。電極ＬＮＤ及び外部接続端子ＳＢは、少なくとも配線基板ＩＰの縁に沿って配置されている。ただし電極ＬＮＤ及び外部接続端子ＳＢは、配線基板ＩＰの中央にも配置されていても良い。この場合、電極ＬＮＤ及び外部接続端子ＳＢは、配線基板ＩＰの全面に亘って設けられていても良いし、配線基板ＩＰの中央の外部接続端子ＳＢ群と、配線基板ＩＰの縁の外部接続端子ＳＢ群の間に、各群の格子点間距離よりも大きい隙間が設けられていても良い。

第１半導体チップＳＣ１は、上記したように、配線基板ＩＰの電極ＩＥＬに接続している。本図に示す例では、第１半導体チップＳＣ１は、第２端子ＣＵＰ２を介して電極ＩＥＬに接続している。第２端子ＣＵＰ２は、例えばＣｕなどの金属からなる導体柱である。ただし、第２端子ＣＵＰ２ははんだバンプであっても良い。

第１半導体チップＳＣ１の厚さは、配線基板ＩＰよりも薄く、例えば配線基板ＩＰの厚さの１／２以下である。第１半導体チップＳＣ１の厚さは、例えば５０μｍ以上６０μｍ以下であるが、これに限定されない。

第１半導体チップＳＣ１は、例えばロジックチップである。第１半導体チップＳＣ１の素子形成面ＳＦＣ１１には少なくとも一つのロジック回路（第１回路）が形成されている。このロジック回路は、複数の第１端子ＣＵＰ１を介して第２半導体チップＳＣ２に接続している。

第２半導体チップＳＣ２は、例えばメモリ回路（第２回路）を有するメモリチップである。第２半導体チップＳＣ２が有するメモリはＤＤＲ（Double Data Rate）メモリ（ＤＤＲ２，ＤＤＲ３等を含む）であっても良い。ただし第２半導体チップＳＣ２は、ロジック回路を有する半導体チップであってもよいし、ロジック回路及びメモリ回路の双方を有する半導体チップであっても良い。第２半導体チップＳＣ２の素子形成面ＳＦＣ２１（第２素子形成面）は、第１半導体チップＳＣ１の素子形成面ＳＦＣ１１に対向している。

なお、第１半導体チップＳＣ１と配線基板ＩＰの第１面の間の空間、及び第２半導体チップＳＣ２と配線基板ＩＰの第１面の間の空間は、封止樹脂ＵＦＲで封止されている。ただし、第１半導体チップＳＣ１と配線基板ＩＰの第１面の間の空間と、第２半導体チップＳＣ２と配線基板ＩＰの第１面の間の空間とを別々の樹脂で封止しても良い。この場合、第１半導体チップＳＣ１と配線基板ＩＰの第１面の間の空間を封止する封止樹脂は、ＤＡＦ（Die Attachment Film）であっても良いし、液状の樹脂を滴下して形成されていても良い。

配線基板ＩＰの第１面、第１半導体チップＳＣ１、封止樹脂ＵＦＲ、及び第２半導体チップＳＣ２は、封止樹脂ＭＤＲ１によって封止されている。本図に示す例において、封止樹脂ＭＤＲ１の側面は、配線基板ＩＰの側面と同一面を形成している。ただし、平面視において、封止樹脂ＭＤＲ１の側面は、配線基板ＩＰの側面よりも内側に位置していても良い。

なお、第１半導体チップＳＣ１の平面形状は、矩形、例えば正方形又は長方形である。また、第２半導体チップＳＣ２の平面形状も、矩形、例えば正方形又は長方形である。そして第２半導体チップＳＣ２の平面形状は、第１半導体チップＳＣ１の平面形状よりも大きい。このため、第２半導体チップＳＣ２を第１半導体チップＳＣ１上に配置する場合、第１半導体チップＳＣ１と配線基板ＩＰとをボンディングワイヤで接続することはできない。

図２は、第１半導体チップＳＣ１と配線基板ＩＰの接続部分、及び第１半導体チップＳＣ１と第２半導体チップＳＣ２の接続部分の構成を説明するための断面図である。

第１半導体チップＳＣ１は、基板ＳＵＢ１を用いて形成されている。基板ＳＵＢ１は、例えばシリコン基板などの半導体基板である。基板ＳＵＢ１には、トランジスタＴｒ１が形成されている。また基板ＳＵＢ１のうちトランジスタＴｒ１が形成されている面には、多層配線層ＭＩＬ１が形成されている。多層配線層ＭＩＬ１内の配線、及びトランジスタＴｒ１により、第１半導体チップＳＣ１の各種の回路が形成されている。

基板ＳＵＢ１には、第１貫通電極ＴＳＶ１が形成されている。第１貫通電極ＴＳＶ１は、銅などの導電体で形成されており、基板ＳＵＢ１を貫いている。なお、第１貫通電極ＴＳＶ１と基板ＳＵＢ１の間には、絶縁膜（図示せず）が形成されている。

また、多層配線層ＭＩＬ１の最上層の配線層には、電極ＥＬ１１が形成されている。電極ＥＬ１１の上には、第１端子ＣＵＰ１、例えばＣｕピラーなどの導体柱が形成されている。第１端子ＣＵＰ１は、はんだＳＬＤ２を介して、第２半導体チップＳＣ２の接続端子ＥＬ２１に接続している。

一部の電極ＥＬ１１は、多層配線層ＭＩＬ１内の配線及びビアを介して、多層配線層ＭＩＬ内の導体ＩＮＣに接続している。導体ＩＮＣは、例えば基板ＳＵＢ１側から数えて第１層目の配線層に形成されているが、他の配線層、例えば第２層目の配線層や第３層目の配線層に形成されていても良い。

導体ＩＮＣには、第１貫通電極ＴＳＶ１の他端が接している。第１貫通電極ＴＳＶ１の一端の上には、第２端子ＣＵＰ２が形成されている。第２端子ＣＵＰ２は、はんだＳＬＤ１を介して配線基板ＩＰの電極ＩＥＬに接続している。なお、配線基板ＩＰの第１面には絶縁層ＳＲ、例えばソルダーレジスト層が設けられている。絶縁層ＳＲのうち電極ＩＥＬと重なる位置には、開口ＳＲＯが設けられている。なお、電極ＩＥＬは、周辺部が絶縁層ＳＲによって覆われていても良いし、周辺も絶縁層ＳＲから露出していても良い。

なお、少なくとも一部の接続端子ＥＬ２１は、平面視において第１貫通電極ＴＳＶ１と重なっていない。接続端子ＥＬ２１の配置ピッチは、第１貫通電極ＴＳＶ１の配置ピッチよりも大きくても良いし、狭くても良い。

このような構成において、第１半導体チップＳＣ１は、まず、第１貫通電極ＴＳＶ１を有さない状態で形成される。そして、半導体装置ＳＤは、第１半導体チップＳＣ１と第２半導体チップＳＣ２が配線基板ＩＰ上に互いに並べられた状態で形成される。その後、半導体装置ＳＤの設計を変更し、図１，２に示すように第１半導体チップＳＣ１の上に第２半導体チップＳＣ２を積層した構成にする場合、基板ＳＵＢ１の裏面側から貫通孔を形成することにより、第１貫通電極ＴＳＶ１を形成する。このとき、導体ＩＮＣは貫通孔を形成するときのエッチングストッパーとなる。また、第１貫通電極ＴＳＶ１の側面は、素子形成面ＳＦＣ１１から裏面ＳＦＣ１２に向けて径が広がる方向に傾斜する。

なお、このように第１貫通電極ＴＳＶ１を形成するためには、平面視において、第１貫通電極ＴＳＶ１はトランジスタＴｒ１と重ならないようにする必要がある。また導体ＩＮＣのうち第１貫通電極ＴＳＶ１と接続する部分を、平面視においてトランジスタＴｒ１と重ならないようにする必要もある。

次に、図３〜図５を用いて、半導体装置ＳＤの製造方法について説明する。まず、第１半導体チップＳＣ１及び第２半導体チップＳＣ２を準備する。第１半導体チップＳＣ１及び第２半導体チップＳＣ２は、例えば以下のようにして形成される。

まず、ウェハ状態の基板（例えば基板ＳＵＢ１）に素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する基板ＳＵＢ１に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。

次いで、素子形成領域に位置する基板に、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する基板に、ソース及びドレインとなる不純物領域を形成する。このようにして、基板上にトランジスタ（例えばトランジスタＴｒ１）が形成される。

次いで、素子分離膜上及びトランジスタ上に、多層配線層（例えば多層配線層ＭＩＬ１）を形成する。最上層の配線層には、電極（例えば電極ＥＬ１１）が形成される。次いで、多層配線層上に、保護絶縁膜（パッシベーション膜）を形成する。保護絶縁膜には、電極上に位置する開口が形成される。

なお、第２半導体チップＳＣ２では、この多層配線層を形成する工程においてメモリセルとなる容量素子も形成される。

その後、ウェハを半導体チップに個片化する。

そして、第１半導体チップＳＣ１の電極ＥＬ１１上には、第１端子ＣＵＰ１が形成される。第１端子ＣＵＰ１が導体柱である場合、第１端子ＣＵＰ１は例えばめっき法を用いて形成される。また、第１端子ＣＵＰ１上には、はんだ層が形成される。

その後、第１半導体チップＳＣ１には第１貫通電極ＴＳＶ１及び第２端子ＣＵＰ２が形成される。第２端子ＣＵＰ２上にも、はんだ層が形成される。

また、図４に示すような配線基板ＩＰを準備する。本図は、複数の配線基板ＩＰがスクライブ領域ＳＬ（図３等に図示）を介して互いに繋がった状態を示している。

次いで、図３（ａ）に示すように、配線基板ＩＰ上に第１半導体チップＳＣ１を実装する。このとき、第２端子ＣＵＰ２は電極ＩＥＬに接続される。

次いで、図３（ｂ）に示すように、第１半導体チップＳＣ１上に第２半導体チップＳＣ２を搭載する。このとき、第１半導体チップＳＣ１の第１端子ＣＵＰ１は、第２半導体チップＳＣ２の接続端子ＥＬ２１に接続される。その後、封止樹脂ＵＦＲが形成される。封止樹脂ＵＦＲは、例えば液状の樹脂を滴下して形成される。このため、封止樹脂ＵＦＲの端部は、第２半導体チップＳＣ２の側面の少なくとも下側に沿ってフィレットを形成する。

なお、図３（ａ）及び図３（ｂ）に示した工程は、複数の配線基板ＩＰのそれぞれに対して行われる。

その後、図３（ｃ）に示すように、封止樹脂ＭＤＲ１を形成する。封止樹脂ＭＤＲ１は、例えば一組の金型（図示せず）で形成された一つのキャビティ（図示せず）を用いて、複数の配線基板ＩＰに対して一括して形成される（一括モールド方式）。

なお、封止樹脂ＭＤＲ１を形成する工程において、キャビティは、複数の配線基板ＩＰ別に設けられていても良い。この場合、第１半導体チップＳＣ１及び第２半導体チップＳＣ２の積層体は、配線基板ＩＰ別に個別に封止される（個片モールド方式）。この場合、各配線基板ＩＰを個々のキャビティ（図示せず）で覆うため、配線基板ＩＰの側面と封止樹脂ＭＤＲ１の側面は、同一面を構成しない。

そして図５（ａ）に示すように、複数の配線基板ＩＰそれぞれに、外部接続端子ＳＢを設ける。

その後、図５（ｂ）に示すように、複数の配線基板ＩＰ及び封止樹脂ＭＤＲ１を、スクライブ領域ＳＬに沿って分割する。このようにして、半導体装置ＳＤが形成される。

次に、本実施形態の作用及び効果の代表的なものを説明する。本実施形態によれば、第１半導体チップＳＣ１は、素子形成面ＳＦＣ１１を上側に向けて配線基板ＩＰに搭載されている。このため、第１半導体チップＳＣ１と第２半導体チップＳＣ２を配線基板ＩＰ基板上に並べて配置する場合、第１半導体チップＳＣ１に第１貫通電極ＴＳＶ１を形成せずに、ボンディングワイヤを用いて第１半導体チップＳＣ１を配線基板ＩＰに接続すれば良い。また第２半導体チップＳＣ２は、配線基板ＩＰ上にフリップチップ実装される。

その後、半導体装置ＳＤの構造を変更し、第１半導体チップＳＣ１上に第２半導体チップＳＣ２を配置する場合、基板ＳＵＢ１の裏面側から貫通孔を形成することにより、第１貫通電極ＴＳＶ１を形成すればよい。従って、第１半導体チップＳＣ１の回路等や第２半導体チップＳＣ２の構造を変更する必要はない。

また、平面視において、第１貫通電極ＴＳＶ１は、トランジスタＴｒ１とは重なっていない。このため、第１貫通電極ＴＳＶ１を設けても、回路が壊れない。

さらに、第１半導体チップＳＣ１の素子形成面ＳＦＣ１１から配線基板ＩＰまでの距離がフリップチップ実装の場合よりも基板ＳＵＢ１の厚さ分だけ遠くなることから、第１半導体チップＳＣ１の多層配線層ＭＩＬ１内に設けられる脆弱な低誘電率絶縁膜が配線基板ＩＰから受ける応力を緩和することができる。このため、半導体装置ＳＤの信頼性は向上する。

（変形例）
図６は、変形例に係る半導体装置ＳＤの構成を示す断面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。

まず、半導体装置ＳＤは、複数の第２半導体チップＳＣ２（第２半導体チップ及び第３半導体チップ）を有している。複数の第２半導体チップＳＣ２は互いに積層されている。そして２層目以上の第２半導体チップＳＣ２の少なくとも一つ、例えば最上層の第２半導体チップＳＣ２１は、他の第２半導体チップＳＣ２よりも厚くなっている。ただし最上層の第２半導体チップＳＣ２１も、他の第２半導体チップＳＣ２と同じ厚さであっても良い。複数の第２半導体チップＳＣ２は、互いに積層された状態で、第１半導体チップＳＣ１上に積層される。

そして、複数の第２半導体チップＳＣ２は、最上層の半導体チップＳＣ２を除いて、いずれも第２貫通電極ＴＳＶ２を有している。第２半導体チップＳＣ２は、その上に位置する第２半導体チップＳＣ２と第２貫通電極ＴＳＶ２を介して接続している。すなわち第１半導体チップＳＣ１と、２層目以上に位置する第２半導体チップＳＣ２とは、第２貫通電極ＴＳＶ２を介して電気的に接続している。

複数の第２半導体チップＳＣ２は、例えばいずれもメモリチップである。ただし少なくとも一つの第２半導体チップＳＣ２は、ロジック回路を有していても良い。なお、本図に示す例において、複数の第２半導体チップＳＣ２は、平面視で４辺が互いに重なっている。また、複数の第２半導体チップＳＣ２それぞれの第２貫通電極ＴＳＶ２は、平面視で互いに重なっている。例えば第２半導体チップＳＣ２がメモリチップである場合、第２貫通電極ＴＳＶ２は、ＪＥＤＥＣ ＪＥＳＤ２２９に定められた規格に従って配置されている。

図７は、第２半導体チップＳＣ２の断面構造を説明するための図である。本図に示す例において、第２半導体チップＳＣ２の基板ＳＵＢ２には、第２貫通電極ＴＳＶ２が形成されている。第２貫通電極ＴＳＶ２は、例えば銅などの導電体で形成されており、基板ＳＵＢ２を貫いている。なお、基板ＳＵＢ２には、第２貫通電極ＴＳＶ２を囲むように絶縁膜が埋め込まれている。

また、基板ＳＵＢ２の素子形成面ＳＦＣ２１側には、多層配線層ＭＩＬ２が形成されている。第２貫通電極ＴＳＶ２の一端は、多層配線層ＭＩＬ２内のビア等を介して、接続端子ＥＬ２１の上に設けられた接続端子ＥＬ２３（第３端子）に接続している。すなわち第２貫通電極ＴＳＶ２の一端は、第１半導体チップＳＣ１に電気的に接続している。なお、接続端子ＥＬ２３は、例えば銅などからなる導体柱である。また、基板ＳＵＢ２の裏面ＳＦＣ２２（第２裏面）には、第４端子ＥＬ２２が形成されている。第４端子ＥＬ２２は、第２貫通電極ＴＳＶ２の他端に接続している。

図８は、第２貫通電極ＴＳＶ２の配置を説明するための平面図である。上記したように、第２半導体チップＳＣ２がメモリチップである場合、第２貫通電極ＴＳＶ２は、ＪＥＤＥＣ ＪＥＳＤ２２９に定められた規格に従って配置されている。このため、第２半導体チップＳＣ２には、４つの貫通電極配置領域ＴＳＶＡが、２行２列に配置されている。各貫通電極配置領域ＴＳＶＡには、複数の第２貫通電極ＴＳＶ２が配置されている。

図９は、貫通電極配置領域ＴＳＶＡにおける第２貫通電極ＴＳＶ２の配列の一例を示す図である。本図に示すように貫通電極配置領域ＴＳＶＡには複数の第２貫通電極ＴＳＶ２が格子点上に配置されている。言い換えると、第２貫通電極ＴＳＶ２は、ｍ行ｎ列の最外周の格子点を結んだ領域である貫通電極配置領域ＴＳＶＡ内に位置しており、かつ、上記した格子点のいずれかの上に配置されている。第２貫通電極ＴＳＶ２が配置されている格子において、隣り合う４つの格子が成す形は、例えば正方形、長方形、又は平行四辺形であるが、これに限定されない。また、すべての格子点上に第２貫通電極ＴＳＶ２が配置されている必要もない。格子点の全数に対する、第２貫通電極ＴＳＶ２が配置されていない格子点の割合は、例えば１０％以下である。

そして、第２貫通電極ＴＳＶ２の配置ピッチは、第１貫通電極ＴＳＶ１の配置ピッチよりも狭い。

本変形例に係る半導体装置ＳＤの製造方法は、第２半導体チップＳＣ２を予め積層させておく点を除いて、実施形態に係る半導体装置ＳＤの製造方法と同様である。

本変形例によっても、実施形態と同様の効果を得ることができる。また、第１貫通電極ＴＳＶ１と第２貫通電極ＴＳＶ２の間に第１半導体チップＳＣ１の多層配線層ＭＩＬ１を位置させているため、第１貫通電極ＴＳＶ１の配置ピッチを第２貫通電極ＴＳＶ２の配置ピッチよりも広くすることができる。第１半導体チップＳＣ１のうち第１貫通電極ＴＳＶ１以外の部分を形成したのち、第１貫通電極ＴＳＶ１を容易に形成することができる。また第１貫通電極ＴＳＶ１の配置ピッチとアスペクト比の許すかぎり、第１半導体チップＳＣ１の厚さを大きくすることもできる。この場合、第１半導体チップＳＣ１の機械的強度が増して信頼性が向上する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＣＵＰ１ 第１端子
ＣＵＰ２ 第２端子
ＥＬ１１ 電極
ＥＬ２１ 接続端子
ＥＬ２２ 第４端子
ＥＬ２３ 接続端子（第３端子）
ＩＥＬ 電極
ＩＮＣ 導体
ＩＰ 配線基板
ＬＮＤ 電極
ＭＤＲ１ 封止樹脂
ＭＩＬ１ 多層配線層（第１多層配線層）
ＭＩＬ２ 多層配線層
ＳＢ 外部接続端子
ＳＣ１ 第１半導体チップ
ＳＣ２ 第２半導体チップ
ＳＣ２１ 第２半導体チップ
ＳＤ 半導体装置
ＳＦＣ１１ 素子形成面（第１素子形成面）
ＳＦＣ１２ 裏面（第１裏面）
ＳＦＣ２１ 素子形成面（第２素子形成面）
ＳＦＣ２２ 裏面（第２裏面）
ＳＬ スクライブ領域
ＳＬＤ１ はんだ
ＳＬＤ２ はんだ
ＳＲ 絶縁層
ＳＲＯ 開口
ＳＵＢ１ 基板
ＳＵＢ２ 基板
Ｔｒ１ トランジスタ
ＴＳＶ１ 第１貫通電極
ＴＳＶ２ 第２貫通電極
ＴＳＶＡ 貫通電極配置領域
ＵＦＲ 封止樹脂

Claims (7)

1. 配線基板と、
   前記配線基板に搭載された第１半導体チップと、
   前記第１半導体チップ上に配置された第２半導体チップと、
   を備え、
   前記第１半導体チップは、
   第１回路及び第１多層配線層が形成され、前記第２半導体チップ側を向いている第１素子形成面と、
   前記第１素子形成面に設けられ、前記第２半導体チップに電気的に接続している第１端子と、
   前記第１素子形成面とは逆側の面であり、前記配線基板側を向いている第１裏面と、
   前記第１裏面に設けられており、前記配線基板に電気的に接続する第２端子と、
   一端が前記第２端子に接続しており、他端が前記第１多層配線層内の導体に接続している第１貫通電極と、
   を有する半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２半導体チップ上に搭載された第３半導体チップを備え、
   前記第２半導体チップは、
   第２回路及び第２多層配線層が形成され、前記第１半導体チップ側を向いている第２素子形成面と、
   前記第２素子形成面に設けられ、前記第１半導体チップの前記第１端子に電気的に接続している第３端子と、
   前記第２素子形成面とは逆側の面であり、前記第３半導体チップ側を向いている第２裏面と、
   前記第２裏面に設けられており、前記第３半導体チップに接続する第４端子と、
   一端が前記第４端子に接続しており、他端が前記第１半導体チップに電気的に接続している第２貫通電極と、
   を有する半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第２半導体チップは複数の前記第２貫通電極を有し、
   前記複数の第２貫通電極のそれぞれは、ｍ行ｎ列（ただしｍ＞ｎ）の格子点のいずれかの上に配置されている半導体装置。
4. 請求項３に記載の半導体装置において、
   前記第１半導体チップは複数の前記第１貫通電極を備えており、
   前記複数の第２貫通電極の配置ピッチは、前記複数の第１貫通電極の配置ピッチよりも狭い半導体装置。
5. 請求項２に記載の半導体装置において、
   前記第３端子は導体柱を有している半導体装置。
6. 請求項２に記載の半導体装置において、
   前記第１半導体チップはロジックチップであり、
   前記第２半導体チップ及び前記第３半導体チップはメモリチップである半導体装置。
7. 請求項１に記載の半導体装置において、
   平面視において、前記第１貫通電極は、前記第１回路を構成するトランジスタと重なっていない半導体装置。

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