KR20110056469A - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로, 다수의 반도체 다이가 적층되더라도 각각의 반도체 다이의 재배선층을 다르게 구성하지 않고 동일한 반도체 다이를 적층하여 각각의 반도체 다이를 선택할 수 있게 하는 데 있다.
이를 위해 본 발명은 다수의 다이 선택용 배선패턴과 시그널용 배선패턴을 갖는 서브스트레이트; 상기 서브스트레이트와 전기적으로 연결되며 다이 선택용 관통전극과 시그널용 관통전극을 갖는 제1 반도체 다이; 및 상기 제1 반도체 다이와 전기적으로 연결되고 상기 제1 다이와 같은 구조를 갖는 제2 반도체 다이를 포함하고, 상기 다이 선택용 관통전극은 이네이블 관통전극과 적어도 하나의 더미 관통전극을 포함하는 반도체 패키지를 개시한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 반도체 다이를 적층(stack)하는 기술이 제안되었으며, 차세대 패키지로 다수의 반도체 다이가 형성된 웨이퍼 레벨에서 패키지를 제작하는 기술이 제안되었다.
이러한 웨이퍼 레벨에서 반도체 패키지를 제조함에 있어서, 반도체 칩에 비아 홀을 형성한 다음, 그 비아 홀에 솔더를 매립하여 관통전극(Through Silicon Via, TSV)을 형성함으로써 적층되는 반도체 칩 간을 상호 연결할 수 있다.
본 발명은 다수의 반도체 다이가 적층되더라도 각각의 반도체 다이의 재배선층을 다르게 구성하지 않고 동일한 반도체 다이를 적층하여 각각의 반도체 다이를 선택할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명에 실시예에 따른 반도체 패키지는 다수의 다이 선택용 배선패턴과 시그널용 배선패턴을 갖는 서브스트레이트; 상기 서브스트레이트와 전기적으로 연결되며 다이 선택용 관통전극과 시그널용 관통전극을 갖는 제1 반도체 다이; 및 상기 제1 반도체 다이와 전기적으로 연결되고 상기 제1 다이와 같은 구조를 갖는 제2 반도체 다이를 포함하고, 상기 다이 선택용 관통전극은 이네이블 관통전극과 적어도 하나의 더미 관통전극으로 이루어진 것을 특징으로 한다.
상기 제1 반도체 다이의 상기 이네이블 관통전극은 상기 제2 반도체 다이와전기적으로 연결되지 않을 수 있다.
상기 제1 반도체 다이는 상기 다이 선택용 관통전극 위에 형성된 다이 선택용 재배선층을 포함하고, 상기 제2 반도체 다이의 이네이블 관통전극과 상기 제1 반도체 다이의 더미 관통전극은 상기 다이 선택용 재배선층을 통해 전기적으로 연결될 수 있다. 상기 다이 선택용 재배선층은 수직 방향과 수평 방향으로 형성되며, 상기 수평 방향의 길이는 적어도 상기 이네이블 관통전극과 더미 관통전극 사이의 길이보다 길 수 있다. 상기 다이 선택용 재배선층은 수직 방향으로 형성되고 상기 다이 선택용 관통전극과 같은 위치에 형성될 수 있다.
상기 제1 반도체 다이는 상기 시그널용 관통전극 위에 형성된 시그널용 재배선층을 포함하고, 상기 제1 반도체 다이의 상기 시그널용 관통전극과 상기 제2 반도체 다이의 시그널용 관통전극은 상기 시그널용 재배선층을 통해 전기적으로 연결될 수 있다. 상기 시그널용 재배선층은 수직 방향과 수평 방향으로 형성되며, 상기 수평 방향의 길이는 적어도 상기 이네이블 관통전극과 더미 관통전극 사이의 길이보다 길 수 있다. 상기 시그널용 재배선층은 수직 방향으로 형성되고 상기 시그널용 관통전극과 같은 위치에 형성될 수 있다.
상기 제2 반도체 다이는 상기 제1 반도체 다이에 형성된 다이 선택용 관통전극 및 시그널용 관통전극과 상기 제2 반도체 다이에 형성된 다이 선택용 관통전극 및 시그널용 관통전극의 위치가 서로 대응되도록 상기 제1 반도체 다이 위에 적층될 수 있다. 상기 제2 반도체 다이는 상기 이네이블 관통전극과 상기 더미 관통전극의 간격만큼 시프트(shift) 되어 상기 제1 반도체 다이에 적층될 수 있다.
상기 다이 선택용 관통전극 및 시그널용 관통전극은 금, 은 및 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 이네이블 관통전극과 상기 더미 관통전극은 경사지게 형성될 수 있다.상기 이네이블 관통전극과 상기 더미 관통전극은 도전성 범프를 통해 직접적으로 연결될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 다수의 다이 선택용 배선패턴과 시그널용 배선패턴을 갖는 서브스트레이트; 상기 서브스트레이트와 전기적으로 연결되며 다이 선택용 측면전극과 시그널용 측면전극을 갖는 제1 반도체 다이; 및 상기 제1 반도체 다이와 전기적으로 연결되고 상기 제1 반도체 다이와 같은 구조를 갖는 제2 반도체 다이를 포함하고, 상기 다이 선택용 측면전극은 이네이블 측면전극과 적어도 하나의 더미 측면전극으로 이루어진 것을 특징으로 한다.
상기 제1 반도체 칩과 상기 제2 반도체 칩은 평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면과 상기 제1면과 상기 제2면을 연결하는 제3면을 갖고, 상기 다이 선택용 측면전극은 상기 제1면, 제2면 및 제3면을 연결할 수 있다.
상기 제1 반도체 칩과 상기 제2 반도체 칩은 평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면과 상기 제1면과 상기 제2면을 연결하는 제3면을 갖고, 상기 시그널용 측면전극은 상기 제1면, 제2면 및 제3면을 연결할 수 있다.
상기 제1 반도체 다이의 상기 이네이블 측면전극은 상기 제2 반도체 다이와전기적으로 연결되지 않을 수 있다.
상기 이네이블 측면전극과 상기 더미 측면전극은 경사지게 형성될 수 있다.
상기 제2 반도체 다이의 이네이블 측면전극은 상기 제1 반도체 다이의 더미 측면전극과 도전성 범프를 통해 전기적으로 연결될 수 있다. 상기 제2 반도체 다이의 시그널용 측면전극은 상기 제1 반도체 다이의 시그널용 측면전극과 도전성 범프를 통해 전기적으로 연결될 수 있다.
상기 제2 반도체 다이는 상기 제1 반도체 다이에 형성된 다이 선택용 측면전극 및 시그널용 측면전극과 상기 제2 반도체 다이에 형성된 다이 선택용 측면전극 및 시그널용 측면전극의 위치가 서로 대응되도록 상기 제1 반도체 다이 위에 적층될 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 각각의 반도체 다이에 다이 선택용 재배선층이 이네이블 관통전극과 더미 관통전극 사이의 길이만큼 수평방향으로 형성됨으로써, 동일한 구조의 반도체 다이를 적층할 수 있다. 이에 따라, 본 발명의 실시예에 따른 반도체 패키지는 다수의 반도체 다이가 적층되더라도 각각의 반도체 다이의 재배선층을 다르게 구성하지 않고 동일한 반도체 다이를 적층하여 각각의 반도체 다이를 선택할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 패키지는 각각의 반도체 다이에 이네이블 측면전극과 더미 측면전극이 경사지게 형성됨으로써, 동일한 구조의 반도체 다이를 적층할 수 있다. 이에 따라, 본 발명의 실시예에 따른 반도체 패키지는 다수의 반도체 다이가 적층되더라도 각각의 반도체 다이에 재배선층을 구성하지 않고 동일한 반도체 다이를 적층하여 각각의 반도체 다이를 선택할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도
도 4a는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 사시도
도 4b는 도 4a에 도시된 반도체 패키지의 측면도
도 4c는 도 4a에 도시된 반도체 패키지의 A-A` 단면도
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1에서 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체 패키지(100)는 서브스트레이트(110), 제1 반도체 다이(120), 제2 반도체 다이(130) 및 제3 반도체 다이(140)를 포함한다. 상기 제1 반도체 다이(120), 제2 반도체 다이(130) 및 제3 반도체 다이(140)는 동일한 구조로 동일한 위치에 다이 선택용 관통전극(123, 124, 133, 134, 143, 144)과 시그널용 관통전극(125, 135, 145)이 형성되어 있다.
상기 서브스트레이트(110)는 절연층(111), 상기 절연층(111)의 상면에 형성된 다이 선택용 배선패턴(112a) 및 시그널용 배선패턴(112b), 상기 절연층(111)의 하면에 형성된 본드패드(112c) 및 상기 다이 선택용 배선패턴(112a), 시그널용 배선패턴(112b)과 본드패드(112c)를 연결하는 도전성 비아(113)를 포함한다. 그리고 상기 서브스트레이트(110)는 상기 절연층(111)의 상면에 형성되어 상기 다이 선택용 배선패턴(112a) 및 시그널용 배선패턴(112b)의 일부를 노출시키는 제1 보호층(114) 및 상기 절연층(111)의 하면에 형성되어 상기 본드패드(112c)의 일부를 노출시키는 제2 보호층(115)을 더 포함한다. 또한, 상기 본드패드(112c)에는 외부와 연결되는 솔더볼(116)이 형성되어 있다.
상기 절연층(111)은 평평한 상면과 상기 상면의 반대면인 평평한 하면으로 이루어진다. 상기 절연층(111)은 복수의 층으로 이루어질 수 있다. 상기 절연층(111)은 각각의 층에 금속 배선이 개재되어 상기 다이 선택용 배선패턴(112a) 및 시그널용 배선패턴(112b)과 본드패드(112c) 사이의 연결을 재배선할 수 있으며, 각 패턴간의 전기적 단락을 방지할 수 있다.
상기 다이 선택용 배선패턴(112a)은 상기 절연층(111)의 상면에 형성된다. 상기 다이 선택용 배선패턴(112a)은 상기 도전성 비아(113)를 통해서 상기 본드패드(112c)와 전기적으로 연결된다. 상기 다이 선택용 배선패턴(112a)은 상기 서브스트레이트(110)에 적층되는 반도체 다이의 수와 같게 형성될 수 있다. 예를 들어, 상기 서브스트레이트(100)에 3개의 반도체 다이가 적층된다면 각각의 반도체 다이를 선택할 수 있도록 상기 다이 선택용 배선패턴(112a)은 3개가 형성될 수 있다. 상기 다이 선택용 배선패턴(112a)은 구리(Cu), 티타늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 시그널용 배선패턴(112b)은 상기 절연층(111)의 상면에 형성된다. 상기 시그널용 배선패턴(112b)은 상기 도전성 비아(113)를 통해서 상기 본드패드(112c)와 전기적으로 연결된다. 상기 시그널용 배선패턴(112b)은 다수개가 형성될 수 있다. 상기 시그널용 배선패턴(112b)은 구리(Cu), 티타늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 본드패드(112c)는 상기 절연층(111)의 하면에 형성된다. 상기 본드패드는(112c) 상기 도전성 비아(113)를 통해서 상기 다이 선택용 배선패턴(112a) 및 시그널용 배선패턴(112b)과 전기적으로 연결된다. 그리고 상기 본드패드(112c)는 상기 솔더볼(116)과 전기적으로 연결된다. 이러한 상기 본드패드(112c)는 상기 다이 선택용 배선패턴(112a) 및 시그널용 배선패턴(112b)과 동일한 재질로 이루어질 수 있다.
상기 도전성 비아(113)는 상기 절연층(111)의 상면과 하면사이를 관통한다. 그러므로 상기 도전성 비아(113)는 상기 절연층(111)의 상면에 형성된 다이 선택용 배선패턴(112a) 및 시그널용 배선패턴(112b)과 상기 절연층(111)의 하면에 형성된 본드패드(112c) 사이를 전기적으로 연결한다. 그리고 상기 도전성 비아(113)는 상기 절연층(111) 내부의 금속 배선과 전기적으로 연결되어, 상기 다이 선택용 배선패턴(112a) 및 시그널용 배선패턴(112b)과 상기 본드패드(112c) 사이의 전기적 연결을 재배선할 수 있다.
상기 제1 보호층(114)은 상기 절연층(111)의 상면에서 상기 다이 선택용 배선패턴(112a) 및 시그널용 배선패턴(112b)의 외주연에 일정두께로 형성되어, 상기 다이 선택용 배선패턴(112a) 및 시그널용 배선패턴(112b)을 외부환경으로부터 보호한다. 즉, 상기 제1 보호층(114)은 상기 절연층(111)의 상면에 형성되며, 상기 다이 선택용 배선패턴(112a) 및 시그널용 배선패턴(112b)의 일부를 외부로 노출 시킨다. 상기 제1 보호층(114)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2 보호층(115)은 상기 절연층(111)의 하면에서 상기 본드패드(112c)의 외주연에 일정두께로 형성되어, 상기 본드패드(112c)를 외부환경으로부터 보호한다. 즉, 상기 제2 보호층(115)은 상기 절연층(111)의 하면에 형성되며, 상기 본드패드(112c)의 일부를 외부로 노출 시킨다. 상기 제2 보호층(115)은 상기 본드패드(112c)에 솔더볼(116)이 용착될 때, 상기 솔더볼(116)의 위치가 변화하지 않도록 한다. 상기 제2 보호층(115)은 상기 제1 보호층(114)과 동일한 재질로 이루어질 수 있다.
상기 솔더볼(116)은 상기 본드패드(112c)에 용착된다. 상기 솔더볼(116)은 상기 도전성 비아(113)와 상기 다이 선택용 배선패턴(112a) 또는 시그널용 배선패턴(112b)을 통해서 상기 제1 반도체 다이(120)와 전기적으로 연결될 수 있다. 상기 솔더볼(116)은 주석/납, 납 없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 제1 반도체 다이(120)는 평평한 상면(121a)과 상기 상면의 반대면인 평평한 하면(121b), 상기 제1 반도체 다이(120)의 상면(121a)에 형성된 다이 선택용 재배선층(122a)과 시그널용 재배선층(122b) 및 상기 제1 반도체 다이(120)의 상면(121a)과 하면(121b)을 관통하는 다이 선택용 관통전극(123, 124)과 시그널용 관통전극(125)을 포함한다. 그리고 상기 제1 반도체 다이(120)의 상면(121a)에 형성되어 상기 다이 선택용 재배선층(122a)과 시그널용 재배선층(122b)의 일부를 노출시키는 패시베이션층(126)을 더 포함한다. 또한, 상기 제1 반도체 다이(120)와 상기 서브스트레이트(110)를 전기적으로 연결시키는 도전성 범프(127)를 더 포함한다. 상기 제1 반도체 다이(120)는 기본적으로 실리콘 재질로 구성되며 그 내부에 다수의 반도체 소자들이 형성되어 있다.
상기 다이 선택용 재배선층(122a)은 상기 제1 반도체 다이(120)의 상면(121a)에 형성되며, 상기 다이 선택용 관통전극(123, 124)과 전기적으로 연결된다. 상기 다이 선택용 재배선층(122a)은 구리(Cu), 티타늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다. 상기 다이 선택용 재배선층은(122a) 수직 방향과 수평방향으로 형성된다. 상기 수평 방향의 길이는 적어도 이네이블 관통전극(123)과 더미 관통전극(124) 사이의 길이보다 길 수 있다. 또한, 상기 다이 선택용 재배선층(122a)을 통해서 상기 제2 반도체 다이(130)의 이네이블 관통전극(133)과 상기 제1 반도체 다이의 더미 관통전극(124)은 전기적으로 연결된다.
상기 시그널용 재배선층(122b)은 상기 제1 반도체 다이(120)의 상면(121a)에 형성되며, 상기 시그널용 관통전극(125)과 전기적으로 연결된다. 상기 시그널용 재배선층(122b)은 구리(Cu), 티타늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다. 상기 시그널용 재배선층(122b)은 수직방향으로 형성되고 상기 시그널용 관통전극(125)과 같은 위치에 형성될 수 있다. 또한, 상기 시그널용 재배선층(122b)을 통해서 상기 제1 반도체 다이(120)의 시그널용 관통전극(125)과 상기 제2 반도체 다이(130)의 시그널용 관통전극(135)은 전기적으로 연결된다.
상기 다이 선택용 관통전극(123, 124)은 상기 제1 반도체 다이(120)의 상면(121a)과 하면(121b)을 수직으로 관통하여 상기 하면(121b)으로 돌출되게 형성된다. 이에 따라, 상기 다이 선택용 관통전극(123, 124)은 상기 제1 반도체 다이(120)와 외부 회로 간의 전기적인 접속을 용이하게 하는 역할을 한다. 이러한 다이 선택용 관통전극(123, 124)은 도전성 물질, 예를 들어 금, 은, 구리 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 또한, 별도로 도시하지는 않았지만, 상기 제1 반도체 다이(120)와 상기 다이 선택용 관통전극(123, 124)의 사이에는 절연체가 더 형성되어 상기 제1 반도체 다이(120)와 상기 다이 선택용 관통전극(123, 124) 사이의 열팽창 계수 차이에 따른 스트레스를 완화시킬 수도 있다.
상기 다이 선택용 관통전극(123, 124)은 상기 제1 반도체 다이(120)의 상면(121a)과 하면(121b)을 수직으로 관통하는 메인 전극부(123a, 124a) 및 상기 제1 반도체 다이(120)의 하면(121b)으로 돌출되는 돌출 전극부(123b, 124b)로 구분될 수 있다. 여기서, 상기 메인 전극부(123a, 124a)와 돌출 전극부(123b, 124b)는 일체로 형성된다. 상기 돌출 전극부(123b, 124b)는 공정 중 웨이퍼 상태인 상기 제1 반도체 다이(120)의 하부를 식각하여 형성된다. 즉, 상기 제1 반도체 다이(120)의 하부를 선택성이 있는 물질로 식각함으로써 상기 다이 선택용 관통전극(123, 124)의 돌출 전극부(123b, 124b)만을 남길 수 있다.
상기 다이 선택용 관통전극(123, 124)은 이네이블 관통전극(123)과 적어도 하나의 더미 관통전극(124)을 포함한다.
상기 이네이블 관통전극(123)에는 상기 제1 반도체 다이(120)를 선택하는 신호가 인가된다. 상기 이네이블 관통전극(123)을 통해서 상기 제1 반도체 다이(120)의 선택 유무를 판단한다. 상기 이네이블 관통전극(123)은 각 반도체 다이에 하나가 형성될 수 있다. 상기 제1 반도체 다이(120)의 이네이블 관통전극(123)은 상기 제2 반도체 다이(130)와 전기적으로 연결되지 않을 수 있다. 마찬가지로 상기 제2 반도체 다이(130)의 이네이블 관통전극(133)은 상기 제3 반도체 다이(140)와 연결되지 않을 수 있다.
상기 더미 관통전극(124)은 상기 제1 반도체 다이(120) 이외의 다른 반도체 다이를 선택하는 신호가 인가된다. 예를 들어 제2 반도체 다이(130)를 선택하려면 상기 더미 관통전극(124)으로 신호를 보내고, 상기 신호는 상기 더미 관통 전극(124) 위에 형성된 다이 선택용 재배선층(122a)을 통해서 상기 제2 반도체 다이(130)의 이네이블 관통전극(133)으로 신호를 보내 상기 제2 반도체 다이(130)를 선택할 수 있다. 상기 더미 관통전극(124)은 상기 제1 반도체 다이(120) 위에 적층되는 반도체 다이의 수만큼 형성될 수 있다. 예를 들어, 상기 제1 반도체 다이(120)위에 제2 반도체 다이(130), 제3 반도체 다이(140) 및 제4 반도체 다이(미도시)가 적층된다면 상기 더미 관통전극(124)은 각각의 반도체 다이를 선택할 수 있는 경로를 만들기 위해 3개가 형성될 수 있다.
상기 시그널용 관통전극(125)은 상기 제1 반도체 다이(120)의 상면(121a)과 하면(121b)을 수직으로 관통하여 상기 하면(121b)으로 돌출되게 형성된다. 상기 시그널용 관통전극(125)은 상기 제1 반도체 다이(120)의 상면(121a)과 하면(121b)을 수직으로 관통하는 메인 전극부(125a) 및 상기 제1 반도체 다이(120)의 하면(121b)으로 돌출되는 돌출 전극부(125b)로 구분될 수 있다. 상기 시그널용 관통전극(125)은 상기 다이 선택용 관통전극(123, 124)과 같은 형상을 하고 있고, 기능만이 다르므로 그 형성과정에 대한 자세한 설명은 생략하기로 한다.
상기 시그널용 관통전극(125)은 외부장치에서 인가되는 공통신호를 공통으로 인가 받을 수 있으며, 다수개가 형성될 수 있다. 상기 제1 반도체 다이(120)의 상기 시그널용 관통전극(125)은 상기 제2 반도체 다이(130)의 시그널용 관통전극(135)과 대응되도록 상기 시그널용 재배선층(122b)을 통해서 전기적으로 연결된다.
상기 패시베이션층(126)은 상기 제1 반도체 다이(120)의 상면(121a)에 형성된다. 즉, 상기 패시베이션층(126)은 상기 제1 반도체 다이(120)의 상면(121a)을 덮도록 형성되며, 상기 제1 반도체 다이(120)에 형성된 상기 다이 선택용 재배선층(122a) 및 시그널용 재배선층(122b)의 외주연을 덮는다. 상기 패시베이션층(126)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 도전성 범프(127)는 상기 다이 선택용 관통전극의 돌출부(123b, 124b)와 상기 서브스트레이트(110)의 다이 선택용 배선패턴(112a) 사이 및 상기 시그널용 관통전극의 돌출부(125b)와 상기 서브스트레이트(110)의 시그널용 배선패턴(112b) 사이에 용착되어 상기 제1 반도체 다이(120)와 상기 서브스트레이트(110)를 전기적으로 연결시킬 수 있다. 상기 도전성 범프(127)는 주석/납, 납 없는 주석,금, 은, 팔라듐 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2 반도체 다이(130)는 평평한 상면(131a)과 상기 상면의 반대면인 평평한 하면(131b), 상기 제2 반도체 다이(130)의 상면(131a)에 형성된 다이 선택용 재배선층(132a)과 시그널용 재배선층(132b) 및 상기 제2 반도체 다이(130)의 상면(131a)과 하면(131b)을 관통하는 다이 선택용 관통전극(133, 134)과 시그널용 관통전극(135)을 포함한다. 그리고 상기 제2 반도체 다이(130)의 상면(131a)에 형성되어 상기 다이 선택용 재배선층(132a)과 시그널용 재배선층(132b)의 일부를 노출시키는 패시베이션층(136)을 더 포함한다.
상기 제2 반도체 다이(130)는 상기 제1 반도체 다이(120)와 같으므로 그에 대한 자세한 설명은 생략하기로 한다.
상기 제3 반도체 다이(140)는 평평한 상면(141a)과 상기 상면의 반대면인 평평한 하면(141b), 상기 제3 반도체 다이(140)의 상면(141a)에 형성된 다이 선택용 재배선층(142a)과 시그널용 재배선층(142b) 및 상기 제3 반도체 다이(140)의 상면(141a)과 하면(141b)을 관통하는 다이 선택용 관통전극(143, 144)과 시그널용 관통전극(145)을 포함한다. 그리고 상기 제3 반도체 다이(140)의 상면(141a)에 형성되어 상기 다이 선택용 재배선층(142a)과 시그널용 재배선층(142b)의 일부를 노출시키는 패시베이션층(146)을 더 포함한다.
또한, 상기 제3 반도체 다이(140)도 상기 제1 반도체 다이(120)와 같으므로 그에 대한 자세한 설명은 생략하기로 한다.
상기와 같은 구성에 의해서 본 발명에 따른 반도체 패키지(100)를 설명한다. 상기 서브스트레이트(110) 위에 상기 제1 반도체 다이(120), 제2 반도체 다이(130) 및 제3 반도체 다이(140)가 적층된다. 여기서, 상기 제1 반도체 다이(120), 제2 반도체 다이(130) 및 제3 반도체 다이(140)는 동일한 반도체 다이다. 또한, 제 3 반도체 다이(140) 위에는 제4 반도체 다이(미도시) 및 제5 반도체 다이(미도시)등 더 많은 반도체 다이가 적층될 수 있다.
상기 제2 반도체 다이(130)는 상기 제1 반도체 다이(120)에 형성된 다이 선택용 관통전극(123, 124) 및 시그널용 관통전극(125)과 상기 제2 반도체 다이(130)에 형성된 다이 선택용 관통전극(133, 134) 및 시그널용 관통전극(135)의 위치가 서로 대응되도록 상기 제1 반도체 다이(120) 위에 적층된다. 마찬가지로 상기 제3 반도체 다이(140)도 상기 제2 반도체 다이(130)에 형성된 다이 선택용 관통전극(133, 134) 및 시그널용 관통전극(135)과 상기 제3 반도체 다이(140)에 형성된 다이 선택용 관통전극(143, 144) 및 시그널용 관통전극(145)의 위치가 서로 대응되도록 상기 제2 반도체 다이(130) 위에 적층된다.
상기 서브스트레이트(110)에 형성된 솔더볼(116)을 통해서 반도체 다이를 선택하는 신호를 받을 수 있다. 예를 들어, 제2 반도체 다이(130)를 선택하는 신호가 솔더볼(116) 통해 들어오면 상기 신호는 상기 서브스트레이트(110)에 형성된 다이 선택용 배선패턴(112a)으로 전달된다. 그러면 제1 반도체 다이(120)에 형성된 더미 관통전극(124)으로 신호가 전달되고, 상기 신호는 다이 선택용 재배선층(122a)을 통해 제2 반도체 다이(130)의 이네이블 관통전극(133)에 전달되어 상기 제2 반도체 다이(130)를 선택할 수 있게 된다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 각각의 반도체 다이에 이네이블 관통전극(123, 133, 143), 더미 관통전극(124, 134, 144) 및 시그널용 관통전극(125, 135, 145)이 형성되어 있고, 상기 더미 관통전극(124, 134, 144) 위에는 다이 선택용 재배선층(122a, 132a, 142a)이 이네이블 관통전극(123, 133, 143)과 더미 관통전극(124, 134, 144) 사이의 길이만큼 수평방향으로 형성되어 있다. 또한, 각각의 반도체 다이는 같은 구조로 이루어지며, 각각의 반도체 다이에 형성된 관통전극과 서로 대응되도록 상기 서브스트레이트 위에 적층된다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 다수의 반도체 다이가 적층되더라도 각각의 반도체 다이의 재배선층을 다르게 구성하지 않고 동일한 반도체 다이를 적층하여 각각의 반도체 다이를 선택할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 2에 도시된 반도체 패키지(200)는 도 1에 도시된 반도체 패키지(100)와 유사하다. 따라서 여기서는 그 차이점에 대해서만 설명하기로 한다.
도 2에서 도시된 바와 같이 본 발명에 따른 반도체 패키지(200)는 서브스트레이트(210), 제1 반도체 다이(220), 제2 반도체 다이(230) 및 제3 반도체 다이(240)를 포함한다. 상기 제1 반도체 다이(220), 제2 반도체 다이(230) 및 제3 반도체 다이(240)는 동일한 구조로 동일한 위치에 다이 선택용 관통전극(223, 224, 233, 234, 243, 244)과 시그널용 관통전극(225, 235, 245)이 형성되어 있다.
상기 서브스트레이트(210)는 절연층(211), 상기 절연층(211)의 상면에 형성된 다이 선택용 배선패턴(212a) 및 시그널용 배선패턴(212b), 상기 절연층(211)의 하면에 형성된 본드패드(212c) 및 상기 다이 선택용 배선패턴(212a), 시그널용 배선패턴(212b)과 본드패드(212c)를 연결하는 도전성 비아(213)를 포함한다. 그리고 상기 서브스트레이트(210)는 상기 절연층(211)의 상면에 형성되어 상기 다이 선택용 배선패턴(212a) 및 시그널용 배선패턴(212b)의 일부를 노출시키는 제1 보호층(214) 및 상기 절연층(211)의 하면에 형성되어 상기 본드패드(212c)의 일부를 노출시키는 제2 보호층(215)을 더 포함한다. 또한, 상기 본드패드(212c)에는 외부와 연결되는 솔더볼(216)이 형성되어 있다.
상기 제1 반도체 다이(220)는 평평한 상면(221a)과 상기 상면의 반대면인 평평한 하면(221b), 상기 제1 반도체 다이(220)의 상면(221a)에 형성된 다이 선택용 재배선층(222a)과 시그널용 재배선층(222b) 및 상기 제1 반도체 다이(220)의 상면(221a)과 하면(221b)을 관통하는 다이 선택용 관통전극(223, 224)과 시그널용 관통전극(225)을 포함한다. 그리고 상기 제1 반도체 다이(220)의 상면(221a)에 형성되어 상기 다이 선택용 재배선층(222a)과 시그널용 재배선층(222b)의 일부를 노출시키는 패시베이션층(226)을 더 포함한다. 또한, 상기 제1 반도체 다이(220)와 상기 서브스트레이트(210)를 전기적으로 연결시키는 도전성 범프(227)를 더 포함한다. 상기 제1 반도체 다이(220)는 기본적으로 실리콘 재질로 구성되며 그 내부에 다수의 반도체 소자들이 형성되어 있다.
상기 다이 선택용 재배선층(222a)은 상기 제1 반도체 다이(220)의 상면(221a)에 형성되며, 상기 다이 선택용 관통전극(223, 224)과 전기적으로 연결된다. 상기 다이 선택용 재배선층(222a)은 수직 방향으로 형성된다. 또한, 상기 다이 선택용 재배선층(222a)을 통해서 상기 제2 반도체 다이(230)의 이네이블 관통전극(233)과 상기 제1 반도체 다이(220)의 더미 관통전극(224)은 전기적으로 연결된다.
상기 시그널용 재배선층(222b)은 상기 제1 반도체 다이(220)의 상면(221a)에 형성되며, 상기 시그널용 관통전극(225)과 전기적으로 연결된다. 상기 시그널용 재배선층(222b)은 수직 방향과 수평 방향으로 형성된다. 상기 수평 방향의 길이는 적어도 이네이블 관통전극(223)과 더미 관통전극(224) 사이의 길이보다 길 수 있다. 또한, 상기 시그널용 재배선층(222b)을 통해서 상기 제1 반도체 다이(220)의 시그널용 관통전극과(225) 상기 제2 반도체 다이(230)의 시그널용 관통전극(235)은 전기적으로 연결된다.
상기 제2 반도체 다이(230)는 상기 제1 반도체 다이(220)의 이네이블 관통전극(223)과 더미 관통전극(224) 사이의 간격만큼 시프트(shift) 되어 상기 제1 반도체 다이(220) 위에 적층된다. 마찬가지로 상기 제3 반도체 다이(240)도 상기 제2 반도체 다이(230)에 형성된 이네이블 관통전극(233)과 더미 관통전극(234) 사이의 간격만큼 시프트(shift) 되어 제2 반도체 다이(230) 위에 적층된다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 각각의 반도체 다이에 이네이블 관통전극(223, 233, 243), 더미 관통전극(224, 234, 244) 및 시그널용 관통전극(225, 235, 245)이 형성되어 있고, 상기 시그널용 관통전극(225, 235, 245) 위에는 시그널용 재배선층(222b, 232b, 242b)이 이네이블 관통전극(223, 233, 243)과 더미 관통전극(224, 234, 244) 사이의 길이만큼 수평방향으로 형성되어 있다. 또한, 각각의 반도체는 같은 구조로 이루어지며, 상기 이네이블 관통전극(223, 233, 243)과 더미 관통전극(224, 234, 244) 사이의 길이만큼 시프트(shift)되어 상기 서브스트레이트(210) 위에 적층된다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 다수의 반도체 다이가 적층되더라도 각각의 반도체 다이의 재배선층을 다르게 구성하지 않고 동일한 반도체 다이를 적층하여 각각의 반도체 다이를 선택할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 3에 도시된 반도체 패키지(300)는 도 1에 도시된 반도체 패키지(100)와 유사하다. 따라서 여기서는 그 차이점에 대해서만 설명하기로 한다.
도 3에서 도시된 바와 같이 본 발명에 따른 반도체 패키지(300)는 서브스트레이트(310), 제1 반도체 다이(320), 제2 반도체 다이(330) 및 제3 반도체 다이(340)를 포함한다. 상기 제1 반도체 다이(320), 제2 반도체 다이(330) 및 제3 반도체 다이(340)는 동일한 구조로 동일한 위치에 다이 선택용 관통전극(323, 324, 333, 334, 343, 344)과 시그널용 관통전극(325, 335, 345)이 형성되어 있다.
상기 서브스트레이트(310)는 절연층(311), 상기 절연층(311)의 상면에 형성된 다이 선택용 배선패턴(312a) 및 시그널용 배선패턴(312b), 상기 절연층(311)의 하면에 형성된 본드패드(312c) 및 상기 다이 선택용 배선패턴(312a), 시그널용 배선패턴(312b)과 본드패드(312c)를 연결하는 도전성 비아(313)를 포함한다. 그리고 상기 서브스트레이트(310)는 상기 절연층(311)의 상면에 형성되어 상기 다이 선택용 배선패턴(312a) 및 시그널용 배선패턴(312b)의 일부를 노출시키는 제1 보호층(314) 및 상기 절연층(311)의 하면에 형성되어 상기 본드패드(312c)의 일부를 노출시키는 제2 보호층(315)을 더 포함한다. 또한, 상기 본드패드(312c)에는 외부와 연결되는 솔더볼(316)이 형성되어 있다.
상기 제1 반도체 다이(320)는 평평한 상면(321a)과 상기 상면의 반대면인 평평한 하면(321b), 상기 제1 반도체 다이(320)의 상면(321a)과 하면(321b)을 관통하는 다이 선택용 관통전극(323, 324) 및 시그널용 관통전극(325)을 포함한다.
상기 다이 선택용 관통전극(323, 324)은 이네이블 관통전극(323)과 적어도 하나의 더미 관통전극(324)을 포함한다. 상기 다이 선택용 관통전극(323, 324)은 상기 제1 반도체 다이(320)의 상면(321a)과 하면(321b)을 경사지게 관통하여 상기 하면(321b)으로 돌출되게 형성된다. 이에 따라, 상기 다이 선택용 관통전극(323, 324)은 상기 제1 반도체 다이(320)와 외부 회로 간의 전기적인 접속을 용이하게 하는 역할을 한다. 여기서 상기 다이 선택용 관통전극(323, 324)의 경사각은 상기 제2 반도체 다이(330)의 이네이블 관통전극(333)과 상기 제1 반도체 다이(320)의 더미 관통전극(324)이 연결 되도록 형성된다. 여기서, 상기 제2 반도체 다이(330)의 이네이블 관통전극(333)과 상기 제1 반도체 다이(320)의 더미 관통전극(324)은 도전성 범프(337)를 통해서 전기적으로 연결된다. 상기 제1 반도체 다이(320)의 이네이블 관통전극(323)과 다이 관통전극(324) 사이의 간격이 클수록 경사각이 작아지고, 작을수록 경사각이 커진다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(300)는 각각의 반도체 다이에 이네이블 관통전극(323, 333, 343), 더미 관통전극(324, 334, 344) 및 시그널용 관통전극(325, 335, 345)이 형성되어 있다. 여기서, 상기 이네이블 관통전극(323, 333, 343)과 더미 관통전극(324, 334, 344)은 경사지게 형성되어 있다. 또한, 각각의 반도체는 같은 구조로 이루어지며 각각의 반도체에 형성된 관통전극과 서로 대응되도록 상기 서브스트레이트(310) 위에 적층된다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 패키지(300)는 다수의 반도체 다이가 적층되더라도 각각의 반도체 다이에 재배선층을 구성하지 않고 동일한 반도체 다이를 적층하여 각각의 반도체 다이를 선택할 수 있다.
도 4a 는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 사시도이고, 도 4b는 도 4a에 도시된 반도체 패키지의 측면도이고, 도 4c는 도 4a에 도시된 반도체 패키지의 A-A` 단면도이다. 도 4a 내지 도 4c에 도시된 반도체 패키지(400)는 도 1에 도시된 반도체 패키지(100)와 유사하다. 따라서 여기서는 그 차이점에 대해서만 설명하기로 한다.
도 4a 내지 도 4c에서 도시된 바와 같이 본 발명에 따른 반도체 패키지(400)는 서브스트레이트(410), 제1 반도체 다이(420), 제2 반도체 다이(430) 및 제3 반도체 다이(440)를 포함한다. 상기 제1 반도체 다이(420), 제2 반도체 다이(430) 및 제3 반도체 다이(440)는 동일한 구조로 동일한 위치에 다이 선택용 측면전극(423, 424, 433, 434, 443, 444)과 시그널용 측면전극(425, 435, 445)이 형성되어 있다.
상기 서브스트레이트(410)는 절연층(411), 상기 절연층(411)의 상면에 형성된 다이 선택용 배선패턴(414a) 및 시그널용 배선패턴(412b), 상기 절연층(411)의 하면에 형성된 본드패드(412c) 및 상기 다이 선택용 배선패턴(412a), 시그널용 배선패턴(412b)과 본드패드(412c)를 연결하는 도전성 비아(413)를 포함한다. 그리고 상기 서브스트레이트(410)는 상기 절연층(411)의 상면에 형성되어 상기 다이 선택용 배선패턴(412a) 및 시그널용 배선패턴(412b)의 일부를 노출시키는 제1 보호층(414) 및 상기 절연층(411)의 하면에 형성되어 상기 본드패드(412c)의 일부를 노출시키는 제2 보호층(415)을 더 포함한다. 또한, 상기 본드패드(412c)에는 외부와 연결되는 솔더볼(416)이 형성되어 있다.
상기 제1 반도체 다이(420)는 평평한 제1면(421a)과 상기 제1면(421a)의 반대면으로서 평평한 제2면(421b)과 상기 제1면(421a)과 상기 제2면(421b)을 연결하는 제3면(421c)을 갖는다. 상기 제1 반도체 다이(420)는 상기 제1면(421a)에 형성된 다이 선택용 배선패턴(422a)과 시그널용 배선패턴(422b) 및 상기 제1면(421a), 제2면(421b) 및 제3면(421c)을 연결하는 다이 선택용 측면전극(423, 424)과 시그널용 측면전극(425)을 포함한다. 그리고 상기 제1 반도체 다이(420)의 제1면(421a)에 형성되어 상기 다이 선택용 배선패턴(422a)과 시그널용 배선패턴(422b)의 일부를 노출시키는 패시베이션층(426)을 더 포함한다.
상기 다이 선택용 배선패턴(422a)은 상기 제1 반도체 다이(420)의 제1면(421a)에 형성되며, 상기 다이 선택용 측면전극(423, 424)과 전기적으로 연결된다. 상기 다이 선택용 배선패턴(422a)을 통해서 상기 제2 반도체 다이(430)의 이네이블 측면전극(433)과 상기 제1 반도체 다이(420)의 더미 측면전극(424)은 전기적으로 연결된다. 상기 다이 선택용 배선패턴(422a)은 구리(Cu), 티타늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 시그널용 배선패턴(422b)은 상기 제1 반도체 다이(420)의 제1면(421a)에 형성되며, 상기 시그널용 측면전극(425)과 전기적으로 연결된다. 상기 시그널용 배선패턴(422b)을 통해서 상기 제2 반도체 다이(430)의 시그널용 측면전극(435)과 상기 제1 반도체 다이(420)의 시그널용 측면전극(425)은 전기적으로 연결된다. 상기 시그널용 배선패턴(422b)은 구리(Cu), 티타늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.
상기 다이 선택용 측면전극(423, 424)은 이네이블 측면전극(423)과 적어도 하나의 더미 측면전극(424)을 포함한다. 상기 다이 선택용 측면전극(423, 424)은 상기 제1 반도체 다이(420)의 제1면(421a), 제2면(421b) 및 제3면(421c)에 걸쳐 연결되고, 상기 제3면(421c)에서 경사지게 형성된다. 상기 다이 선택용 측면전극(423, 424)은 도전성 물질, 예를 들어 금, 은, 구리 중에서 선택된 어느 하나 또는 이들이 조합으로 형성될 수 있다.
상기 이네이블 측면전극(423)에는 상기 제1 반도체 다이(420)를 선택하는 신호가 인가된다. 상기 이네이블 측면전극(423)을 통해서 상기 제1 반도체 다이(120)의 선택 유무를 판단한다. 상기 이네이블 측면전극(423)은 각 반도체 다이에 하나가 형성될 수 있다. 상기 제1 반도체 다이(420)의 이네이블 측면전극(423)은 상기 제2 반도체 다이(430)와 전기적으로 연결되지 않을 수 있다. 마찬가지로 상기 제2 반도체 다이(430)의 이네이블 측면전극(433)은 상기 제3 반도체 다이(440)와 연결되지 않을 수 있다.
여기서, 상기 다이 선택용 측면전극(423, 424)의 경사각은 상기 제2 반도체 다이(430)의 이네이블 측면전극(433)과 상기 제1 반도체 다이(420)의 더미 측면전극(424)이 연결 되도록 형성된다. 또한, 상기 제2 반도체 다이(430)의 이네이블 관통전극(433)과 상기 제1 반도체 다이(420)의 더미 관통전극(424)은 도전성 범프(437)를 통해서 전기적으로 연결된다. 상기 제1 반도체 다이(420)의 이네이블 관통전극(423)과 다이 관통전극(424) 사이의 간격이 클수록 경사각이 작아지고, 작을수록 경사각이 커진다.
상기 시그널용 측면전극(425)은 상기 제1 반도체 다이(420)의 제1면(421a), 제2면(421b) 및 제3면(421c)에 걸쳐 연결되고, 상기 제3면(421c)에서 수직으로 형성된다. 상기 시그널용 측면전극은(425) 도전성 물질, 예를 들어 금, 은, 구리 중에서 선택된 어느 하나 또는 이들이 조합으로 형성될 수 있다. 상기 제1 반도체 다이(420)의 시그널 측면전극(425)과 상기 제2 반도체 다이(430)의 측면전극(435)은 도전성 범프(437)를 통하여 전기적으로 연결된다.
상기 제2 반도체 다이(430)는 상기 제1 반도체 다이(420)에 형성된 다이 선택용 측면전극(423, 424) 및 시그널용 측면전극(425)과 상기 제2 반도체 다이(430)에 형성된 다이 선택용 측면전극(433, 434) 및 시그널용 측면전극(435)의 위치가 서로 대응되도록 상기 제1 반도체 다이(420) 위에 적층된다. 마찬가지로 상기 제3 반도체 다이(440)도 상기 제2 반도체 다이(430)에 형성된 다이 선택용 측면전극(433, 434) 및 시그널용 측면전극(435)과 상기 제3 반도체 다이(440)에 형성된 다이 선택용 측면전극(443, 444) 및 시그널용 측면전극(445)의 위치가 서로 대응되도록 상기 제2 반도체 다이(430) 위에 적층된다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(400)는 각각의 반도체 다이에 이네이블 측면전극(423, 433, 443), 더미 측면전극(424, 434, 444) 및 시그널용 측면전극(425, 435, 445)이 형성되어 있다. 여기서, 상기 이네이블 측면전극(423, 433, 443)과 더미 측면전극(424, 434, 444)은 경사지게 형성되어 있다. 또한, 각각의 반도체는 같은 구조로 이루어지며 각각의 반도체에 형성된 측면전극과 서로 대응되도록 상기 서브스트레이트(410) 위에 적층된다. 이에 따라, 본 발명의 다른 실시예에 따른 반도체 패키지(400)는 다수의 반도체 다이가 적층되더라도 각각의 반도체 다이에 재배선층을 구성하지 않고 동일한 반도체 다이를 적층하여 각각의 반도체 다이를 선택할 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100,200,300,400: 반도체 패키지
110,210,310,410: 서브스트레이트
120,220,320,420: 제1 반도체 다이
130,230,330,430: 제2 반도체 다이
140,240,340,440: 제3 반도체 다이
122a,132a,142a: 다이 선택용 재배선층
122b,132b,142b: 시그널용 재배선층
123,133,143: 이네이블 관통전극
124,134,144: 더미 관통전극
125,135,145: 시그널용 관통전극
126,136,146: 패시베이션층

Claims (8)

  1. 다수의 다이 선택용 배선패턴과 시그널용 배선패턴을 갖는 서브스트레이트;
    상기 서브스트레이트와 전기적으로 연결되며 다이 선택용 측면전극과 시그널용 측면전극을 갖는 제1 반도체 다이; 및
    상기 제1 반도체 다이와 전기적으로 연결되고 상기 제1 반도체 다이와 같은 구조를 갖는 제2 반도체 다이를 포함하고,
    상기 다이 선택용 측면전극은 이네이블 측면전극과 적어도 하나의 더미 측면전극으로 이루어진 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩은 평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면과 상기 제1면과 상기 제2면을 연결하는 제3면을 갖고,
    상기 다이 선택용 측면전극은 상기 제1면, 제2면 및 제3면을 연결하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩은 평평한 제1면과 상기 제1면의 반대면으로서 평평한 제2면과 상기 제1면과 상기 제2면을 연결하는 제3면을 갖고,
    상기 시그널용 측면전극은 상기 제1면, 제2면 및 제3면을 연결하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 반도체 다이의 상기 이네이블 측면전극은 상기 제2 반도체 다이와전기적으로 연결되지 않는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 이네이블 측면전극과 상기 더미 측면전극은 경사지게 형성된 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제2 반도체 다이의 이네이블 측면전극은 상기 제1 반도체 다이의 더미 측면전극과 도전성 범프를 통해 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제2 반도체 다이의 시그널용 측면전극은 상기 제1 반도체 다이의 시그널용 측면전극과 도전성 범프를 통해 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제2 반도체 다이는 상기 제1 반도체 다이에 형성된 다이 선택용 측면전극 및 시그널용 측면전극과 상기 제2 반도체 다이에 형성된 다이 선택용 측면전극 및 시그널용 측면전극의 위치가 서로 대응되도록 상기 제1 반도체 다이 위에 적층된 것을 특징으로 하는 반도체 패키지.
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