KR20150053127A - 관통전극을 갖는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 제1 상부패드가 제공된 제1 활성면을 포함하는 제1 반도체 칩, 제2 상부패드가 제공된 제2 활성면과 제2 하부패드가 제공된 제2 비활성면을 포함하고 상기 제2 활성면이 제1 활성면을 바라보도록 상기 제1 반도체 칩 상에 적층된 제2 반도체 칩, 그리고 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 도전성 연결부를 포함할 수 있다. 상기 도전성 연결부는 상기 제2 반도체 칩을 관통하는 제1 관통전극과 상기 제2 반도체 칩을 관통하며 상기 제1 반도체 칩을 향해 더 연장된 제2 관통전극을 포함하고, 상기 제2 관통전극은 상기 제2 상부패드를 더 관통하되 상기 제2 상부패드와 접촉되지 아니할 수 있다.

Description

관통전극을 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES HAVING THROUGH ELECTRODES AND METHODS FOR FABRICAING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자를 다른 반도체 소자 내지 인쇄회로기판과 전기적으로 연결되기 위해 기판을 관통하는 관통전극이 제안된 바 있었다. 관통전극은 3차원 실장에 사용될 수 있고 기존의 솔더볼이나 솔더범프에 비해 빠른 전송 속도를 구현할 수 있다. 관통전극을 갖는 반도체 소자들을 적층하는 경우 웨이퍼를 얇게 박형화하는 공정이 포함되는 것이 일반적이다. 상기 박형화 공정에서는 용이한 웨이퍼 핸들링을 위해 캐리어를 사용하는 것이 종래이다. 이처럼 종래에는 캐리어 부착 및 탈부착 공정이 추가되어 공정 비용의 상승을 불러일으키며, 관통전극들의 양호한 정렬이 요구되는 공정상의 어려움이 있다.
본 발명은 상기 종래 기술에서의 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 웨이퍼를 손상시키지 아니하면서 반도체 소자들을 적층할 수 있는 관통전극을 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 관통전극의 양호한 정렬이 구현될 수 있는 관통전극을 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 캐리어의 도움없이 박형화된 웨이퍼를 용이하게 핸들링할 수 있는 관통전극을 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 관통전극을 갖는 반도체 소자 및 그 제조방법은 캐리어의 도움없이 기판을 박형화하는 것을 특징으로 한다.
본 발명은 기판을 박형화한 이후에 길이가 다른 관통전극들을 형성하는 것을 다른 특징으로 한다.
본 발명은 반도체 칩들 사이에 범프를 형성하는 범핑 공정을 스킵하는 것을 또 다른 특징으로 한다.
본 발명은 상부패드와 하부패드가 플립 혹은 회전 대칭된 것을 또 다른 특징으로 한다.
본 발명은 복수개의 반도체 칩들이 페이스-투-페이스 본딩과 백-투-페이스 본딩이 조합된 적층 구조인 것을 또 다른 특징으로 한다.
캐리어의 도움없이 박형화된 웨이퍼를 용이하게 핸들링할 수 있어 캐리어 공정이 필요없다. 아울러, 웨이퍼 박형화 이후에 관통전극을 형성하므로써 비아 공정의 부담이 덜어지고, 양호한 관통전극의 정렬이 쉽게 구현되며, 적층되는 칩들 사이에 솔더볼과 같은 범핑 공정이 필요없다. 이처럼 공정이 단순해지고 부담이 줄어들어 공정 비용을 감축할 수 있으며 전기적 특성이 향상되는 효과를 얻을 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 제1 상부패드가 제공된 제1 활성면을 포함하는 제1 반도체 칩; 제2 상부패드가 제공된 제2 활성면과 제2 하부패드가 제공된 제2 비활성면을 포함하고, 상기 제2 활성면이 제1 활성면을 바라보도록 상기 제1 반도체 칩 상에 적층된 제2 반도체 칩; 그리고 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 도전성 연결부를 포함할 수 있다. 상기 도전성 연결부는: 상기 제2 반도체 칩을 관통하여 상기 제2 하부패드를 상기 제2 상부패드에 전기적으로 연결하는 제1 관통전극; 그리고 상기 제2 반도체 칩을 관통하며 상기 제1 반도체 칩을 향해 더 연장되어 상기 제2 하부패드를 상기 제1 상부패드에 전기적으로 연결하는 제2 관통전극을 포함하고, 상기 제2 관통전극은 상기 제2 상부패드를 더 관통하되 상기 제2 상부패드와 접촉되지 아니할 수 있다.
본 실시예의 소자에 있어서, 상기 제2 상부패드는 제1 수평축을 따라 연장된 제1 부분과 상기 제1 수평축과 직교하는 제2 수평축을 따라 연장된 제2 부분을 갖는 L자 형태를 포함하고, 상기 제2 관통전극은 상기 제1 및 제2 부분들 사이를 수직하게 연장될 수 있다.
본 실시예의 소자에 있어서, 제2 하부패드는 상기 제2 상부패드가 상기 제1 및 제2 수평축들 중 적어도 어느 하나를 기준으로 플립된 L자 형태를 포함하며 상기 제2 상부패드와 수직 정렬될 수 있다.
본 실시예의 소자에 있어서, 상기 제1 및 제2 관통전극들은 상기 제2 상부패드와 상기 제2 하부패드 사이에 제공되고, 상기 제1 및 제2 수평축들 중 어느 하나를 따라 이격 배열되어 상기 제2 하부패드에 공통 연결될 수 있다.
본 실시예의 소자에 있어서, 상기 제1 및 제2 관통전극들은 상기 제2 상부패드와 상기 제2 하부패드 사이에 제공되고, 상기 제1 수평축과 상기 제2 수평축 사이의 대각축을 따라 이격 배열되어 상기 제2 하부패드에 공통 연결될 수 있다.
본 실시예의 소자에 있어서, 상기 제1 반도체 칩의 제1 활성면과 상기 제2 반도체 칩의 제2 활성면 사이에 제공된 절연성 접착막을 더 포함하고, 상기 제2 관통전극은 상기 절연성 접착막을 더 관통하여 상기 제1 상부패드와 연결될 수 있다.
본 실시예의 소자에 있어서, 상기 제1 반도체 칩은 상기 제2 반도체 칩에 비해 크거나 동일한 두께를 가질 수 있다.
본 실시예의 소자에 있어서, 상기 제1 반도체 칩은: 상기 제1 활성면의 반대면인 제1 비활성면에 제공된 제1 하부패드; 그리고 상기 제1 반도체 칩을 관통하여 상기 제1 상부패드와 상기 제1 하부패드를 전기적으로 연결하는 관통전극을 더 포함할 수 있다.
본 실시예의 소자에 있어서, 제3 상부패드가 제공된 제3 활성면과 제3 하부패드가 제공된 제3 비활성면을 포함하고, 상기 제3 활성면이 제2 비활성면을 바라보도록 상기 제2 반도체 칩 상에 적층된 제3 반도체 칩을 더 포함하고, 상기 도전성 연결부는: 상기 제3 반도체 칩을 관통하여 상기 제3 하부패드를 상기 제3 상부패드에 전기적으로 연결하는 제3 관통전극; 그리고 상기 제3 반도체 칩을 관통하며 상기 제2 반도체 칩을 향해 더 연장되어 상기 제3 하부패드를 상기 제2 하부패드에 전기적으로 연결하는 제4 관통전극을 더 포함하고, 상기 제4 관통전극은 상기 제3 상부패드를 더 관통하되 상기 제3 상부패드와 접촉되지 아니할 수 있다.
본 실시예의 소자에 있어서, 상기 제3 상부패드는 제1 수평축을 따라 연장된 제1 부분과 상기 제1 수평축과 직교하는 제2 수평축을 따라 연장된 제2 부분을 갖는 L자 형태를 포함하고, 상기 제4 관통전극은 상기 제1 및 제2 부분들 사이를 수직하게 연장될 수 있다.
본 실시예의 소자에 있어서, 상기 제2 하부패드는 상기 제3 상부패드가 상기 제1 및 제2 수평축들 중 적어도 어느 하나를 기준으로 플립된 L자 형태를 포함하며 상기 제3 상부패드와 수직 정렬될 수 있다.
본 실시예의 소자에 있어서, 상기 제2 반도체 칩의 제2 비활성면과 상기 제3 반도체 칩의 제3 활성면 사이에 제공된 절연성 접착막을 더 포함하고, 상기 제4 관통전극은 상기 절연성 접착막을 더 관통하여 상기 제2 하부패드와 연결될 수 있다.
본 실시예의 소자에 있어서, 상기 제1 반도체 칩은 상기 제2 및 제3 반도체 칩들 중 적어도 어느 하나에 비해 큰 두께를 가질 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자의 제조방법은: 제1 상부패드가 제공된 제1 활성면과 그 반대면인 제1 비활성면을 갖는 제1 반도체 칩을 제공하고; 상기 제1 반도체 칩의 제1 활성면 상에 제1 접착막을 형성하고; 제2 상부패드가 제공된 제2 활성면과 그 반대면인 제2 비활성면을 갖는 제2 반도체 칩을 상기 제2 활성면이 상기 제1 활성면을 바라보도록 상기 제1 접착막 상에 제공하고; 상기 제2 비활성면을 연마하여 상기 제2 반도체 칩을 박형화하고; 상기 박형화된 제2 반도체 칩을 관통하여 상기 제2 상부패드와 연결되는 제1 관통전극 그리고 상기 제2 반도체 칩을 관통하며 상기 제1 접착막을 더 관통하여 상기 제1 상부패드와 연결되는 제2 관통전극을 갖는 제1 도전성 연결부를 형성하고; 그리고 상기 연마된 제2 비활성면 상에 상기 제1 도전성 연결부와 접속되는 제2 하부패드를 형성하는 것을 포함하고, 상기 제2 관통전극은 상기 제2 상부패드를 더 관통하되 상기 제2 상부패드와 접촉되지 않을 수 있다.
본 실시예의 방법에 있어서, 상기 제1 도전성 연결부를 형성하는 것은: 상기 박형화된 제2 반도체 칩과 제1 접착막을 선택적으로 에칭하여 상기 제2 반도체 칩을 관통하여 상기 제2 상부패드를 노출시키는 제1 홀과 상기 제2 반도체 칩과 상기 제1 접착막을 관통하여 상기 제1 상부패드를 노출시키는 제2 홀을 갖는 비아홀을 형성하고; 상기 비아홀의 내면을 따라 연장되며 상기 연마된 제2 비활성면을 덮는 비아 절연막을 형성하고; 상기 연마된 제2 비활성면 상에 상기 비아홀을 채우는 도전막을 형성하고; 그리고 상기 비아 절연막이 노출되도록 상기 도전막을 평탄화하여 상기 제1 홀을 채우는 상기 제1 관통전극과 상기 제2 홀을 채우는 상기 제2 관통전극을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제2 상부패드는 제1 수평축을 따라 연장된 제1 부분과 상기 제1 수평축과 직교하는 제2 수평축을 따라 연장된 제2 부분을 갖는 L자 형태를 가지며, 제2 하부패드는 상기 제2 상부패드가 상기 제1 및 제2 수평축들 중 적어도 어느 하나를 기준으로 플립된 L자 형태를 가지며 상기 제2 상부패드와 수직 정렬될 수 있다.
본 실시예의 방법에 있어서, 상기 제1 관통전극은 상기 제2 하부패드와 상기 제2 상부패드 사이에 배치되고, 상기 제2 관통전극은 상기 제2 하부패드와 상기 제1 상부패드 사이에서 상기 제1 관통전극과 이격 배치되고, 상기 제1 및 제2 관통전극들은 상기 제1 및 제2 수평축들 중 어느 하나를 따라 혹은 제1 및 제2 수평축들 사이의 대각축을 따라 배열되어 상기 제2 하부패드에 공통 연결될 수 있다.
본 실시예의 방법에 있어서, 상기 연마된 제2 비활성면 상에 제2 접착막을 형성하고; 제3 상부패드가 제공된 제3 활성면과 그 반대면인 제3 비활성면을 갖는 제3 반도체 칩을 상기 제3 활성면이 상기 연마된 제2 비활성면을 바라보도록 상기 제2 접착막 상에 제공하고; 상기 제3 비활성면을 연마하여 상기 제3 반도체 칩을 박형화하고; 상기 박형화된 제3 반도체 칩을 관통하여 상기 제3 상부패드와 연결되는 제3 관통전극 그리고 상기 제3 반도체 칩을 관통하며 상기 제2 접착막을 더 관통하여 상기 제2 하부패드와 연결되는 제4 관통전극을 갖는 제2 도전성 연결부를 형성하고; 그리고 상기 연마된 제3 비활성면 상에 상기 제2 도전성 연결부와 접속되는 제3 하부패드를 형성하는 것을 더 포함하고, 상기 제3 상부패드는 제1 수평축을 따라 연장된 제1 부분과 상기 제1 수평축과 직교하는 제2 수평축을 따라 연장된 제2 부분을 갖는 L자 형태를 가지며 상기 제2 하부패드와 수직 정렬되고, 상기 제4 관통전극은 상기 제3 상부패드의 제1 및 제2 부분들 사이를 수직하게 관통하여 상기 제3 상부패드와 접촉되지 않을 수 있다.
본 실시예의 방법에 있어서, 상기 제1 비활성면을 연마하여 상기 제1 반도체 칩을 박형화하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 박형화된 제1 반도체 칩을 관통하여 상기 제1 상부패드와 연결된 부가 관통전극을 형성하고; 그리고 상기 연마된 제1 비활성면 상에 상기 부가 관통전극과 연결되는 제1 하부패드를 형성하는 것을 더 포함할 수 있다.
본 발명에 의하면, 캐리어의 도움없이 박형화된 웨이퍼를 용이하게 핸들링할 수 있어 캐리어 공정이 필요없다. 아울러, 웨이퍼 박형화 이후에 관통전극을 형성하므로써 비아 공정의 부담이 덜어지고, 양호한 관통전극의 정렬이 쉽게 구현되며, 적층되는 칩들 사이에 솔더볼과 같은 범핑 공정이 필요없다. 이처럼 공정이 단순해지고 부담이 줄어들어 공정 비용을 감축할 수 있으며 전기적 특성이 향상되는 효과를 얻을 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1b는 도 1a의 일부를 도시한 사시도이다.
도 1c는 도 1b의 일부를 확대 도시한 사시도이다.
도 2a는 도 1b의 변형예를 도시한 사시도이다.
도 2b는 도 2a의 일부를 확대 도시한 사시도이다.
도 3a는 도 1b의 변형예를 도시한 사시도이다.
도 3b는 도 3a의 일부를 확대 도시한 사시도이다.
도 4a는 도 1b의 변형예를 도시한 사시도이다.
도 4b는 도 4a의 일부를 확대 도시한 사시도이다.
도 5a 내지 5n은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 6a 및 6b는 도 5n의 변형예들을 도시한 단면도들이다.
도 6c는 도 5n의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 7a 내지 7c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 7d는 도 7c의 일부를 확대 도시한 사시도이다.
도 7e는 도 7c의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 8a 내지 8c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 8d는 도 8c의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 9a 및 9b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 9c는 도 9b의 일부를 확대 도시한 사시도이다.
도 9d는 도 9b의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 9e는 도 9b의 변형예를 도시한 단면도이다.
도 10a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 10b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 관통전극을 갖는 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<반도체 소자의 예>
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도이다. 도 1b는 도 1a의 일부를 도시한 사시도이다. 도 1c는 도 1b의 일부를 확대 도시한 사시도이다.
도 1a 및 1b를 참조하면, 반도체 소자(1)는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층된 하나 이상, 가령 제2 내지 제4 반도체 칩들(200,300,400), 그리고 제1 내지 제4 반도체 칩들(100-400)을 전기적으로 연결하는 도전성 연결부(10)를 포함할 수 있다. 제1 내지 제4 반도체 칩들(100-400)은 제1 내지 제4 집적회로들(103,203,303,403)을 각각 포함할 수 있다. 제1 내지 제4 집적회로들(103-403) 중 적어도 하나는 메모리 회로, 로직 회로 혹은 이의 조합일 수 있다.
제1 내지 제4 반도체 칩들(100-400)은 동일하거나 상이한 두께들을 가질 수 있다. 일례로서, 제2 반도체 칩(200)의 제2 두께(T2)는 제1 반도체 칩(100)의 제1 두께(T1)에 비해 작을 수 있다. 제3 반도체 칩(300)의 제3 두께(T3) 및 제4 반도체 칩(400)의 제4 두께(T4)는 제1 두께(T1)보다 작고 제2 두께(T2)와 동일하거나 유사할 수 있다. 예컨대, 제2 내지 제4 반도체 칩들(200-400)은 후면 연마되어 제1 반도체 칩(100)에 비해 작은 두께(예: 50μm 내지 70μm)를 가질 수 있다. 다른 예로, 제1 내지 제4 두께들(T1-T4)은 동일하거나 유사할 수 있다.
제2 내지 제4 반도체 칩들(200-400)은 제1 반도체 칩(100) 상에 플립칩 방식으로 적층될 수 있다. 예컨대, 제2 내지 제4 반도체 칩들(200-400)은 페이스 업 상태에 있는 제1 반도체 칩(100) 상에 페이스 다운 상태로 실장될 수 있다. 따라서, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 페이스-투-페이스(face-to-face) 형태로 본딩되고, 제2 반도체 칩(200)과 제3 반도체 칩(300) 그리고 제3 반도체 칩(300)과 제4 반도체 칩(400)은 백-투-페이스(back-to-face) 형태로 본딩될 수 있다.
반도체 소자(1)는 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 제1 접착막(190)을, 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이에 제2 접착막(290)을, 그리고 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이에 제3 접착막(390)을 더 포함할 수 있다.
제1 반도체 칩(100)은 제1 집적회로(103)가 형성된 제1 기판(101)과, 제1 집적회로(103)와 전기적으로 연결된 제1 상부패드(110)를 포함할 수 있다. 제1 기판(101)은 가령 칩 레벨 혹은 웨이퍼 레벨의 실리콘 기판과 같은 반도체 기판일 수 있다.
제2 반도체 칩(200)은 제2 집적회로(203)가 형성된 제2 기판(201)과, 제1 집적회로(103)와 전기적으로 연결된 제2 상부패드(210)와, 제2 기판(201)을 수직 관통하는 제2 롱 관통전극(230) 및 제2 쇼트 관통전극(240)과, 그리고 제2 롱 관통전극(230) 및 제2 쇼트 관통전극(240)과 연결된 제2 하부패드(250)를 포함할 수 있다. 제2 기판(201)은 칩 레벨 혹은 웨이퍼 레벨의 실리콘 기판과 같은 반도체 기판일 수 있다. 제2 반도체 칩(200)은 제2 롱 관통전극(230) 및 제2 쇼트 관통전극(240)을 제2 기판(201)으로부터 전기적으로 절연시키는 제2 비아 절연막(205)을 더 포함할 수 있다.
제2 상부패드(210)와 제2 하부패드(250)는 제1 상부패드(110)와 수직 정렬될 수 있다. 제2 롱 관통전극(230)은 제1 접착막(190)을 더 관통하여 제1 상부패드(110)와 연결될 수 있고, 이에 따라 제2 반도체 칩(200)은 제1 반도체 칩(100)과 전기적으로 연결될 수 있다.
제3 반도체 칩(300)은 제3 집적회로(303)가 형성된 제3 기판(301)과, 제3 집적회로(303)와 전기적으로 연결된 제3 상부패드(310)와, 제3 기판(301)을 수직 관통하는 제3 롱 관통전극(330) 및 제3 쇼트 관통전극(340)과, 그리고 제3 롱 관통전극(330) 및 제3 쇼트 관통전극(340)과 연결된 제3 하부패드(350)를 포함할 수 있다. 제3 기판(301)은 칩 레벨 혹은 웨이퍼 레벨의 실리콘 기판과 같은 반도체 기판일 수 있다. 제3 반도체 칩(300)은 제3 롱 관통전극(330) 및 제3 쇼트 관통전극(340)을 제3 기판(301)으로부터 전기적으로 절연시키는 제3 비아 절연막(305)을 더 포함할 수 있다.
제3 상부패드(310)와 제3 하부패드(350)는 제2 하부패드(250)와 수직 정렬될 수 있다. 제3 롱 관통전극(330)은 제2 접착막(290)을 더 관통하여 제2 하부패드(250)와 연결될 수 있고, 이에 따라 제3 반도체 칩(300)은 제2 반도체 칩(200)과 전기적으로 연결될 수 있다. 일례에 따르면, 제3 롱 관통전극(330)은 제2 롱 관통전극(230)과 수직 정렬될 수 있고, 제3 쇼트 관통전극(340)은 제2 쇼트 관통전극(240)과 수직 정렬될 수 있다.
제4 반도체 칩(400)은 제4 집적회로(403)가 형성된 제4 기판(401)과, 제4 집적회로(403)와 전기적으로 연결된 제4 상부패드(410)와, 제4 기판(401)을 수직 관통하는 제4 롱 관통전극(430) 및 제4 쇼트 관통전극(440)과, 그리고 제4 롱 관통전극(430) 및 제4 쇼트 관통전극(440)과 연결된 제4 하부패드(450)를 포함할 수 있다. 제4 기판(401)은 칩 레벨 혹은 웨이퍼 레벨의 실리콘 기판과 같은 반도체 기판일 수 있다. 제4 반도체 칩(400)은 제4 롱 관통전극(430) 및 제4 쇼트 관통전극(440)을 제4 기판(401)으로부터 전기적으로 절연시키는 제4 비아 절연막(405)을 더 포함할 수 있다.
제4 상부패드(410)와 제4 하부패드(450)는 제3 하부패드(350)와 수직 정렬될 수 있다. 제4 롱 관통전극(430)은 제3 접착막(390)을 더 관통하여 제3 하부패드(350)와 연결될 수 있고, 이에 따라 제4 반도체 칩(400)은 제3 반도체 칩(300)과 전기적으로 연결될 수 있다. 일례에 따르면, 제4 롱 관통전극(430)은 제3 롱 관통전극(330)과 수직 정렬될 수 있고, 제4 쇼트 관통전극(440)은 제3 쇼트 관통전극(340)과 수직 정렬될 수 있다.
일례에 따르면, 제1 내지 제4 반도체 칩들(100-400)은 동종 칩, 가령 메모리 칩들 혹은 로직 칩들일 수 있다. 다른 예로, 제1 반도체 칩(100)은 로직 칩이고 제2 내지 제4 반도체 칩들(200-400)은 메모리 칩들일 수 있다.
도전성 연결부(10)는 수직 정렬된 제1 내지 제4 상부패드들(110,210,310,410), 수직 정렬된 제2 내지 제4 하부패드들(250,350,450), 수직 정렬된 제2 내지 제4 롱 관통전극들(230,330,430), 그리고 수직 정렬된 제2 내지 제4 쇼트 관통전극들(240,340,440)을 포함할 수 있다. 도전성 연결부(10)는 반도체 소자(1)의 일부 혹은 전부를 수직 관통할 수 있다. 일례로, 도전성 연결부(10)는 제2 내지 제4 반도체 칩들(200-400)을 수직 관통할 수 있다.
도 1b 및 1c를 참조하면, 제2 상부패드(210)는 X축(제1 수평축) 방향을 따라 연장된 부분과 이에 직교하는 Y축(제2 수평축)을 따라 연장된 부분을 갖는 “L”자 형태일 수 있다. 따라서, 제2 롱 관통전극(230)은 Z축(수직축)을 따라 연장되어 제2 상부패드(210)를 통과하되 제2 상부패드(210)와 접촉하지 않을 수 있다. 제2 하부패드(250)는 “L”자형의 제2 상부패드(210)가 X축을 기준으로 플립된 혹은 화살표 R을 따라 오른쪽으로 90도 회전된 “L”자 형태를 가질 수 있다. 이를 달리 표현하면, 제2 상부패드(210)는 “L”자형의 제2 하부패드(250)가 X축을 기준으로 플립된 혹은 화살표 L을 따라 왼쪽으로 90도 회전된 “L”자 형태를 가질 수 있다. 제2 롱 관통전극(230)과 제2 쇼트 관통전극(240)은 X축을 따라 배열되어 제2 하부패드(250)에 접속할 수 있다. 제2 하부패드(250)는 제2 롱 관통전극(230)과 제2 쇼트 관통전극(240)이 연결되는 접속 패드 역할을 하며, 아울러 프로브와 같은 전기적 테스트 장치가 접속되는 테스트 패드 역할을 할 수 있다.
상기 제2 상부패드(210) 및 제2 하부패드(250)의 모습 및 배치에 관한 설명은 제3 상부패드(310) 및 제3 하부패드(350), 그리고 제4 상부패드(410) 및 제4 하부패드(450)에 동일 또는 유사하게 적용될 수 있다. 예컨대, 제3 상부패드(310) 및 제3 하부패드(350)는 X축을 기준으로 플립된 혹은 90도 회전 대칭된 “L”자 형태를 가질 수 있다. 마찬가지로, 제4 상부패드(410) 및 제4 하부패드(450)는 X축을 기준으로 플립된 혹은 90도 회전 대칭된 “L”자 형태를 가질 수 있다. 유사하게, 제2 하부패드(250)와 제3 상부패드(310)는 X축을 기준으로 플립된 혹은 90도 회전 대칭된 “L”자 형태를 가질 수 있다. 제3 하부패드(350)와 제4 상부패드(410) 역시 X축을 기준으로 플립된 혹은 90도 회전 대칭된 “L”자 형태를 가질 수 있다.
제1 상부패드(110)는 임의의 형태를 가질 수 있다. 가령, 제1 상부패드(110)는 “L”자 형태를 가지거나 혹은 원형, 타원형 혹은 다각형 모습을 가질 수 있다.
본 실시예에 따르면, 제1 내지 제4 반도체 칩들(100-400)은 제2 내지 제4 롱 관통전극들(230-430)에 의해 서로 전기적으로 연결될 수 있다. 따라서, 제1 내지 제4 반도체 칩들(100-400) 사이에 솔더볼들 혹은 솔더범프들을 필요하지 않는다.
<도전성 연결부의 변형예>
도 2a는 도 1b의 변형예를 도시한 사시도이다. 도 2b는 도 2a의 일부를 확대 도시한 사시도이다.
도 2a 및 2b를 참조하면, 도전성 연결부(10a)는 제2 롱 관통전극(230)과 제2 쇼트 관통전극(240)이 X축(제1 수평축)과 Y축(제2 수평축) 사이의 D축(대각축)을 따라 배열되어 제2 하부패드(250)의 양측 단부에 각각 접속되는 구조를 가질 수 있다. 본 실시예는 제2 롱 관통전극(230)과 제2 쇼트 관통전극(240)의 피치가 작아 전기적 쇼트될 가능성이 큰 경우에 적용할 수 있다. 상기 제2 롱 관통전극(230)과 제2 쇼트 관통전극(240)의 배열에 관한 설명은 제3 롱 관통전극(330)과 제3 쇼트 관통전극(340), 그리고 제4 롱 관통전극(430)과 제4 쇼트 관통전극(440)에 동일 또는 유사하게 적용될 수 있다.
<도전성 연결부의 다른 변형예>
도 3a는 도 1b의 다른 변형예를 도시한 사시도이다. 도 3b는 도 3a의 일부를 확대 도시한 사시도이다.
도 3a 및 3b를 참조하면, 도전성 연결부(10b)는 Y축을 기준으로 플립된 혹은 90도 회전 대칭된 제2 상부패드(210)와 제2 하부패드(250)를 포함할 수 있다. 가령, 제2 하부패드(250)는 “L”자형의 제2 상부패드(210)가 Y축을 기준으로 플립된 혹은 화살표 L을 따라 왼쪽으로 90도 회전된 “L”자 형태를 가질 수 있다. 이를 달리 표현하면, 제2 상부패드(210)는 “L”자형의 제2 하부패드(250)가 화살표 R을 따라 오른쪽으로 90도 회전된 “L”자 형태를 가질 수 있다. 제2 롱 관통전극(230)과 제2 쇼트 관통전극(240)은 Y축을 따라 배열되어 제2 하부패드(250)에 접속할 수 있다. 다른 예로, 제2 롱 관통전극(230)과 제2 쇼트 관통전극(240)은 도 2b에 도시된 것처럼 X축과 Y축 사이의 D축을 따라 배열되어 제2 하부패드(250)에 접속할 수 있다. 상기 제2 상부패드(210) 및 제2 하부패드(250)의 모습 및 배치에 관한 설명은 제3 상부패드(310) 및 제3 하부패드(350), 그리고 제4 상부패드(410) 및 제4 하부패드(450)에 동일 또는 유사하게 적용될 수 있다.
<도전성 연결부의 또 다른 변형예>
도 4a는 도 1b의 또 다른 변형예를 도시한 사시도이다. 도 4b는 도 4a의 일부를 확대 도시한 사시도이다.
도 4a 및 4b를 참조하면, 도전성 연결부(10c)는 “L”자형 제2 상부패드(210) 그리고 제2 상부패드(210)가 X축 및 Y축을 중심으로 플립된 혹은 화살표 L을 따라 왼쪽으로 180도 회전된 “L”자형 제2 하부패드(250)를 포함할 수 있다. 이를 달리 표현하면, 제2 하부패드(210)는 “L”자형의 제2 상부패드(250)가 화살표 R을 따라 오른쪽으로 180도 회전 대칭된 “L”자 형태를 가질 수 있다. 제2 롱 관통전극(230)과 제2 쇼트 관통전극(240)은 Y축을 따라 배열되어 제2 하부패드(250)에 접속할 수 있다. 다른 예로, 제2 롱 관통전극(230)과 제2 쇼트 관통전극(240)은 도 1c에 도시된 것처럼 X축을 따라 배열되어 제2 하부패드(250)에 접속할 수 있다. 상기 제2 상부패드(210) 및 제2 하부패드(250)의 모습 및 배치에 관한 설명은 제3 상부패드(310) 및 제3 하부패드(350), 그리고 제4 상부패드(410) 및 제4 하부패드(450)에 동일 또는 유사하게 적용될 수 있다.
<반도체 소자의 제조방법의 예>
도 5a 내지 5n은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 5a를 참조하면, 제1 반도체 칩(100)이 제공될 수 있다. 제1 반도체 칩(100)은 제1 집적회로(103)가 형성된 제1 기판(101) 그리고 제1 집적회로(103)와 전기적으로 연결된 제1 상부패드(110)를 포함할 수 있다. 일례에 따르면, 제1 기판(101)은 칩 레벨 혹은 웨이퍼 레벨의 실리콘 기판과 같은 반도체 기판일 수 있다. 제1 집적회로(103)는 메모리 회로, 로직 회로 혹은 이의 조합일 수 있다. 제1 상부패드(110)는 도 1b에 도시된 바와 같은 “L”자형이거나 혹은 원형, 타원형 혹은 다각형일 수 있다. 선택적으로, 제1 상부패드(110)에 프로브(90)를 접속시켜 제1 칩(100)의 전기적 불량 여부를 테스트할 수 있다.
도 5b를 참조하면, 제1 반도체 칩(100) 상에 제1 접착막(190)을 형성할 수 있다. 제1 접착막(190)은 실리콘산화막, 실리콘질화막, 실리콘산질화막 혹은 폴리머막과 같은 절연막일 수 있다. 예컨대, 제1 접착막(190)은 제1 기판(100)의 활성면(100a) 상에 실리콘산화막을 증착하여 형성할 수 있다. 선택적으로, 실리콘산화막을 증착한 이후에 화학기계적연마로 평탄화하여 제1 접착막(190)을 형성할 수 있다. 추가적으로, 제1 접착막(190)을 평탄화하기 이전에 혹은 이후에 플라즈마 처리 공정을 더 진행할 수 있다.
도 5c를 참조하면, 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 플립칩 본딩할 수 있다. 예컨대, 제2 반도체 칩(200)의 활성면(200a)이 제1 반도체 칩(100)의 활성면(100a)을 바라보도록 제2 반도체 칩(200)을 페이스 다운시켜, 제2 반도체 칩(200)을 제1 접착막(190) 상에 적층할 수 있다. 이에 따라, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 페이스-투-페이스(face-to-face) 형태로 본딩될 수 있다.
제2 반도체 칩(200)은 제2 집적회로(203)가 형성된 제2 기판(201) 그리고 제2 집적회로(203)와 전기적으로 연결된 제2 상부패드(210)를 포함할 수 있다. 일례에 따르면, 제2 기판(201)은 칩 레벨 혹은 웨이퍼 레벨의 실리콘 기판과 같은 반도체 기판일 수 있다. 제2 집적회로(203)는 메모리 회로, 로직 회로 혹은 이의 조합일 수 있다. 제2 상부패드(210)는 도 1b에 도시된 바와 같이 “L”자형일 수 있다.
도 5d를 참조하면, 제2 반도체 칩(200)을 박형화할 수 있다. 예컨대, 제2 반도체 칩(200)의 제1 후면(200b)에 대해 화학기계적연마 공정, 에칭 공정, 그라인딩 공정, 혹은 이의 조합 등을 실시하여 제2 후면(200c)이 드러나게끔 할 수 있다. 이에 따라, 제2 반도체 칩(200)은 제1 반도체 칩(100)의 제1 두께(T1)에 비해 작은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 대략 50μm 내지 70μm일 수 있다. 본 실시예에 따르면, 제1 반도체 칩(100)이 캐리어 역할을 하므로 상기 박형화 공정시 캐리어의 필요성이 없을 수 있다. 본 명세서에선 제2 후면을 비활성면이라고 지칭하기로 한다.
도 5e를 참조하면, 제2 반도체 칩(200)을 수직 관통하는 비아홀(202)을 형성할 수 있다. 비아홀(202)은 제2 반도체 칩(200)의 비활성면(200c)에 대해 건식 식각하거나 레이저 드릴링하여 형성할 수 있다. 비아홀(202)은 제2 기판(201)을 관통하여 제2 상부패드(210)를 노출시키는 쇼트 비아홀(204), 그리고 제1 접착막(190)을 더 관통하여 제1 상부패드(110)를 노출시키는 롱 비아홀(206)을 포함할 수 있다. 일례에 따르면, 제2 상부패드(210)는 도 1b에 도시된 바와 같이 “L”자형을 가지기 때문에 롱 비아홀(206)은 제2 상부패드(210)를 관통하되 노출시키지 않을 수 있다. 본 실시예에 따르면, 제2 기판(201)이 박형화된 이후에 비아홀(202)을 형성하므로, 비아홀(202)의 형성을 위한 에칭이나 드릴링 깊이가 줄어들어 공정 시간 및 부담이 덜어질 수 있다.
도 5f를 참조하면, 제2 반도체 칩(200) 상에 도전막(220)을 형성할 수 있다. 일례로, 제2 반도체 칩(200)의 비활성면(200c) 상에 구리, 알루미늄, 실리콘과 같은 도전체를 도금하거나 증착하여 비아홀(202)을 채우며 비활성면(200c)을 덮는 도전막(220)을 형성할 수 있다. 도전막(220)을 형성하기 이전에 도전막(220)과 제2 기판(201) 간의 전기적 절연을 위한 제2 비아 절연막(205)을 형성할 수 있다. 제2 비아 절연막(205)은 가령 실리콘산화막을 가령 화학기상증착을 이용하여 형성할 수 있다. 제2 비아 절연막(205)은 비아홀(202)의 내면과 비활성면(200c)을 덮으며 제1 상부패드(110)와 제2 상부패드(210)를 열어놓을 수 있다.
도 5g를 참조하면, 도전막(220)을 관통전극(225)으로 형성할 수 있다. 예컨대, 화학기계적 연마 혹은 에치 백 공정으로 제2 비아 절연막(205)이 드러날 때까지 도전막(220)을 연마하거나 에칭하여 관통전극(225)을 형성할 수 있다. 관통전극(225)은 롱 비아홀(206)을 채워 제1 상부패드(110)와 연결되는 제2 롱 관통전극(230) 그리고 쇼트 비아홀(204)를 채워 제2 상부패드(210)와 연결되는 제2 쇼트 관통전극(240)을 포함할 수 있다. 제2 롱 관통전극(230)은 가령 도 1b에 도시된 것처럼 제2 상부패드(210)를 관통하되 제2 상부패드(210)와 접촉되지 않을 수 있다.
도 5h를 참조하면, 제2 반도체 칩(200)의 비활성면(200c) 상에 제2 롱 관통전극(230) 및 제2 쇼트 관통전극(240)과 공통으로 연결되는 제2 하부패드(250)를 형성할 수 있다. 제2 비아 절연막(205)은 제2 하부패드(250)를 제2 기판(200)으로부터 전기적으로 절연시킬 수 있다. 따라서, 제2 반도체 칩(200)의 비활성면(200c)을 덮는 하부 절연막의 형성 공정을 스킵할 수 있다.
제2 하부패드(250)는 제1 상부패드(210)가 도 1c 혹은 도 2b에 도시된 것처럼 X축을 기준으로 플립되거나, 도 3b에 도시된 것처럼 Y축을 기준으로 플립되거나, 혹은 도 4b에서처럼 X축 및 Y축을 기준으로 플립된 “L”자 형태를 가질 수 있다. 제2 롱 관통전극(230)과 제2 쇼트 관통전극(240)의 배열은 도 1c, 도 2b, 도 3b, 도 4b 중 어느 하나에 도시된 바와 같을 수 있다. 선택적으로, 프로브(90)를 제2 하부패드(250)에 접촉시켜 제1 반도체 칩(100)과 제2 반도체 칩(200)의 전기적 연결의 불량 여부를 테스트할 수 있다. 본 실시예에 따르면, 제2 롱 관통전극(230)이 제1 반도체 칩(100)과 제2 반도체 칩(200)을 전기적으로 연결하므로, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 솔더볼이나 솔더범프 등을 형성할 필요가 없다.
다른 예로서, 도 5i에 도시된 바와 같이, 제2 관통전극(230) 및 제2 쇼트 관통전극(240) 각각과 제2 비아 절연막(205) 사이에 배치된 제2 중간막(207)을 더 형성할 수 있다. 예컨대, 제2 관통전극(230) 및 제2 쇼트 관통전극(240)을 구리(Cu)로 형성한 경우, 구리의 확산을 저지할 수 있는 제2 중간막(207)을 더 형성할 수 있다. 일례로, 도 5f에 도시된 바와 같이 제2 비아 절연막(205)을 형성한 이후에 타이타늄(Ti), 탄탈륨(Ta), 혹은 이들을 포함하는 금속을 도금하거나 증착하여 제2 중간막(207)을 형성할 수 있다. 다른 예로, 제2 중간막(207)은 배리어막과 접착막이 적층된 구조로 형성할 수 있다. 가령 제2 중간막(207)은 구리의 확산을 저지할 수 있는 배리어막(예: Ta), 그리고 제2 관통전극(230) 및 제2 쇼트 관통전극(240) 각각을 배리어막에 접착시킬 수 있는 접착막(예: Mg)을 포함할 수 있다.
본 실시예에 따르면, 도 5a 내지 5i에서 설명한 것과 동일하거나 유사한 공정으로 제2 반도체 칩(200) 상에 하나 이상의 반도체 칩들을 더 적층할 수 있다. 이에 대해선 도 5j 내지 5n을 참조하여 설명한다.
도 5j를 참조하면, 제2 반도체 칩(200)의 비활성면(200c) 상에 가령 실리콘산화막의 증착과 연마로써 제2 접착막(290)을 형성하고, 제2 반도체 칩(200) 상에 제3 반도체 칩(300)을 플립칩 본딩할 수 있다. 예컨대, 제3 반도체 칩(300)의 활성면(300a)이 제2 반도체 칩(200)의 비활성면(200c)을 바라보도록 제2 반도체 칩(300)을 페이스 다운시켜, 제3 반도체 칩(300)을 제2 접착막(290)에 적층할 수 있다. 이에 따라, 제2 반도체 칩(200)과 제3 반도체 칩(300)은 백-투-페이스(back-to-face) 형태로 본딩될 수 있다.
제3 반도체 칩(300)은 제2 반도체 칩(200)과 동일하거한 유사한 구조를 가질 수 있다. 일례로, 제3 반도체 칩(230)은 제3 집적회로(303)가 형성된 제3 기판(301) 그리고 제3 집적회로(203)와 전기적으로 연결된 제3 상부패드(310)를 포함할 수 있다. 제3 기판(301)은 활성면(300a)과 제1 후면(300b)을 갖는 칩 레벨 혹은 웨이퍼 레벨의 실리콘 기판과 같은 반도체 기판일 수 있다. 제3 집적회로(303)는 메모리 회로, 로직 회로 혹은 이의 조합일 수 있다. 제3 상부패드(310)는 도 1b에 도시된 바와 같이 “L”자형일 수 있다. 예컨대, 제3 상부패드(310)는 제2 하부패드(250)가 X축을 기준으로 플립된 혹은 90도 회전 대칭된 “L”자 형태를 가질 수 있다.
도 5k를 참조하면, 비활성면(300c)이 드러나도록 제3 반도체 칩(300)의 제1 후면(300b)을 연마하거나 그라인딩하여 제3 반도체 칩(300)을 박형화할 수 있다. 이에 따라, 제3 반도체 칩(300)은 제1 반도체 칩(100)의 제1 두께(T1)에 비해 작은 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 제2 두께(T2)와 동일하거나 유사할 수 있다. 그리고, 건식 식각이나 레이저 드릴링으로 제3 반도체 칩(300)을 수직 관통하는 비아홀(302)을 형성할 수 있다. 비아홀(302)은 제3 기판(301)을 관통하여 제3 상부패드(310)를 노출시키는 쇼트 비아홀(304), 그리고 제3 기판(301) 및 제2 접착막(290)을 관통하여 제2 하부패드(250)를 노출시키는 롱 비아홀(306)을 포함할 수 있다. 제2 하부패드(250)는 도 1b에 도시된 바와 같이 “L”자형을 가지기 때문에 롱 비아홀(306)은 제2 하부패드(250)를 관통하되 노출시키지 않을 수 있다.
도 5l을 참조하면, 제3 반도체 칩(300)의 비활성면(300c) 상에 구리, 알루미늄, 실리콘과 같은 도전체를 도금하거나 증착하여 비아홀(302)을 채우며 비활성면(300c)을 덮는 도전막(320)을 형성할 수 있다. 도전막(320)을 형성하기 이전에 도전막(320)과 제3 기판(301) 간의 전기적 절연을 위해 가령 실리콘산화막을 증착하여 제3 비아 절연막(305)을 형성할 수 있다. 제3 비아 절연막(305)은 비아홀(302)의 내면과 비활성면(300c)을 덮으며 제3 상부패드(310)와 제2 하부패드(250)를 열어놓을 수 있다.
도 5m을 참조하면, 화학기계적 연마 혹은 에치 백 공정으로 제3 비아 절연막(305)이 드러날 때까지 도전막(320)을 연마하거나 에칭하여 제3 롱 관통전극(330)과 제3 쇼트 관통전극(340)을 형성할 수 있다. 그리고, 제3 반도체 칩(300)의 비활성면(300c) 상에 제3 롱 관통전극(330) 및 제3 쇼트 관통전극(340)과 공통으로 연결되는 제3 하부패드(350)를 형성할 수 있다.
제3 롱 관통전극(330)은 롱 비아홀(306)을 채워 제3 상부패드(310)와 연결되며, 제3 쇼트 관통전극(340)은 쇼트 비아홀(304)를 채워 제2 하부패드(250)와 연결될 수 있다. 제3 롱 관통전극(330)은 도 1b에 도시된 것처럼 제3 상부패드(310)를 관통하되 접촉되지 않을 수 있다. 제3 하부패드(350)는 제3 상부패드(310)가 도 1c 혹은 도 2b에 도시된 것처럼 X축을 기준으로 플립되거나, 도 3b에 도시된 것처럼 Y축을 기준으로 플립되거나, 혹은 도 4b에서처럼 X축 및 Y축을 기준으로 플립된 “L”자 형태를 가질 수 있다. 제3 롱 관통전극(330)은 제2 롱 관통전극(230)과 수직 정렬되고, 제3 쇼트 관통전극(340)은 제2 쇼트 관통전극(240)과 수직 정렬될 수 있다. 선택적으로, 프로브(90)를 제3 하부패드(350)에 접촉시켜 제1 내지 제3 반도체 칩들(100-300)의 전기적 연결의 불량 여부를 테스트할 수 있다.
도 5n을 참조하면, 선택적으로 제3 반도체 칩(300) 상에 제4 반도체 칩(400)을 더 적층할 수 있다. 제4 반도체 칩(400)을 적층하는 것은 제3 반도체 칩(300)을 적층하는 것과 동일하거나 유사한 공정을 진행하여 구현할 수 있다. 제3 반도체 칩(300)과 제4 반도체 칩(400)은 백-투-페이스(back-to-face) 형태로 본딩될 수 있다. 선택적으로, 프로브(90)를 제4 하부패드(450)에 접촉시켜 제1 내지 제4 반도체 칩들(100-400)의 전기적 연결의 불량 여부를 테스트할 수 있다.
제4 반도체 칩(300)은 제2 반도체 칩(200) 혹은 제3 반도체 칩(300)과 동일하거나 유사한 구조를 가질 수 있다. 예컨대, 제4 반도체 칩(400)은 제4 집적회로(403)를 갖는 제4 기판(401), 제4 기판(401)을 관통하여 제3 하부패드(350)와 연결되는 제4 롱 관통전극(430), 제4 기판(401)과 제3 접착막(390)을 관통하여 제4 상부패드(410)와 연결되는 제4 쇼트 관통전극(440), 제4 롱 관통전극(430)과 제4 쇼트 관통전극(440)과 공통으로 연결된 제4 하부패드(450), 그리고 제4 롱 관통전극(430) 및 제4 쇼트 관통전극(440) 각각을 제4 기판(401)으로부터 전기적으로 절연시키는 제4 비아 절연막(405)을 포함할 수 있다.
제4 기판(401)은 박형화되어 제1 두께(T1)보다 작은 제4 두께(T4)를 갖는 칩 레벨 혹은 웨이퍼 레벨의 실리콘 기판과 같은 반도체 기판일 수 있다. 제4 두께(T4)는 제2 두께(T2) 및/또는 제3 두께(T3)와 동일하거나 유사할 수 있다. 제4 집적회로는 메모리 회로, 로직 회로, 혹은 이들의 조합일 수 있다. 제4 하부패드(450)는 제4 상부패드(410)가 도 1c 혹은 도 2b에 도시된 것처럼 X축을 기준으로 플립되거나, 도 3b에 도시된 것처럼 Y축을 기준으로 플립되거나, 혹은 도 4b에서처럼 X축 및 Y축을 기준으로 플립된 “L”자 형태를 가질 수 있다. 제4 롱 관통전극(430)은 제3 롱 관통전극(330)과 수직 정렬되고, 제4 쇼트 관통전극(440)은 제3 쇼트 관통전극(340)과 수직 정렬될 수 있다.
상기 일련의 공정들을 통해 제1 반도체 칩(100) 상에 복수개의 제2 내지 제4 반도체 칩들(200-400)이 플립칩 본딩된 반도체 소자(1)를 제조할 수 있다. 반도체 소자(1)가 웨이퍼 레벨인 경우 쏘잉 공정을 더 진행하여 복수개의 칩 레벨의 반도체 소자들로 분리할 수 있다. 반도체 소자(1)는 수직하게 전기적 신호를 전달하는 도 1b에 도시된 도전성 연결부(10)를 포함할 수 있다. 다른 예로, 반도체 소자(1)는 도 1b의 도전성 연결부(10) 대신에 도 2a의 도전성 연결부(10a), 도 3a의 도전성 연결부(10b) 혹은 도 4a의 도전성 연결부(10c)를 포함할 수 있다.
<반도체 소자의 변형예들>
도 6a 및 6b는 도 5n의 변형예들을 도시한 단면도들이다.
도 6a를 참조하면, 도 5i에서 설명한 바와 동일하거나 유사한 공정을 더 진행하여 제2 내지 제4 중간막들(207,307,407)을 더 포함하는 반도체 소자(1a)를 제조할 수 있다. 제2 내지 제4 중간막들(207-407) 중 적어도 어느 하나는 배리어막, 혹은 배리어막 및 접착막을 포함할 수 있다.
도 6b를 참조하면, 박형화된 제1 반도체 칩(100)을 포함하는 반도체 소자(1b)를 제조할 수 있다. 예컨대, 제1 반도체 칩(100)의 제1 후면(100b)에 대해 화학기계적연마 공정, 에칭 공정, 그라인딩 공정, 혹은 이의 조합 등을 실시하여 비활성면(100c)이 드러나게끔 할 수 있다. 이에 따라, 제1 반도체 칩(100)은 초기의 제1 두께(T1)에 비해 작은 제1 두께(T1a)를 가질 수 있다. 축소된 제1 두께(T1a)는 제2 내지 제4 두께(T4)와 동일하거나 유사할 수 있다. 본 실시예에 따르면, 제2 내지 제4 반도체 칩들(200-400)이 캐리어 역할을 할 수 있으므로 상기 박형화 공정시 캐리어의 필요성이 없을 수 있다. 다른 예로, 제4 반도체 칩(400) 상에 캐리어를 부착한 상태에서 제1 반도체 칩(100)을 박형화할 수 있다.
<반도체 패키지의 예>
도 6c는 도 5n의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 6c를 참조하면, 도 5n의 반도체 소자(1)를 패키지 기판(80) 상에 실장하고 몰딩막(85)을 형성하여 반도체 패키지(1001)를 제조할 수 있다. 패키지 기판(80) 상에 솔더볼과 같은 외부 단자들(83)을 더 부착할 수 있다. 일례에 따르면, 반도체 소자(1)를 뒤집어 패키지 기판(80) 상에 실장할 수 있다, 이에 따라, 제4 반도체 칩(400)의 제4 하부패드(450)가 패키지 기판(80)과 접속되어 반도체 소자(1)가 패키지 기판(80)가 전기적으로 연결될 수 있다.
<반도체 소자의 제조방법의 다른 예>
도 7a 내지 7c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 7d는 도 7c의 일부를 확대 도시한 사시도이다.
도 7a를 참조하면, 도 5a 내지 5n에서 설명한 바와 동일하거나 유사한 공정으로 제1 반도체 칩(100) 상에 제2 내지 제4 반도체 칩들(200-400)을 플립칩 본딩할 수 있다. 일례에 따르면, 제1 반도체 칩(100)은 제1 비아 절연막(105)에 의해 제1 반도체 기판(101)과 전기적으로 절연되고 제1 상부패드(110)와 연결된 제1 관통전극(130)을 포함할 수 있다. 제1 관통전극(130)은 제1 기판(101)을 일부 관통하여 제1 후면(100b)에 이르지 않을 수 있다. 일례로서, 제1 관통전극(130)과 제2 롱 관통전극(230)은 정렬될 수 있다.
도 7b를 참조하면, 제1 반도체 칩(100)을 박형화하여 제1 관통전극(130)을 돌출시킬 수 있다. 예컨대, 제1 기판(101)의 제1 후면(100b)에 대해 화학기계적 연마 공정, 그라인딩 공정, 에칭 공정, 혹은 이들의 조합을 진행하므로써 비활성면(100c)이 드러날 수 있다. 제1 관통전극(130)은 비활성면(100c)으로부터 돌출될 수 있다. 상기 박형화 공정은 캐리어의 도움없이 진행할 수 있다. 다른 예로, 상기 박형화 공정은 제4 반도체 칩(400) 상에 캐리어를 부착시킨 상태에서 진행할 수 있다.
도 7c를 참조하면, 제1 반도체 칩(101)의 비활성면(100c) 상에 제1 관통전극(130)과 연결된 제1 하부패드(150)를 형성할 수 있다. 제1 하부패드(150)를 형성하기 이전에, 가령 실리콘산화막의 증착과 연마로써 제1 반도체 칩(100)의 비활성면(100c)을 덮으며 제1 관통전극(130)을 노출시키는 하부 보호막(109)을 형성할 수 있다.
상기 일련의 공정들을 통해, 초기의 제1 두께(T1)보다 작은 제1 두께(T1a)를 갖는 박형화된 제1 반도체 칩(100) 상에 플립칩 본딩된 제2 내지 제4 반도체 칩들(200-400)과 도 7d에 도시된 도전성 연결부(20)를 포함하는 반도체 소자(2)를 제조할 수 있다. 제1 상부패드(110)와 제1 하부패드(150)는 도 4b에 도시된 바와 동일하거나 유사하게 X축 및 Y축을 기준으로 플립된 혹은 180도 회전 대칭된 “L”자 형태를 가질 수 있다. 다른 예로, 제1 상부패드(110)와 제1 하부패드(150)는 원형, 타원형 혹은 다각형 모습을 가질 수 있다.
<반도체 패키지의 다른 예>
도 7e는 도 7c의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 7e를 참조하면, 도 7c의 반도체 소자(2)를 패키지 기판(80) 상에 실장하고 몰딩막(85)을 형성하여 반도체 패키지(1002)를 제조할 수 있다. 패키지 기판(80) 상에 솔더볼과 같은 외부 단자들(83)을 더 부착할 수 있다. 일례에 따르면, 제1 반도체 칩(100)의 제1 하부패드(150)가 패키지 기판(80)과 접속되어 반도체 소자(2)가 패키지 기판(80)과 전기적으로 연결될 수 있다.
<반도체 소자의 제조방법의 또 다른 예>
도 8a 내지 8c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 8a를 참조하면, 도 5a 내지 5n에서 설명한 바와 동일하거나 유사한 공정으로 제1 반도체 칩(100) 상에 제2 내지 제4 반도체 칩들(200-400)을 플립칩 본딩할 수 있다. 그런다음, 제1 반도체 칩(100)을 박형화하고 비아홀(106)을 형성할 수 있다. 일례로, 제1 반도체 칩(100)의 제1 후면(100b)에 대해 화학기계적연마 공정, 에칭 공정, 그라인딩 공정, 혹은 이의 조합 등을 실시하여 비활성면(100c)을 드러나게 할 수 있다. 제1 반도체 칩(100)의 박형화는 캐리어를 부착하지 않은 상태에서 진행될 수 있다. 다른 예로, 제4 반도체 칩(400) 상에 캐리어를 부착한 상태에서 제1 반도체 칩(100)을 박형화할 수 있다.
제1 반도체 칩(100)을 박형화한 이후에 비활성면(100c)을 가령 선택적으로 건식 에칭하여 제1 상부패드(110)를 노출시키는 비아홀(106)을 형성할 수 있다. 본 실시예에 따르면, 제1 기판(101)이 박형화된 이후에 비아홀(106)이 형성되는 것이므로, 비아홀(102)의 형성을 위한 에칭 깊이가 줄어들어 공정 시간 및 부담이 덜어질 수 있다.
도 8b를 참조하면, 제1 반도체 칩(100)의 비활성면(100c) 상에 구리, 알루미늄, 실리콘과 같은 도전체를 도금하거나 증착하여 비아홀(106)을 채우며 비활성면(100c)을 덮는 도전막(120)을 형성할 수 있다. 도전막(120)을 형성하기 이전에 도전막(120)과 제1 기판(101) 간의 전기적 절연을 위해 가령 실리콘산화막을 증착하여 제1 비아 절연막(105)을 형성할 수 있다. 제1 비아 절연막(105)은 비아홀(106)의 내면과 비활성면(100c)을 덮을 수 있다. 도전막(120)을 형성한 이후에 화학기계적 연마 혹은 에치 백 공정으로 제1 비아 절연막(105)이 드러날 때까지 도전막(120)을 연마하거나 에칭할 수 있다.
도 8c를 참조하면, 도전막(120)의 연마 내지 에칭 공정에 의해 비아홀(106)을 채우는 제1 관통전극(130)을 형성할 수 있다. 제1 관통전극(130)은 제1 기판(101)을 관통하여 제1 상부패드(110)와 전기적으로 연결될 수 있다. 제1 반도체 칩(100)의 비활성면(100c) 상에 제1 관통전극(130)과 연결되는 제1 하부패드(150)를 형성할 수 있다. 제1 비아 절연막(105)은 제1 하부패드(150)를 제1 기판(100)의 비활성면(100c)으로부터 전기적으로 절연시킬 수 있다. 따라서, 제1 반도체 칩(100)의 비활성면(100c)을 덮는 하부 절연막의 형성 공정을 스킵할 수 있다.
상기 일련의 공정들을 통해, 초기의 제1 두께(T1)보다 작은 제1 두께(T1a)를 갖는 박형화된 제1 반도체 칩(100) 상에 플립칩 본딩된 제2 내지 제4 반도체 칩들(200-400)과 도전성 연결부(30)를 포함하는 반도체 소자(3)를 제조할 수 있다. 도전성 연결부(30)는 도 7d에 도시된 도전성 연결부(20)와 동일하거나 유사할 수 있다.
<반도체 패키지의 또 다른 예>
도 8d는 도 8c의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 8d를 참조하면, 도 8c의 반도체 소자(3)를 패키지 기판(80) 상에 실장하고 몰딩막(85)을 형성하여 반도체 패키지(1003)를 제조할 수 있다. 패키지 기판(80) 상에 솔더볼과 같은 외부 단자들(83)을 더 부착할 수 있다. 일례에 따르면, 제1 반도체 칩(100)의 제1 하부패드(150)가 패키지 기판(80)과 접속되어 반도체 소자(3)가 패키지 기판(80)과 전기적으로 연결될 수 있다.
<반도체 소자의 제조방법의 또 다른 예>
도 9a 및 9b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 9c는 도 9b의 일부를 확대 도시한 사시도이다.
도 9a를 참조하면, 도 5a 내지 5n에서 설명한 바와 동일하거나 유사한 공정으로 제1 기판(101) 상에 제2 내지 제4 반도체 칩들(200-400)을 플립칩 본딩할 수 있다. 본 실시예에 따르면, 제1 기판(101)은 실리콘 기판 혹은 유리 기판과 같은 더미 기판이거나 캐리어일 수 있다.
도 9b를 참조하면, 제1 기판(101)을 제거하고 제1 접착막(190) 상에 제2 롱 관통전극(230)과 연결되는 외부패드(550)를 형성할 수 있다. 외부패드(550)는 “L”자형의 제2 상부패드(210)가 Y축을 기준으로 플립된 혹은 왼쪽으로 90도 회전 대칭된 “L”자형을 가질 수 있다. 혹은, 외부패드(550)는 원형이나 다각형과 같은 임의의 형태를 가질 수 있다. 상기 일련의 공정을 통해 제2 내지 제4 반도체 칩들(200-400)이 적층되고 도 9c에 도시된 수직 도전성 연결부(40)를 포함하는 반도체 소자(4)가 제조될 수 있다.
다른 예로, 도 9e에 도시된 바와 같이 제1 기판(101)을 연마하여 박형화할 수 있다. 이에 따라, 박형화된 제1 기판(101) 상에 플립칩 본딩된 제2 내지 제4 반도체 칩들(200-400)을 포함하는 반도체 소자(4a)가 제조될 수 있다. 도전성 연결부(40a)는 반도체 소자(4a)의 일부를 관통하여 제2 내지 제4 반도체 칩들(200-400)을 전기적으로 연결할 수 있다.
<반도체 패키지의 또 다른 예>
도 9d는 도 9b의 반도체 소자를 패키징한 반도체 패키지를 도시한 단면도이다.
도 9d를 참조하면, 도 9b의 반도체 소자(4)를 패키지 기판(80) 상에 실장하고 몰딩막(85)을 형성하여 반도체 패키지(1004)를 제조할 수 있다. 패키지 기판(80) 상에 솔더볼과 같은 외부 단자들(83)을 더 부착할 수 있다. 일례에 따르면, 외부패드(550)가 패키지 기판(80)과 접속되어 반도체 소자(4)가 패키지 기판(80)과 전기적으로 연결될 수 있다.
<응용예>
도 10a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 10b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 10a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 소자들(1,1a,1b,2,3,4,4a) 중 적어도 하나를 포함하는 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 10b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 소자들(1,1a,1b,2,3,4,4a) 중 적어도 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 10a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다.
이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 상부패드가 제공된 제1 활성면을 포함하는 제1 반도체 칩;
    제2 상부패드가 제공된 제2 활성면과 제2 하부패드가 제공된 제2 비활성면을 포함하고, 상기 제2 활성면이 제1 활성면을 바라보도록 상기 제1 반도체 칩 상에 적층된 제2 반도체 칩; 그리고
    상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 도전성 연결부를 포함하며,
    상기 도전성 연결부는:
    상기 제2 반도체 칩을 관통하여 상기 제2 하부패드를 상기 제2 상부패드에 전기적으로 연결하는 제1 관통전극; 그리고
    상기 제2 반도체 칩을 관통하며 상기 제1 반도체 칩을 향해 더 연장되어 상기 제2 하부패드를 상기 제1 상부패드에 전기적으로 연결하는 제2 관통전극을 포함하고,
    상기 제2 관통전극은 상기 제2 상부패드를 더 관통하되 상기 제2 상부패드와 접촉되지 아니하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 상부패드는 제1 수평축을 따라 연장된 제1 부분과 상기 제1 수평축과 직교하는 제2 수평축을 따라 연장된 제2 부분을 갖는 L자 형태를 포함하고,
    상기 제2 관통전극은 상기 제1 및 제2 부분들 사이를 수직하게 연장되는 반도체 소자.
  3. 제2항에 있어서,
    제2 하부패드는 상기 제2 상부패드가 상기 제1 및 제2 수평축들 중 적어도 어느 하나를 기준으로 플립된 L자 형태를 포함하며 상기 제2 상부패드와 수직 정렬된 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 및 제2 관통전극들은 상기 제2 상부패드와 상기 제2 하부패드 사이에 제공되고, 상기 제1 및 제2 수평축들 중 어느 하나를 따라 이격 배열되어 상기 제2 하부패드에 공통 연결된 반도체 소자.
  5. 제3항에 있어서,
    상기 제1 및 제2 관통전극들은 상기 제2 상부패드와 상기 제2 하부패드 사이에 제공되고, 상기 제1 수평축과 상기 제2 수평축 사이의 대각축을 따라 이격 배열되어 상기 제2 하부패드에 공통 연결된 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 반도체 칩의 제1 활성면과 상기 제2 반도체 칩의 제2 활성면 사이에 제공된 절연성 접착막을 더 포함하고, 상기 제2 관통전극은 상기 절연성 접착막을 더 관통하여 상기 제1 상부패드와 연결되는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 반도체 칩은 상기 제2 반도체 칩에 비해 크거나 동일한 두께를 갖는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 반도체 칩은:
    상기 제1 활성면의 반대면인 제1 비활성면에 제공된 제1 하부패드; 그리고
    상기 제1 반도체 칩을 관통하여 상기 제1 상부패드와 상기 제1 하부패드를 전기적으로 연결하는 관통전극을 더 포함하는 반도체 소자.
  9. 제1항에 있어서,
    제3 상부패드가 제공된 제3 활성면과 제3 하부패드가 제공된 제3 비활성면을 포함하고, 상기 제3 활성면이 제2 비활성면을 바라보도록 상기 제2 반도체 칩 상에 적층된 제3 반도체 칩을 더 포함하고,
    상기 도전성 연결부는:
    상기 제3 반도체 칩을 관통하여 상기 제3 하부패드를 상기 제3 상부패드에 전기적으로 연결하는 제3 관통전극; 그리고
    상기 제3 반도체 칩을 관통하며 상기 제2 반도체 칩을 향해 더 연장되어 상기 제3 하부패드를 상기 제2 하부패드에 전기적으로 연결하는 제4 관통전극을 더 포함하고,
    상기 제4 관통전극은 상기 제3 상부패드를 더 관통하되 상기 제3 상부패드와 접촉되지 아니하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제3 상부패드는 제1 수평축을 따라 연장된 제1 부분과 상기 제1 수평축과 직교하는 제2 수평축을 따라 연장된 제2 부분을 갖는 L자 형태를 포함하고,
    상기 제4 관통전극은 상기 제1 및 제2 부분들 사이를 수직하게 연장되는 반도체 소자.
  11. 제10항에 있어서,
    상기 제2 하부패드는 상기 제3 상부패드가 상기 제1 및 제2 수평축들 중 적어도 어느 하나를 기준으로 플립된 L자 형태를 포함하며 상기 제3 상부패드와 수직 정렬된 반도체 소자.
  12. 제9항에 있어서,
    상기 제2 반도체 칩의 제2 비활성면과 상기 제3 반도체 칩의 제3 활성면 사이에 제공된 절연성 접착막을 더 포함하고,
    상기 제4 관통전극은 상기 절연성 접착막을 더 관통하여 상기 제2 하부패드와 연결되는 반도체 소자.
  13. 제9항에 있어서,
    상기 제1 반도체 칩은 상기 제2 및 제3 반도체 칩들 중 적어도 어느 하나에 비해 큰 두께를 갖는 반도체 소자.
  14. 제1 상부패드가 제공된 제1 활성면과 그 반대면인 제1 비활성면을 갖는 제1 반도체 칩을 제공하고;
    상기 제1 반도체 칩의 제1 활성면 상에 제1 접착막을 형성하고;
    제2 상부패드가 제공된 제2 활성면과 그 반대면인 제2 비활성면을 갖는 제2 반도체 칩을 상기 제2 활성면이 상기 제1 활성면을 바라보도록 상기 제1 접착막 상에 제공하고;
    상기 제2 비활성면을 연마하여 상기 제2 반도체 칩을 박형화하고;
    상기 박형화된 제2 반도체 칩을 관통하여 상기 제2 상부패드와 연결되는 제1 관통전극 그리고 상기 제2 반도체 칩을 관통하며 상기 제1 접착막을 더 관통하여 상기 제1 상부패드와 연결되는 제2 관통전극을 갖는 제1 도전성 연결부를 형성하고; 그리고
    상기 연마된 제2 비활성면 상에 상기 제1 도전성 연결부와 접속되는 제2 하부패드를 형성하는 것을 포함하고,
    상기 제2 관통전극은 상기 제2 상부패드를 더 관통하되 상기 제2 상부패드와 접촉되지 않는 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 제1 도전성 연결부를 형성하는 것은:
    상기 박형화된 제2 반도체 칩과 제1 접착막을 선택적으로 에칭하여 상기 제2 반도체 칩을 관통하여 상기 제2 상부패드를 노출시키는 제1 홀과 상기 제2 반도체 칩과 상기 제1 접착막을 관통하여 상기 제1 상부패드를 노출시키는 제2 홀을 갖는 비아홀을 형성하고;
    상기 비아홀의 내면을 따라 연장되며 상기 연마된 제2 비활성면을 덮는 비아 절연막을 형성하고;
    상기 연마된 제2 비활성면 상에 상기 비아홀을 채우는 도전막을 형성하고; 그리고
    상기 비아 절연막이 노출되도록 상기 도전막을 평탄화하여 상기 제1 홀을 채우는 상기 제1 관통전극과 상기 제2 홀을 채우는 상기 제2 관통전극을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 제2 상부패드는 제1 수평축을 따라 연장된 제1 부분과 상기 제1 수평축과 직교하는 제2 수평축을 따라 연장된 제2 부분을 갖는 L자 형태를 가지며, 제2 하부패드는 상기 제2 상부패드가 상기 제1 및 제2 수평축들 중 적어도 어느 하나를 기준으로 플립된 L자 형태를 가지며 상기 제2 상부패드와 수직 정렬된 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 제1 관통전극은 상기 제2 하부패드와 상기 제2 상부패드 사이에 배치되고, 상기 제2 관통전극은 상기 제2 하부패드와 상기 제1 상부패드 사이에서 상기 제1 관통전극과 이격 배치되고,
    상기 제1 및 제2 관통전극들은 상기 제1 및 제2 수평축들 중 어느 하나를 따라 혹은 제1 및 제2 수평축들 사이의 대각축을 따라 배열되어 상기 제2 하부패드에 공통 연결된 반도체 소자의 제조방법.
  18. 제14항에 있어서,
    상기 연마된 제2 비활성면 상에 제2 접착막을 형성하고;
    제3 상부패드가 제공된 제3 활성면과 그 반대면인 제3 비활성면을 갖는 제3 반도체 칩을 상기 제3 활성면이 상기 연마된 제2 비활성면을 바라보도록 상기 제2 접착막 상에 제공하고;
    상기 제3 비활성면을 연마하여 상기 제3 반도체 칩을 박형화하고;
    상기 박형화된 제3 반도체 칩을 관통하여 상기 제3 상부패드와 연결되는 제3 관통전극 그리고 상기 제3 반도체 칩을 관통하며 상기 제2 접착막을 더 관통하여 상기 제2 하부패드와 연결되는 제4 관통전극을 갖는 제2 도전성 연결부를 형성하고; 그리고
    상기 연마된 제3 비활성면 상에 상기 제2 도전성 연결부와 접속되는 제3 하부패드를 형성하는 것을 더 포함하고,
    상기 제3 상부패드는 제1 수평축을 따라 연장된 제1 부분과 상기 제1 수평축과 직교하는 제2 수평축을 따라 연장된 제2 부분을 갖는 L자 형태를 가지며 상기 제2 하부패드와 수직 정렬되고,
    상기 제4 관통전극은 상기 제3 상부패드의 제1 및 제2 부분들 사이를 수직하게 관통하여 상기 제3 상부패드와 접촉되지 않는 반도체 소자의 제조방법.
  19. 제18항에 있어서,
    상기 제1 비활성면을 연마하여 상기 제1 반도체 칩을 박형화하는 것을 더 포함하는 반도체 소자의 제조방법.
  20. 제19항에 있어서,
    상기 박형화된 제1 반도체 칩을 관통하여 상기 제1 상부패드와 연결된 부가 관통전극을 형성하고; 그리고
    상기 연마된 제1 비활성면 상에 상기 부가 관통전극과 연결되는 제1 하부패드를 형성하는 것을;
    더 포함하는 반도체 소자의 제조방법.
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