CN107564826B - 一种用于制作三维无源集成器件的键合体及器件制作方法 - Google Patents

一种用于制作三维无源集成器件的键合体及器件制作方法 Download PDF

Info

Publication number
CN107564826B
CN107564826B CN201710713141.1A CN201710713141A CN107564826B CN 107564826 B CN107564826 B CN 107564826B CN 201710713141 A CN201710713141 A CN 201710713141A CN 107564826 B CN107564826 B CN 107564826B
Authority
CN
China
Prior art keywords
bonding
wafer
integrated device
wafer substrate
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710713141.1A
Other languages
English (en)
Other versions
CN107564826A (zh
Inventor
徐健
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201710713141.1A priority Critical patent/CN107564826B/zh
Publication of CN107564826A publication Critical patent/CN107564826A/zh
Application granted granted Critical
Publication of CN107564826B publication Critical patent/CN107564826B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Abstract

本发明公开了一种用于制作三维无源集成器件的键合体及器件制作方法。其中，一种三维无源集成器件的制作方法，分别在多个晶圆衬底中形成导体并在晶圆衬底表面露出导体的位置进行布线形成布线层，分别在布线层表面形成键合面，利用键合面将多个晶圆衬底进行堆叠键合以形成键合体，对键合体进行处理以形成三维无源集成器件。本发明提供的方法采用多层晶圆堆叠的方式，在原有单层立体IPD设计方案的基础上，堆叠多层IPD设计方案，产品的电器性能有较大的提升。本发明提供的键合体相比于平面结构，其占有的面积更小，更加有利于小型化的应用，由于是晶圆级的封装形式，其生产效率更高，成本优势更大。

Description

一种用于制作三维无源集成器件的键合体及器件制作方法
技术领域
本发明涉及半导体封装技术领域，具体涉及一种用于制作三维无源集成器件的键合体及器件制作方法。
背景技术
当前，离散无源器件占了整个射频模块的90％的元器件，80％的面积，70％的成本。集成无源器件(IPD)技术可以用芯片替代离散无源器件，有电性能良好，小型化和低成本的有点。由于传统的IPD设计是在衬底表面走单层或多层线路，通过不同电容、电感、电阻等无源器件，实现滤波器、巴伦等的设计。由于线路都在衬底表面布线，受限于空间限制，很难实现高电器性能及Q值的要求，无法满足整体器件的性能要求。另外，也有部分采用在衬底刻蚀腔体的方式来实现立体电感或电容结构，相应的电器性能及Q值有所提高，但受限于衬底自身的厚度及填充金属工艺的能力限制，往往所设计的IPD电器性能及Q值也无法满足相应的要求。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中无法实现高电器性能及Q值缺陷，从而提供一种用于制作三维无源集成器件的键合体及器件制作方法。
本发明提供的一种三维无源集成器件的制作方法，包括如下步骤：
分别在多个晶圆衬底中形成导体；
分别在所述多个晶圆衬底表面露出所述导体的位置进行布线形成布线层；
分别在所述布线层表面形成键合面；
利用所述键合面将所述多个晶圆衬底进行堆叠键合以形成键合体；
对所述键合体进行处理以形成三维无源集成器件。
优选地，所述分别在多个晶圆衬底中形成导体的步骤包括：
分别在部分晶圆衬底的正面相同位置进行开槽处理形成腔体；
分别在所述腔体的内壁上内壁及内壁与所述晶圆衬底的衔接处形成导体材料；
分别对具有所述空腔的晶圆衬底的背面进行减薄处理以使其背面露出所述导体材料；
在未开槽的晶圆衬底正面与开槽的晶圆衬底的开槽位置相应的位置形成导体层。
优选地，在所述利用所述键合面将所述多个晶圆衬底进行堆叠键合以形成键合体的步骤中，将未开槽的晶圆衬底作为所述键合体的底层。
优选地，所述对所述键合体进行处理以形成三维无源集成器件的步骤包括：
在使所述部分晶圆衬底的腔体内壁形成导体材料后的腔体空隙中填充第一绝缘材料；
在所述键合体的顶层表面形成第二绝缘材料，并露出所述导体材料作为电极。
优选地，所述分别基于所述多个晶圆衬底的腔体填充导体材料的步骤包括：
分别在所述多个晶圆衬底的正面相同位置进行开槽处理形成腔体；
分别将所述腔体的中填满导体材料；
分别对具有所述空腔的晶圆衬底的背面进行减薄处理以使其背面露出所述导体材料。
优选地，所述分别对具有所述空腔的晶圆衬底的背面进行减薄处理以使其背面露出所述导体材料的步骤包括：
分别利用键合载片和具有所述空腔的晶圆衬底的正面进行临时键合；
分别对临时键合后的晶圆衬底的背面进行减薄处理以露出所述导体材料；
去除所述键合载片。
另一方面，本发明提供的一种用于制作三维无源集成器件的键合体，包括：
多个晶圆衬底，所述晶圆衬底上具有导体；
所述晶圆衬底的表面露出所述导体的位置附有布线层；
所述布线层上面具有键合面；
所述多个晶圆衬底通过所述键合面键合组成键合体。
优选地，所述晶圆衬底的相同位置中具有多个腔体，所述腔体中填满导体材料。
优选地，所述键合体中最底层的晶圆衬底表面与具有腔体的晶圆衬底的对应位置附着所述导体材料；组成所述键合体中其它层的晶圆衬底的相同位置具有多个腔体，所述腔体的内壁及内壁与表面的衔接处附着所述导体材料，所述腔体内壁形成导体材料后的腔体空隙中填充第一绝缘材料。
优选地，所述键合体的顶层表面附有第二绝缘材料，并露出所述导体材料作为电极。
优选地，所述键合面由铜、镍、锡、银中的至少一种材料构成。
本发明技术方案，具有如下优点：
1.本发明提供的三维无源集成器件的制作方法，分别在多个晶圆衬底中形成导体并在晶圆衬底表面露出导体的位置进行布线形成布线层，分别在布线层表面形成键合面，利用键合面将多个晶圆衬底进行堆叠键合以形成键合体，对键合体进行处理以形成三维无源集成器件。本发明提供的方法采用多层晶圆堆叠的方式，在原有单层立体IPD设计方案的基础上，堆叠多层IPD设计方案，产品的电器性能有较大的提升。
2.本发明提供的一种用于制作三维无源集成器件的键合体，包括多个晶圆衬底，晶圆衬底上形成导体；晶圆衬底的表面露出导体的位置附有布线层，布线层上面具有键合面，多个晶圆衬底通过键合面键合组成键合体。相比于平面结构，其占有的面积更小，更加有利于小型化的应用，由于是晶圆级的封装形式，其生产效率更高，成本优势更大。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1中一种三维无源集成器件的制作方法的一个具体示例的流程图；
图2-图7为本发明实施例1中一种三维无源集成器件的制作方法的一个具体示例步骤所得的结构示意图；
图8为本发明实施例2中一种三维无源集成器件的制作方法的一个具体示例的流程图；
图9-图18为本发明实施例2中一种三维无源集成器件的制作方法的一个具体示例步骤所得的结构示意图。
附图标记：
1-晶圆衬底； 2-腔体； 3-导体材料； 4-布线层；
5-键合面； 6-键合载片；
7-第一绝缘材料； 8-第二绝缘材料； 9-电极。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
本施例提供一种三维无源集成器件的制作方法，用于制作三维电感，如图1所示，包括如下步骤：
S1：分别在多个晶圆衬底1正面相同位置进行开槽处理形成腔体2；
本实施例中，如图2所示，在晶圆衬底1表面相同位置的部分区域进行开槽刻蚀处理，形成电感的腔体2。
S2：分别将腔体填满导体材料3；
本实施例中，如图3所示，利用电镀等工艺，在刻蚀槽内进行金属填充，材料为铜或者铝。
S3：分别对具有空腔的晶圆衬底的背面进行减薄处理以使其背面露出导体材料3；
本实施例中，如图4所示，在衬底背面进行研磨打薄，将上表面金属化的槽底露出。
S4：分别在多个晶圆衬底表面露出导体材料3的位置进行布线形成布线层4；
本实施例中，如图5所示，在晶圆填充的金属位置的表面进行RDL布线，形成布线层4。
S5：分别在布线层表面形成键合面5；
如图5所示，在布线层4上形成键合面5。
S6：利用键合面5将多个晶圆衬底进行堆叠键合以形成键合体；
如图6和图7所示，本实施例中将多个单片立体电感结构进行晶圆级的键合，实现三维立体堆叠。
S7：对键合体进行处理以形成三维无源集成器件。
本实施例中，完成相应的键合后，进行晶圆进行切割及后期其他的组装工艺。
相应地，本实施例还提供一种用于制作三维无源集成器件的键合体，包括：
多个晶圆衬底1，晶圆衬底上具有多个腔体2，腔体中填满导体材料3；晶圆衬底的表面露出导体材料3的位置附有布线层4；布线层4上面具有键合面5；多个晶圆衬底通过键合面5键合形成键合体。
本实施例中，导体材料3为铜或者铝，键合面由三层组成，第一层为铜，第二层为镍，第三层为锡、银合金。
实施例2
本实施例提供一种三维无源集成器件的制作方法，用于制作三维电容，如图8所示，包括如下步骤：
S1：分别在部分晶圆衬底1的正面相同位置进行开槽处理形成腔体2；
本实施例中，如图9所示，在晶圆衬底表面部分区域利用刻蚀工艺进行开槽刻蚀处理，形成电容的腔体。
S2：分别在腔体的内壁上内壁及内壁与晶圆衬底的衔接处形成导体材料3，在未开槽的晶圆衬底正面与开槽的晶圆衬底的开槽位置相应的位置形成导体层；
本实施例中，如图10所示，利用PVD及电镀等工艺在槽腔体内部及衬底表面形成金属层，金属材料可以为铜或者铝，在未开槽的衬底表面开槽的晶圆衬底相同位置附着相同的导体材料，形成导体层。
S3：分别利用键合载片6和具有空腔的晶圆衬底的正面进行临时键合；
本实施例中，如图11所示，在晶圆衬底1正面用键合载片将整个晶圆进行临时键合，增加整个结构的机械强度，方便执行后续的工艺。
S4：分别对临时键合后的晶圆衬底1的背面进行减薄处理以露出导体材料3；
本实施例中，如图12所示，在临时键合后，将晶圆的背面进行研磨打薄，露出相应的金属层结构。
S5：去除键合载片6；
S6：分别在多个晶圆衬底1表面露出导体材料3的位置进行布线形成布线层4；
本实施例中，利用PVD、电镀等工艺在晶圆衬底表面的金属层上进行RDL布线。
S7：分别在布线层表面形成键合面5；
如图13所示，在移除键合载片6以后，在导体材料2的上面进行布线形成布线层4和在布线层表面形成键合面5。
S8：利用键合面5将多个晶圆衬底进行堆叠键合以形成键合体，将未开槽的晶圆衬底作为键合体的底层。
利用上述方法中的步骤组合可制作多种型式的晶圆，如图14所示，这里以W1、W2、W3三种举例。如图15所示，将上述W1、W2、W3三种型式的晶圆通过键合面堆叠键合以形成键合体。
S9：在部分晶圆衬底的腔体内壁形成导体材料后的腔体空隙中填充第一绝缘材料7。
本实施例中，如图16所示，完成晶圆键合后，在空隙腔体内填充介质材料，充当电容两级之间的介质材料。第一绝缘材料7为介质材料可以是树脂、二氧化硅或者氮化硅等其中一种绝缘材料。
S10：在键合体的顶层表面形成第二绝缘材料8，并露出导体材料作为电极9。
本实施例中，如图17所示在键合体的正面，利用光刻及刻蚀工艺形成第二绝缘材料8为树脂、二氧化硅或者氮化硅等其中一种绝缘材料，以起到表面保护作用，如图18所示，露出电容的正极和负极。
S11：对键合体进行处理以形成三维无源集成器件。
完成相应的工艺后，进行晶圆的切割及后期其他的组装工艺。
相应地，本实施例还提供一种用于制作三维无源集成器件的键合体，包括：
多个晶圆衬底1，部分晶圆衬底的相同位置具有多个腔体2，腔体的内壁及内壁与晶圆衬底的衔接处附着导体材料3，部分晶圆衬底的腔体内壁形成导体材料3后的腔体空隙中填充第一绝缘材料7，部分未开槽晶圆衬底表面在与部分具有腔体的晶圆衬底的对应位置，附着导体材料3。
晶圆衬底的表面露出导体材料3的位置附有布线层4；布线层4上面具有键合面5；多个晶圆衬底通过键合面5键合形成键合体。未开槽的晶圆衬底作为键合体的底层。键合体的顶层表面附有第二绝缘材料8，并露出导体材料作为电极9。
本实施例中，导体材料3为铜或者铝，键合面由三层组成，第一层为铜，第二层为镍，第三层为锡、银合金。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (4)

1.一种三维无源集成器件的制作方法，其特征在于，包括如下步骤：
分别在多个晶圆衬底中形成导体；
分别在所述多个晶圆衬底表面露出所述导体的位置进行布线形成布线层；
分别在所述布线层表面形成键合面；
利用所述键合面将所述多个晶圆衬底进行堆叠键合以形成键合体；
对所述键合体进行处理以形成三维无源集成器件；
其中，所述分别在多个晶圆衬底中形成导体的步骤包括：
分别在部分晶圆衬底的正面相同位置进行开槽处理形成腔体；
分别在所述腔体的内壁上内壁及内壁与所述晶圆衬底的衔接处形成导体材料；
分别对具有所述腔体的晶圆衬底的背面进行减薄处理以使其背面露出所述导体材料；
在未开槽的晶圆衬底正面与开槽的晶圆衬底的开槽位置相应的位置形成导体层；
所述对所述键合体进行处理以形成三维无源集成器件的步骤包括：
在使所述部分晶圆衬底的腔体内壁形成导体材料后的腔体空隙中填充第一绝缘材料；
在所述键合体的顶层表面形成第二绝缘材料，并露出所述导体材料作为电极。
2.根据权利要求1所述的方法，其特征在于，在所述利用所述键合面将所述多个晶圆衬底进行堆叠键合以形成键合体的步骤中，将未开槽的晶圆衬底作为所述键合体的底层。
3.一种用于制作三维无源集成器件的键合体，其特征在于，包括：
多个晶圆衬底，所述晶圆衬底中具有导体；
所述晶圆衬底的表面露出所述导体的位置附有布线层；
所述布线层上面具有键合面；
所述多个晶圆衬底通过所述键合面键合组成键合体；
所述键合体的顶层表面附有第二绝缘材料，并露出所述导体材料作为电极；
所述键合体中最底层的晶圆衬底表面与具有腔体的晶圆衬底的对应位置附着所述导体材料；
组成所述键合体中其它层的晶圆衬底的相同位置具有多个腔体，所述腔体的内壁及内壁与表面的衔接处附着所述导体材料，所述腔体内壁形成导体材料后的腔体空隙中填充第一绝缘材料。
4.根据权利要求3所述的用于制作三维无源集成器件的键合体，其特征在于，所述键合面由铜、镍、锡、银中的至少一种材料构成。
CN201710713141.1A 2017-08-18 2017-08-18 一种用于制作三维无源集成器件的键合体及器件制作方法 Active CN107564826B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710713141.1A CN107564826B (zh) 2017-08-18 2017-08-18 一种用于制作三维无源集成器件的键合体及器件制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710713141.1A CN107564826B (zh) 2017-08-18 2017-08-18 一种用于制作三维无源集成器件的键合体及器件制作方法

Publications (2)

Publication Number Publication Date
CN107564826A CN107564826A (zh) 2018-01-09
CN107564826B true CN107564826B (zh) 2020-05-08

Family

ID=60976082

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710713141.1A Active CN107564826B (zh) 2017-08-18 2017-08-18 一种用于制作三维无源集成器件的键合体及器件制作方法

Country Status (1)

Country Link
CN (1) CN107564826B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8552567B2 (en) * 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8878360B2 (en) * 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip
KR102161260B1 (ko) * 2013-11-07 2020-09-29 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
CN104486907B (zh) * 2014-12-10 2017-08-11 华进半导体封装先导技术研发中心有限公司 高频ipd模块三维集成晶圆级封装结构及封装方法
CN104979333A (zh) * 2015-07-15 2015-10-14 宜确半导体（苏州）有限公司 一种半导体集成电感

Also Published As

Publication number Publication date
CN107564826A (zh) 2018-01-09

Similar Documents

Publication Publication Date Title
TWI782939B (zh) 具有整合式被動構件的接合結構
CN102157487B (zh) 用于集成电路的电感器及方法
TW201036104A (en) Minimum cost method for forming high density passive capacitors for replacement of discrete board capacitors using a minimum cost 3D wafer-to-wafer modular integration scheme
CN109390305B (zh) 一种键合晶圆及其制备方法
EP2924730A1 (en) Capacitor structure
TWI524505B (zh) 半導體裝置及其製造方法
TW200532725A (en) Solid electrolytic capacitor, transmission-line device, method of producing the same, and composite electronic component using the same
US11211203B2 (en) Manufacturing method for capacitor unit by cutting
CN105140253A (zh) 一种背照式影像芯片晶圆级3d堆叠结构及封装工艺
TW200414474A (en) Method and structures for reduced parasitic capacitance in integrated circuit metallizations
CN105514093A (zh) 基于硅通孔技术的半导体电容器及其制造方法、封装结构
TW201528469A (zh) 多晶片疊合封裝結構及其製作方法
CN104733398A (zh) 一种晶圆三维集成引线工艺
CN107564826B (zh) 一种用于制作三维无源集成器件的键合体及器件制作方法
CN111799188A (zh) 一种利用tsv和tgv的减薄晶圆封装工艺
US20180061933A1 (en) BEOL Capacitor Through Airgap Metallization
CN116666382A (zh) 半导体结构及制备方法
CN105742197B (zh) 一种键合晶圆结构及其制备方法
CN116114396A (zh) 前道工艺互连结构以及相关联的系统和方法
CN112151496A (zh) 一种内嵌电感的tsv结构及其制备方法
CN117577449B (zh) 一种三维结构电容器及其制备方法
TWI837879B (zh) 具有整合式被動構件的接合結構
CN104022015A (zh) Mim双电容器结构及其制造方法
WO2011089677A1 (ja) 半導体装置の製造方法
CN111968955B (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant