TWI581388B - 半導體封裝結構 - Google Patents

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TWI581388B
TWI581388B TW104103210A TW104103210A TWI581388B TW I581388 B TWI581388 B TW I581388B TW 104103210 A TW104103210 A TW 104103210A TW 104103210 A TW104103210 A TW 104103210A TW I581388 B TWI581388 B TW I581388B
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Description

半導體封裝結構
本發明是有關於一種半導體封裝結構，且特別是有關於一種具有開孔以容置電子元件的半導體封裝結構。
積體電路(Integrated Circuits，IC)的製程主要分為三個階段：晶圓(Wafer)的製造、積體電路的製作以及積體電路的封裝(Package)等。晶片是經由晶圓製作、電路設計、光罩製作以及切割晶圓等步驟而完成。在經由晶圓切割而形成晶片，並且電性連接晶片上的接點與外部訊號之後，可藉由封膠材料將晶片包覆，如此即完成積體電路的封裝步驟。
隨著積體電路製程技術的不斷發展，積體電路封裝結構的內部電路的積集度(integration)不斷提升，為節省較大的空間，可採用層疊封裝(Package on package，PoP)結構，其是將頂封裝結構堆疊於底封裝結構上。然而，隨著堆疊的晶片數目持續增加且電子元件的功能逐漸複雜化，如何有效降低封裝結構的總厚度，並且更有效地利用封裝結構的配置空間成為重要課題。
傳統堆疊封裝結構的電性連接方式一般需於底封裝結構上配置多個開孔，再將例如是錫球的導電凸塊配置於開孔底部，並與底封裝結構的線路載板彼此電性連接。由於在錫球植入開孔的過程中，錫球與開孔內的接點之間需要精準的對位。因此，在製程上，須於開孔中預留較大的對位空間，從而增加整體封裝結構的體積。
本發明提供一種半導體封裝結構，其具有多個開孔形成於封裝膠體中，並且多個電子元件配置於所形成的開孔中。
本發明提出一種半導體封裝結構，其包括線路載板、第一晶片、封裝膠體以及多個電子元件。第一晶片配置於線路載板上，並與線路載板電性連接。封裝膠體設置於線路載板上，並包覆第一晶片。封裝膠體具有多個開孔，且開孔暴露出部分線路載板。電子元件對應設置於至少部份的開孔內，並與線路載板電性連接。
在本發明的一實施例中，各個開孔具有內壁面，並且各個電子元件對應連接開孔的內壁面。
在本發明的一實施例中，上述的線路載板包括介電層、第一線路層以及第二線路層。介電層具有第一表面與第二表面。第一線路層配置於第一表面上，且第一晶片與第一線路層電性連接。第二線路層配置於第二表面上。導通孔貫穿介電層，以電性 連接第一線路層及第二線路層。
在本發明的一實施例中，上述的半導體封裝結構更包括多個導電凸塊，導電凸塊電性連接第二線路層。
在本發明的一實施例中，上述的半導體封裝結構更包括第一接墊以及第二接墊。第一接墊連接電子元件，且暴露於對應的開孔中。第二接墊位於電子元件與第一線路層之間，以電性連接電子元件與第一線路層。
在本發明的一實施例中，上述的半導體封裝結構更包括多個導電元件，配置於至少另一部份的開孔中。導電元件電性連接第一線路層。
在本發明的一實施例中，上述的開孔相對遠離線路載板的內徑以及相對靠近線路載板的內徑彼此相等。
在本發明的一實施例中，上述的電子元件為柱狀體，柱狀體的直徑與對應開孔的內徑相等。
在本發明的一實施例中，上述的半導體封裝結構更包括至少一第一導線以及第一黏著層。第一導線電性連接第一晶片與線路載板。第一黏著層連接於第一晶片與線路載板之間。
在本發明的一實施例中，上述的半導體封裝結構更包括第二晶片以及至少一第二導線。第二晶片配置於第一晶片上。第二導線電性連接第二晶片與線路載板。
在本發明的一實施例中，上述的半導體封裝結構更包括第二黏著層，其連接於第一晶片與第二晶片之間。
基於上述，本發明實施例所述的半導體封裝結構具有多個電子元件，其直接對應設置於封裝膠體的開孔內。因此，本發明實施例無須針對錫球等導電連接件的配置，而於開孔中額外預留錫球對位及植入的空間，並且本發明的實施例無需以精準的對位方式來完成電子元件的配置。也因此，本發明的實施例可減少形成開孔所需的時間、提升製程速度，並且電子元件可直接容置於封裝結構所形成的開孔中，以減少整體半導體封裝結構的厚度以及體積。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100A~100D‧‧‧半導體封裝結構
110‧‧‧線路載板
111‧‧‧表面
112‧‧‧導通孔
114‧‧‧第一線路層
116‧‧‧第二線路層
113‧‧‧介電層
113a‧‧‧第一表面
113b‧‧‧第二表面
120‧‧‧第一晶片
122、162‧‧‧接墊
124‧‧‧第一導線
125‧‧‧第一黏著層
130、130a‧‧‧電子元件
132‧‧‧第一接墊
134‧‧‧第二接墊
136‧‧‧導電元件
136a‧‧‧端部
140‧‧‧封裝膠體
141‧‧‧頂面
150‧‧‧導電凸塊
160‧‧‧第二晶片
164‧‧‧第二導線
165‧‧‧第二黏著層
170、170a‧‧‧開孔
172‧‧‧內壁面
d1‧‧‧直徑
d2‧‧‧內徑
圖1是根據本發明一實施例繪示的半導體封裝結構的示意圖。
圖2是根據本發明另一實施例繪示的半導體封裝結構的示意圖。
圖3是根據本發明另一實施例繪示的半導體封裝結構的示意圖。
圖4是根據本發明另一實施例繪示的半導體封裝結構的示意圖。
圖1是根據本發明一實施例繪示的半導體封裝結構的示意圖。請參考圖1，在本實施例中，半導體封裝結構100A包括線路載板110、第一晶片120、封裝膠體140以及多個電子元件130。第一晶片120配置於線路載板110上，並與線路載板110電性連接。封裝膠體140設置於線路載板110上並且包覆第一晶片120。此外，封裝膠體140具有多個開孔170(圖1僅繪示兩個開孔170為例作說明)，且開孔170暴露出部分線路載板110的表面111。再者，各個電子元件130例如是設置於對應的開孔170內，並與線路載板110電性連接。各個開孔170具有內壁面172，且各個電子元件130對應連接開孔170的內壁面172。
本實施例的開孔170例如是以機械鑽孔或雷射鑽孔的方式形成於封裝膠體140，其中開孔170由封裝膠體140相對遠離線路載板110的頂面141延伸至線路載板110的表面111。除此之外，第一晶片120與線路載板110之間可配置第一黏著層125，以將第一晶片120固定於線路載板110上。在一實施例中，第一黏著層125可由絕緣材料所構成，其中絕緣材料可選自於環氧樹脂、兩階段性膠材、非導電膠或是非導電膜。在另一實施例中，第一黏著層125也可由導電材料構成，其中導電材料可選自於銲錫、銀膠或是異方性導電膠。
詳細而言，本實施例的各個電子元件130例如是連接於對應開孔170的內壁面172。更詳細而言，本實施例直接將電子元 件130配置於開孔170中，並且電子元件130填滿線路載板110暴露於開孔170中的部分表面111。因此，電子元件130無需另外透過於開孔170中植入錫球或導電連接的方式與第一晶片120電性連接。此外，本實施例在將電子元件130配置於開孔170內時，無須如同錫球等導電連接件的配置過程，需要精確的對位。因此，本實施例無須於開孔170中預留額外的空間或者藉由調整開孔170的形狀來配合導電連接件的配置。再者，在本實施例中，電子元件130例如是晶片(chip)、主動元件(active component)或被動元件(passive component)等。然而，本實施例對於電子元件130的種類並不加以限制。
線路載板110可進一步包括介電層113、第一線路層114、第二線路層116以及多個導通孔112。介電層113具有相對的第一表面113a與第二表面113b。此外，第一線路層114配置於第一表面113a上並與第一晶片120電性連接。第二線路層116則是配置於介電層113的第二表面113b上。再者，導通孔112貫穿介電層113，以電性連接第一線路層114與第二線路層116。在本實施例中，導通孔112的材料包括金、銀、銅或鋁，或其他適當的導電金屬材料，本實施例對此不加以限制。
除此之外，半導體封裝結構100A可進一步包括多個導電凸塊150，其設置於第二線路層116相對遠離介電層113的表面上，其中導電凸塊150與第二線路層116電性連接，並可經由導通孔112與第一線路層114電性連接。一般而言，導電凸塊150 例如是銲錫凸塊(solder bump)、銅柱(copper pillar)、銅凸塊(copper stud bump)或金凸塊(golden stud bump)等。
另一方面，請再參考圖1，本實施例的半導體封裝結構100A進一步包括第一接墊132以及第二接墊134。第一接墊132連接於電子元件130，並且暴露於對應的開孔170中。第二接墊134位於電子元件130與第一線路層114之間，以電性連接電子元件130與第一線路層114。在本實施例中，第一接墊132與第二接墊134可包括疊層金屬(laminated metal)或是電鍍金屬(plated metal)，並且構成的材質例如是銅、鋁、金、銀、鎳、錫、鉑或其組合。
舉例而言，電子元件130可經由第二接墊134及第一線路層114與第一晶片120電性連接。此外，第一接墊132上可進一步形成多個例如是錫球的導電凸塊(未示出)，以電性連接電子元件130與外部線路結構或是其他的外部元件。因此，第一晶片120可透過第二接墊134電性連接電子元件130。然後，電子元件130再藉由第一接墊132電性連接堆疊於其上的外部晶片或是其他封裝結構，而形成疊層封裝(package on package，POP)結構。
圖2是根據本發明另一實施例繪示的半導體封裝結構的示意圖。請參考圖2，半導體封裝結構100B與圖2的半導體封裝結構100A類似，因此相同或相似的元件以相同或相似的符號表示，且不再重複說明。圖2的實施例與圖1的實施例差異在於，圖2的第一晶片120上另具有多個接墊122，並且接墊122經由多 條第一導線124(圖2僅繪示兩個接墊122及兩條第一導線124為例作說明)電性連接第一線路層114。此外，第一導線124可藉由封裝膠體140的包覆而固定於半導體封裝結構100B中。在本實施例中，第一晶片120可為特用積體電路(Applied Specific Integrated Circuit，簡稱ASIC)。然而，本實施例對於第一晶片120的種類或形式並不加以限制。
除此之外，本實施例的電子元件130a可為圓柱狀體，其相對靠近線路載板110的一端與相對遠離線路載板110的另一端可具有相同的直徑d1。詳細而言，本實施例的電子元件130a是容置於開孔170a中，並且與開孔170a的內壁面172相連接。本實施例的電子元件130a可填滿暴露於開孔170a中的部分表面111。此外，構成電子元件130a的圓柱狀體在其不同高度的水平截面上皆具有相同的直徑d1。因此，在本實施例中，電子元件130a所對應的容置開孔170a，其內徑d2的大小與電子元件130a的直徑d1大小相等，並且開孔170a相對靠近線路載板110的一端與相對遠離線路載板110的另一端具有相等的內徑d2。換言之，本實施例開孔170a的內徑d2無須比照傳統的開孔配置方式，將開孔170a的內徑d2由封裝膠體140的頂面141朝線路載板110的表面111逐漸縮小，成為一倒錐形開孔，以配合例如是錫球等導電連接件的植入。此外，在另一個未繪示的實施例中，電子元件130a亦可為方形柱狀體或是其他的多邊型柱狀體等，本實施例對於電子元件130a的形狀並不加以限制。
圖3是根據本發明另一實施例繪示的半導體封裝結構的示意圖。請參考圖3，本實施例的半導體封裝結構100C與圖2的半導體封裝結構100B類似，因此相同或相似的元件以相同或相似的符號表示，且不再重複說明。圖3與圖2的實施例差別在於，半導體封裝結構100C另包括第二晶片160，並且第二晶片160配置於第一晶片120上。第二晶片160上具有多個接墊162，並且接墊162經由多條第二導線164(圖3僅繪示兩個接墊162及兩條第二導線164為例作說明)電性連線第一線路層114。再者，第一晶片120與第二晶片160之間可配置第二黏著層165，以將第二晶片160固定於第一晶片120上。在一實施例中，第二黏著層165可由絕緣材料所構成，其中絕緣材料可選自環氧樹脂、兩階段性膠材、非導電膠或是非導電膜。在另一實施例中，第二黏著層165也可由導電材料構成，其中導電材料可選自於銲錫、銀膠或是異方性導電膠。
在本實施例中，第二晶片160可為記憶體元件，並且如同上述，第一晶片120可為特用積體電路。因此，本實施例可將具有不同功能的晶片整合於例如是半導體封裝結構100C的單一封裝結構中，以提升效能。當然，本實施例的第一晶片120與第二晶片160的晶片功能或形式並不以上述為限。
圖4是根據本發明另一實施例繪示的半導體封裝結構的示意圖。請參考圖4，本實施例的半導體封裝結構100D與圖1的半導體封裝結構100A類似，因此相同或相似的元件以相同或相似 的符號表示，且不再重複說明。相較於圖1的實施例，本實施例的半導體封裝結構100D進一步包括多個例如是以單一導電金屬材料製成的導電元件136，並且導電元件136可直接填入部分未配置電子元件130的開孔170中。也就是說，本實施例在配置導電元件136的過程中，無須另外配置第一接墊132及第二接墊134於導電元件136的上下兩端。導電元件136與第一線路層114電性連接，然後再藉由第一線路層114與第一晶片120電性連接。此外，本實施例的導電元件136以例如是電鍍填孔的方式形成於開孔170中。再者，導電元件136形成的材料包括銅或是其他適合的導電金屬。
除此之外，在前述圖4的實施例中，導電元件136具有相對遠離線路載板110的端部136a。在圖4的繪示中，導電元件136並未將開孔170完全填滿，而是保留了部分導電元件136上方開孔170的空間。因此，導電元件136的端部136a可暴露於開孔170中，並且端部136a的垂直高度低於封裝膠體140相對遠離線路載板110的頂面141。也因此，本實施例可將例如是導線或錫球等外部導電連接件或是其他的外部元件容置於端部136a上方的部分開孔170空間中，並且經由導電元件136及線路載板110與第一晶片120電性連接。
綜上所述，在上述的多個實施例中，電子元件可對應設置於封裝膠體的開孔中並與線路載板電性連接。此外，本發明實施例的導電元件可直接配置於開孔中，並且填滿暴露於開孔中的 部分線路載板表面。因此，本發明的實施例無須針對例如是錫球等導電連接件的對位或配置需求，而於開孔中預留額外的空間。同時，將電子元件直接配置於半導體封裝結構的開孔中，可使得半導體封裝結構在空間配置上獲得更有效的利用，以減少整體半導體封裝結構的厚度及體積，以符合目前電子裝置微型化的發展趨勢。再者，由於電子元件在配置進入開孔的過程中無需精準的對位步驟，因此，可進一步提升開孔形成與電子元件配置的製程速度，節省製程時間與成本。
將雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100D‧‧‧半導體封裝結構
110‧‧‧線路載板
111‧‧‧表面
112‧‧‧導通孔
114‧‧‧第一線路層
116‧‧‧第二線路層
113‧‧‧介電層
113a‧‧‧第一表面
113b‧‧‧第二表面
120‧‧‧第一晶片
125‧‧‧第一黏著層
130‧‧‧電子元件
132‧‧‧第一接墊
134‧‧‧第二接墊
136‧‧‧導電元件
136a‧‧‧端部
140‧‧‧封裝膠體
141‧‧‧頂面
150‧‧‧導電凸塊
170‧‧‧開孔
172‧‧‧內壁面

Claims (10)

  1. 一種半導體封裝結構，包括：一線路載板；一第一晶片，配置於該線路載板上，並與該線路載板電性連接；一封裝膠體，設置於該線路載板上，並包覆該第一晶片，該封裝膠體具有多個開孔，該些開孔暴露出部分該線路載板；多個電子元件，對應設置於至少部份的該些開孔內，並分別與該線路載板電性連接，其中各該些電子元件為一柱狀體，且該柱狀體的直徑與對應的各該些開孔的內徑相等；一第一接墊，連接各該些電子元件，且暴露於對應的各該些開孔中；以及一第二接墊，連接各該些電子元件，以使各該些電子元件透過該第二接墊直接耦接於該線路載板。
  2. 如申請專利範圍第1項所述的半導體封裝結構，其中各該些開孔具有一內壁面，各該些電子元件對應連接各該些開孔的該內壁面。
  3. 如申請專利範圍第1項所述的半導體封裝結構，其中該線路載板包括：一介電層，具有相對的一第一表面與一第二表面；一第一線路層，配置於該第一表面上，且該第一晶片與該第一線路層電性連接； 一第二線路層，配置於該第二表面上；以及多個導通孔，貫穿該介電層，以電性連接該第一線路層及該第二線路層。
  4. 如申請專利範圍第3項所述的半導體封裝結構，更包括：多個導電凸塊，電性連接於該第二線路層。
  5. 如申請專利範圍第3項所述的半導體封裝結構，其中該第二接墊位於各該些電子元件與該第一線路層之間，以電性連接各該些電子元件與該第一線路層。
  6. 如申請專利範圍第3項所述的半導體封裝結構，更包括多個導電元件，配置於至少另一部份的該些開孔中，並且該些導電元件電性連接該第一線路層。
  7. 如申請專利範圍第1項所述的半導體封裝結構，其中各該些開孔相對遠離該線路載板的內徑以及相對靠近該線路載板的內徑彼此相等。
  8. 如申請專利範圍第1項所述的半導體封裝結構，更包括：至少一第一導線，電性連接該第一晶片與該線路載板；以及一第一黏著層，連接於該第一晶片與該線路載板之間。
  9. 如申請專利範圍第8項所述的半導體封裝結構，更包括：一第二晶片，配置於該第一晶片上；以及至少一第二導線，電性連接該第二晶片與該線路載板。
  10. 如申請專利範圍第9項所述的半導體封裝結構，更包括：一第二黏著層，連接於該第一晶片與該第二晶片之間。
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