TW201530720A - 具有突出的銅端子柱的基板 - Google Patents

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Abstract

一種多層複合電子結構，其包括在X-Y平面內延伸的特徵層，每個相鄰成對的特徵層被內通孔層分隔開，所述通孔層包括在垂直於X-Y平面的Z方向上連接相鄰特徵層的通孔柱，所述通孔柱嵌入在內層電介質中，所述多層複合電子結構還包括至少一個端子外層，所述至少一個端子外層包括至少一個銅柱，所述至少一個銅柱僅部分嵌入在電介質外層中，使得所述至少一個銅柱的一部分突出超過電介質外層表面。

Description

具有突出的銅端子柱的基板
本發明涉及端接互連結構以及芯片與基板之間的連接。
在對於越來越複雜的電子元件的小型化需求越來越大的帶動下，諸如計算機和電信設備等消費電子產品的集成度越來越高。這已經導致要求支撐結構如IC基板和IC插件具有通過電介質材料彼此電絕緣且高密度的多個導電層和通孔。
這種支撐結構的總體要求是可靠性和適當的電氣性能、薄度、剛度、平坦度、散熱性好和有競爭力的單價。
在實現這些要求的各種途徑中，一種廣泛實施的創建層間互連通孔的制造技術是采用激光鑽孔，所鑽出的孔穿透後續布置的電介質基板直到最後的金屬層，後續填充金屬，通常是銅，該金屬通過鍍覆技術沈積在其中。這種成孔方法有時也被稱為“鑽填(drill & fill)”，由此產生的通孔可稱為“鑽填通孔”。
鑽填通孔方法存在多個缺點。因為每個通孔需要單獨鑽孔，所以生產率受限並且制造複雜的多通孔IC基板和插件的成本變得高昂。在大型陣列中，通過鑽填方法難以生產出高密度和高品質的彼此緊密相鄰且具有不同的尺寸和形狀的通孔。此外，激光鑽出的通孔具有穿過電介質材 料厚度的粗糙側壁和內向錐度。該錐度減小了通孔的有效直徑。特別是在超小通孔直徑的情況下，也可能對於在先的導電金屬層的電接觸產生不利影響，由此導致可靠性問題。此外，在被鑽的電介質是包括聚合物基質中的玻璃或陶瓷纖維的複合材料時，側壁特別粗糙，並且這種粗糙度可能會導致產生附加的雜散電感。
鑽出的通孔的填充工藝通常是通過銅電鍍來完成的。電鍍填充鑽孔會導致凹坑，即在通孔端部出現小坑。或者，當通孔通道被填充超過其容納量的銅時，可能造成溢出，從而形成突出超過周圍材料的半球形上表面。凹坑和溢出往往在如制造高密度基板和插件時所需的後續上下堆疊通孔時造成困難。此外，應該認識到，大的通孔通道難以均勻填充，特別是在其位於插件或IC基板設計的同一互連層內的較小通孔附近時。
雖然可接受的尺寸範圍和可靠性正在隨著時間的推移而改善，但是上文所述的缺點是鑽填技術的內在缺陷，並且預計會限制可能的通孔尺寸範圍。還應該注意的是，激光鑽孔是形成圓形通孔通道的最好方法。雖然理論上可以通過激光銑削制造狹縫形狀的通孔通道，但是實際上可制造的幾何形狀範圍比較有限，並且在給定支撐結構中的通孔通常是圓柱形的並且是基本相同的。
通過鑽填制造通孔是昂貴的，並且難以利用相對具有成本效益的電鍍工藝用銅來均勻和一致地填充由此形成的通孔通道。
在複合電介質材料中激光鑽出的孔實際上被限制在60×10-6m的最小直徑，並且由於所涉及的燒蝕過程以及所鑽的複合材料的性質，甚 至因此而遭受到顯著的錐度形狀以及粗糙側壁的不利影響。
除了上文所述的激光鑽孔的其它限制外，鑽填技術的另一限制在於難以在同一層中形成不同直徑的通孔，這是因為當鑽出不同尺寸的通孔通道並隨後用金屬填充以制造不同尺寸通孔時，通孔通道的填充速率不同所致。因此，作為鑽填技術的特徵性的凹坑或溢出的典型問題進一步惡化，因為不可能對不同尺寸通孔同時優化沈積技術。
克服鑽填方法的多個缺點的可選解決方案是利用又稱為“圖案鍍覆(pattern plating)”的技術，通過將銅或其它金屬沈積到在光刻膠中形成的圖案內來制造通孔。
在圖案鍍覆中，首先沈積種子層。然後在其上沈積光刻膠層，隨後曝光形成圖案，並且選擇性地移除以制成暴露出種子層的溝槽。通過將銅沈積到光刻膠溝槽中來形成通孔柱。然後移除剩余的光刻膠，蝕刻掉種子層，並在其上及其周邊層壓通常為聚合物浸漬玻璃纖維氈的電介質材料，以包圍所述通孔柱。然後，可以使用各種技術和工藝來平坦化所述電介質材料，移除其一部分以暴露出通孔柱的端部，從而允許由此導電接地，用於在其上構建下一金屬層。可在其上通過重複該工藝來沈積後續的金屬導體層和通孔柱，以形成所需的多層結構。
在一個替代性的但緊密關聯的技術即下文所稱的“面板鍍覆(panel plating)”中，將連續的金屬或合金層沈積到基板上。在基板的端部沈積光刻膠層，並在其中顯影出圖案。剝除被顯影的光刻膠圖案，選擇性地暴露出其下的金屬，該金屬可隨後被蝕刻掉。未顯影的光刻膠保護 其下方的金屬不被蝕刻掉，並留下直立的特徵結構和通孔的圖案。
在剝除未顯影的光刻膠後，可以在直立的銅特徵結構和/或通孔柱上或周邊層壓電介質材料，如聚合物浸漬玻璃纖維氈。在平坦化後，可通過重複該工藝在其上沈積後續的金屬導體層和通孔柱，以形成所需的多層結構。
通過上述圖案鍍覆或面板鍍覆方法形成的通孔層通常被稱為銅制的“通孔柱(via post)”和特徵層。
應該認識到，微電子演化的一般推動力涉及製造更小、更薄、更輕和更大功率的具有高可靠性產品。使用厚且有芯的互連不能得到超輕薄的產品。為了在互連IC基板或“插件”中形成更高密度的結構，需要具有甚至更小連接的更多層。事實上，有時希望彼此交疊地堆疊元件。
如果在銅或其它合適的犧牲基板上沈積鍍覆層壓結構，則可以蝕刻掉基板，留下獨立的無芯層壓結構。可以在預先附著至犧牲基板上的側面上沈積其它層，由此能夠構建雙面積層，從而最大限度地減少翹曲並有助於實現平坦化。
一種制造高密度互連的靈活技術是構建包括在電介質基質中的具有各種幾何形狀和形式的金屬通孔或通孔柱特徵結構在內的圖案或面板鍍覆的多層結構。金屬可以是銅，電介質可以是纖維增強聚合物，通常采用的是具有高玻璃化轉變溫度(Tg)的聚合物，如聚酰亞胺。這些互連可以是有芯的或無芯的，並可包括用於堆疊元件的空腔。它們可具有奇數或偶數層，且所述通孔可能具有非圓形形狀。實現技術描述在授予 Amitec-Advanced Multilayer Interconnect Technologies Ltd.的現有專利中。
例如，赫爾維茨(Hurwitz)等人的題為“高級多層無芯支撐結構及其制造方法(Advanced Multilayer Coreless Support Structures And Method for Their Fabrication)”的美國專利US 7,682,972描述了一種制造包括在電介質中的通孔陣列的獨立膜的方法，所述膜用作構建優異的電子支撐結構的預型體，該方法包括以下步驟：在包圍犧牲載體的電介質中制造導電通孔膜，和將所述膜與犧牲載體分離以形成獨立的層壓陣列。基於該獨立膜的電子基板可通過將所述層壓陣列減薄和平坦化，隨後對通孔進行端接來形成。該公報通過引用全文並入本文。
赫爾維茨(Hurwitz)等人的題為“用於芯片封裝的無芯空腔基板及其制造方法(Coreless Cavity Substrates for Chip Packaging and Their Fabrication)”的美國專利US 7,669,320描述了一種制造IC支撐體的方法，所述IC支撐體用於支撐與第二IC芯片串聯的第一IC芯片；所述IC支撐體包括在絕緣周圍材料中的銅特徵結構和通孔的交替層的堆疊，所述第一IC芯片可粘合至所述IC支撐體，所述第二IC芯片可粘合在所述IC支撐體內部的空腔中，其中所述空腔是通過蝕刻掉銅基座和選擇性蝕刻掉累積的銅而形成的。該公報通過引用全文並入本文。
赫爾維茨(Hurwitz)等人的題為“集成電路支撐結構及其制造方法(Integrated Circuit Support Structures and Their Fabrication)”的美國專利US 7,635,641描述了一種制造電子基板的方法， 包括以下步驟：(A)選擇第一基礎層；(B)將蝕刻阻擋層沈積到所述第一基礎層上；(C)構建交替的導電層和絕緣層的第一半堆疊體，所述導電層通過貫穿絕緣層的通孔而互連；(D)將第二基礎層施加到所述第一半堆疊體上；(E)將光刻膠保護塗層施加到第二基礎層上；(F)蝕刻掉所述第一基礎層；(G)移除所述光刻膠保護塗層；(H)移除所述第一蝕刻阻擋層；(I)構建交替的導電層和絕緣層的第二半堆疊體，導電層通過貫穿絕緣層的通孔而互連；其中所述第二半堆疊體具有與第一半堆疊體基本對稱的構造；(J)將絕緣層施加到交替的導電層和絕緣層的所述第二半堆疊體上；(K)移除所述第二基礎層，以及，(L)通過將通孔末端暴露在所述堆疊體的外表面上並對其施加端子來對基板進行端接。該公報通過引用全文並入本文。
在美國專利US7,682,972、US7,669,320和US7,635,641中描述的通孔柱技術使其可以同時電鍍大量通孔從而實現大規模生產。如前所述，現有的鑽填通孔的有效最小直徑為約60微米。與之區別的是，采用光刻膠和電鍍的通孔柱技術能夠獲得更高的通孔密度。可以實現小至30微米直徑的通孔直徑並且可以在同一層中同時制造各種幾何尺寸和形狀的通孔。
隨著時間的推移，預期鑽填技術和通孔柱沈積技術兩者都將能夠實現制造進一步微型化的並且具有更高密度的通孔和特徵結構的基板。然而，很明顯的是，通孔柱技術的發展將會持續保持競爭能力。
基板能夠實現芯片與其它元件的連接。芯片必須以提供可靠電連接的方式連接在基板上，從而實現芯片與基板之間的電通信。
用於將基板與芯片互連的高密度引線技術之一是已經確立的“倒裝芯片(Flip Chip)”技術，其中在芯片端接焊盤上生長焊料凸點、無鉛焊料凸點或在其頂端含有焊料或無鉛焊料的銅凸點，然後將芯片倒裝以將其凸點互連在基板的頂面焊盤上。由於芯片的凸點和間距變得越來越密集，所以先進基板有時配有自身凸點以輔助與芯片凸點的互連。這種在基板焊盤上的凸點也稱為“SoP(焊盤上焊料)”凸點，並且通常由(鉛錫)焊料或無鉛焊料構成。一般通過絲網印刷隨後回流或者通過電鍍工藝隨後回流將這種SoP凸點施加到基板的端接焊盤上。這種凸點一般利用加熱和施加壓力“模壓”以在凸點上生成頂部平坦表面，從而能夠有助於安放來自芯片側的凸點。
目前在許多應用中用於焊料凸點的基板上最小凸點陣列間距為140μm~150μm，並且與其預期需要對應於引入14nm節點矽的間距為50微米~60微米。
用於芯片和基板上凸點的最常用的無鉛焊料組合物是SAC合金(錫銀銅)。然而，有時也使用多種其他組合物。越來越多的公司采用各種此類合金，此類合金具有少量其它元素並且在該合金中具有特別高的純度，用以改善機械和物理性質以及最大程度減少α粒子輻射計數。
在基板上生成具有甚至更緊密間距的焊料凸點是非常棘手的，這是因為目前的絲網印刷方法或焊料球滴(solder ball drops)方法要求越來越精確並且成本越來越高，以便克服在更微細間距的相鄰連接之間的短路風險。
2013年6月7日提交的待審查美國專利申請13/912,652公開了一種多層複合電子結構，其包括至少一對沿X-Y平面延伸的特徵層，每個相鄰對的特徵層被內通孔層隔開，該通孔層包括通孔柱，該通孔柱在垂直於X-Y平面的Z方向上連接相鄰的特徵層，該通孔柱嵌入在內層電介質中，該多層複合電子結構還包括由嵌入在外電介質材料中的通孔柱外層構成的端子，該電介質材料經減薄後暴露出通孔柱外層的端部。
美國專利申請13/912,652教導了嵌入在電介質中的銅通孔柱，隨後經減薄使得銅通孔柱的端部與電介質表面齊平。通常，經減薄暴露出嵌入外電介質材料中的端部的銅通孔柱外層基本是平坦的，粗糙度低於3微米，並且暴露出的通孔柱外層可連接倒裝芯片的凸點。可利用可焊金屬通過回流或利用Z導各向異性粘接材料將與通孔柱所嵌入的電介質齊平的通孔柱端部連接至倒裝芯片的凸點。
應該認識到焊料凸點與銅通孔柱之間的接觸面積受限於銅通孔柱截面積。所有接觸均在單一平面上。這導致接觸斷開和電流斷路故障具有一定的易發性。
2004年1月8日提交的美國專利申請14/150683描述了一種不同的方法。這裏同樣描述了一種多層複合電子結構，其包括沿X-Y平面延伸的特徵層，其中每個相鄰對的特徵層被內通孔層隔開，該通孔層包括通孔柱，該通孔柱在垂直於X-Y平面的Z方向上連接相鄰的特徵層，該通孔柱嵌入在內層電介質中。在所公開的結構中，該多層複合結構還包括至少一個端子外層，該端子外層包括至少一個微凸點，其中該至少一個微凸點包括 被焊料封頂的通孔柱。在微凸點上的可焊材料與倒裝芯片的微凸點熔融接合以連接芯片。這需要額外的可焊材料和輔助粘接劑。該解決方案在某種程度上比其它端子技術的成本更高，因為需要額外的處理和不同的可焊材料組合物。
某些芯片應用的另一挑戰是提供具有超低α粒子輻射計數的可焊材料。利用電鍍材料來實現是高成本的和困難的。
本發明的實施方案解決了這些問題。
本發明的第一方面涉及提供一種多層複合電子結構，其包括在X-Y平面內延伸的特徵層，每個相鄰成對的特徵層被內通孔層分隔開，所述通孔層包括在垂直於X-Y平面的Z方向上連接相鄰特徵層的通孔柱，所述通孔柱嵌入在內層電介質中，所述多層複合電子結構還包括至少一個端子外層，所述至少一個端子外層包括銅柱的二維陣列，所述銅柱僅部分嵌入在電介質外層中，使得每個銅柱的一部分突出超過電介質外層的表面。
任選地，至少一個銅通孔柱突出超過電介質外層表面5~50微米。
通常，至少一個銅通孔柱突出超過電介質外層表面10~30微米。
通常，電介質外層延伸超出焊盤外層至少5微米。
通常，電介質外層延伸超出焊盤外層少於20微米。
通常，電介質外層延伸超出下方電介質層至少10微米。
通常，通孔柱的截面積範圍與IC芯片的芯片凸點的面積相容。
通常，銅柱的直徑在60~110微米的範圍內。
任選地，銅柱的直徑最小為25微米。
通常，相鄰的銅通孔柱的間隔最小為15微米。
通常，外層中銅通孔柱的間距為40微米。
任選地，外電介質具有低於100nm的光滑度。
優選地，外電介質具有低於50nm的光滑度。
任選地，外電介質選自包括NX04H(Sekisui)、HBI-800TR67680(Taiyo)和GX-13(Afinomoto)的組別。
第二方面涉及一種對具有嵌入在電介質中的通孔柱外層的多層複合結構的一面進行端接的方法，包括以下步驟：(i)獲取基板；(ii)減薄外層以暴露出銅通孔；(iii)在被減薄的表面上濺射銅層；(iv)施加、曝光和顯影出倒數第二光刻膠圖案；(v)在該圖案中電鍍外特徵層；(vi)剝除所述倒數第二光刻膠圖案；(vii)施加、曝光和顯影出與銅柱所需圖案對應的最終光刻膠圖案；(viii)在所述最終光刻膠圖案中圖案鍍覆銅柱； (ix)剝除所述最終光刻膠圖案；(x)蝕刻掉種子層；(xi)層壓電介質外層；(xii)平坦化所述電介質外層；(xiv)等離子體蝕刻所述電介質外層以暴露出所需深度的通孔柱端部；和(xv)對所述銅柱施加有機保焊膜(OSP)。
任選地，所述電介質外層選自包括膜電介質和幹膜焊料掩膜的組別。
在一個實施方案中，等離子體蝕刻的步驟(xiv)包括在低壓氣氛下暴露於離子轟擊，所述氣氛包括電離至少一種選自包括氧、四氟化碳和氟的組別的氣體。
任選地，該方法還包括在基板的另一面上施加端子的步驟(xiii)。
在一個實施方案中，施加端子包括：(a)減薄所述另一面以暴露出銅通孔的端部；(b)濺射銅種子層；(c)施加、曝光並顯影光刻膠層；(d)在所述光刻膠中電鍍銅焊盤；(e)剝除所述光刻膠；(f)移除所述種子層；和 (g)在基板上的銅焊盤之間及其上方沈積焊料掩膜
100‧‧‧多層複合支撐結構、基板
102、104、106‧‧‧功能層或特徵層
108‧‧‧隔離的組件或特徵結構
110、112、114、116‧‧‧介電層、電介質層
110‧‧‧銅通孔
118‧‧‧通孔
120‧‧‧種子層、銅種子層
122‧‧‧光刻膠層、光刻膠
124‧‧‧銅焊盤
126‧‧‧第二光刻膠層、光刻膠
128‧‧‧銅柱、銅柱陣列
130‧‧‧金屬或合金、焊料凸點、焊帽
132‧‧‧膜電介質/幹膜焊料掩膜
134‧‧‧銅種子層
136‧‧‧光刻膠
138‧‧‧銅層、銅焊盤
140‧‧‧焊料掩膜
150‧‧‧有機清漆
300‧‧‧示意性示出內嵌等離子體蝕刻站、示意性示出的設備
302‧‧‧真空室
304‧‧‧載臺
306‧‧‧支撐基板、基板
308‧‧‧上電極
314‧‧‧等離子體區
402‧‧‧銅焊盤
404‧‧‧電介質
405‧‧‧銅通孔柱、銅
406‧‧‧銅通孔柱
408‧‧‧比例尺
圖1是圖示在多層複合電子結構上利用倒裝芯片技術制造突出的銅通孔柱端子以使其更可靠連接IC的工藝步驟的流程圖；圖1(i)是多層複合電子結構的示意圖；圖1(ii)是圖1(i)的多層複合電子結構的第一面被減薄以暴露出嵌入柱端部的示意圖；圖1(iii)是圖1(ii)的多層複合電子結構的被減薄表面上濺射銅種子層的示意圖；圖1(iv)是圖1(ii)的多層複合電子結構在施加、曝光並顯影出光刻膠以提供焊盤圖案後的示意圖；圖1(v)是圖1(iv)的多層複合電子結構在光刻膠中鍍銅後的示意圖；圖1(vi)是在剝除光刻膠後具有直立銅焊盤的多層複合電子結構的示意圖；圖1(vii)是在施加、曝光並顯影出光刻膠以提供端子引腳圖案後的多層複合電子結構的示意圖；圖1(viii)是在圖案化的光刻膠中鍍銅後的多層複合電子結構的示意圖；圖1(ix)是在剝除光刻膠後具有直立的銅和焊料凸點的陣列的多層複合電子結構的示意圖；圖1(x)是在蝕刻掉銅種子層後具有直立的銅和焊料凸點的陣列的多層 複合電子結構的示意圖；圖1(xi)是在銅柱上層壓有膜電介質或幹膜焊料掩膜的多層複合電子結構的示意圖；圖1(xii)是在通常利用化學機械抛光(CMP)對銅柱陣列上層壓的膜電介質或幹膜焊料掩膜進行平坦化的任選步驟後的多層複合電子結構的示意圖；圖1(xiii)a示出被研磨暴露出銅通孔端部的多層複合電子結構的另一面；圖1(xiii)b示出其上濺射有銅種子層的多層複合電子結構的另一面；圖1(xiii)c示出具有經施加、曝光和顯影後的光刻膠圖案的多層複合電子結構的另一面；圖1(xiii)d示出具有電鍍在光刻膠圖案中的銅層的多層複合電子結構的另一面；圖1(xiii)e示出剝除光刻膠後的多層複合電子結構的另一面；圖1(xiii)f示出蝕刻掉種子層後的多層複合電子結構的另一面；圖1(xiii)g示出沈積圖案化的焊料掩膜後的多層複合電子結構的另一面；圖(xiv)示出在對電介質膜進行等離子體蝕刻以暴露出所需深度的銅通孔柱端部後的第一面；圖(xiv)示出在施加有機保焊膜以保護銅通孔柱後的第一面；圖2是圖示對具有球柵陣列的基板另一面進行端接工藝的流程圖；圖3是內嵌等離子體蝕刻站的示意圖； 圖4a是掃描電子顯微照片(SEM顯微照片)，從上方例如成0°角示出在基板表面上間隔有電介質的銅焊盤，還示出其上直立的銅通孔柱，即與垂直方向夾角為0度；圖4b是掃描電子顯微照片，從上方成45°角示出在基板表面上間隔有電介質的銅焊盤以及具有其上直立的銅通孔柱，放大比例尺為100微米；在各個附圖中相同的附圖標記和標識表示相同的要素。
為了更好地理解本發明並示出本發明的實施方式，純粹以舉例的方式作出參考，參照附圖。
具體參照附圖時，必須強調的是特定的圖示是示例性的並且目的僅在於說明性地討論本發明的優選實施方案，並且基於提供被認為是對於本發明的原理和概念方面的描述最有用和最易於理解的圖示的原因而被呈現。就此而言，沒有試圖將本發明的結構細節以超出對本發明基本理解所必需的詳細程度來圖示；參照附圖的說明使本領域技術人員明顯認識到本發明的幾種形式可如何實際體現出來。
在以下說明中，涉及的是由在電介質基體中的金屬通孔構成的支撐結構，特別是在如玻璃纖維增強的聚酰亞胺、環氧樹脂或BT(雙馬來酰亞胺/三嗪)或它們的混合物的聚合物基體中的銅通孔柱。
可以製造包括具有大量通孔柱的基板的極大陣列的大面板是珠海越亞公司(ACCESS)的光刻膠和圖案或面板鍍覆和層壓技術的特征，如在赫爾維茨(Hurwitz)等人的美國專利US 7,682,972、US 7,669,320和 US 7,635,641中所描述的，其通過引用並入本文。這樣的面板是基本平坦和基本光滑的。
利用光刻膠電鍍製造的通孔可能窄於通過鑽填形成的通孔是珠海越亞公司(ACCESS)技術的另一特征。目前，最窄的鑽填通孔為約60微米。通過利用光刻膠進行電鍍，可以獲得低於50微米，甚至小到30微米的分辨率。將IC連接至這樣的基板是非常具有挑戰性的。一種倒裝芯片連接方法是提供與電介質表面齊平的銅焊盤。這種方法描述在本發明人的美國專利申請13/912,652中。
另一種方法是提供焊盤上焊料(SoP)端子，其中焊料凸點被施加至支撐結構上以端接銅通孔。這種方法的一種技術方案描述在本發明人的美國專利申請14/150,683中。
第一種方法可能難以應用於凸點數目分布不均勻的超薄芯片上，因為在芯片組裝至基板上的過程中存在芯片傾斜現象的風險，而第二種方法可能成本過高，因為必須電鍍具有不同金屬組成的可焊材料，並且在一些應用中，電鍍可焊材料要求超低α粒子輻射計數。
本發明的實施方案通過提供突出於支撐結構表面的銅柱解決了這些問題。這些突出的銅柱能夠使倒裝芯片IC上焊料凸點的可焊材料能夠覆蓋並附著銅柱周邊而不僅僅是其端部，從而提供“3點接觸”，由此有助於最大程度減少組裝工藝中的芯片傾斜，特別有利於凸點數目分布不均勻的芯片設計，亦即孤立凸點區域和高密度凸點區域。此外，銅柱使倒裝芯片高於基板電介質表面，為下方填充提供了空腔，並且直立的銅柱有 利於下方填充物流動並且填充芯片與基板之間的間隙。因此，可焊材料的機電接合更強，並且下方填充物更有效地為IC-基板互連提供額外機械穩固性。
參照圖1以及圖1(i)~1(xv)，描述了一種製造在多層複合電子結構上的極微細間距銅通孔柱端子的工藝，所述多層複合電子結構用於後續利用倒裝芯片技術連接IC。
首先，獲取現有技術的多層複合支撐結構-步驟1(i)，如圖1(i)所示。多層複合支撐結構100包括被絕緣各層的電介質層110、112、114、116隔離的組件或特征結構108的功能層102、104、106。穿過電介質層的通孔118提供在相鄰的功能或特征層102、104、106中的特征結構108之間的電連接。因此，特征層102、104、106包括在X-Y平面內通常布置在所述層內的特征結構108，以及跨電介質層110、112、114、116導通電流的通孔118。通孔118一般設計為具有最小的電感並得到充分的隔離以在其間具有最小的電容。
可通過鑽填製造通孔，然而為了在製造過程中通過實現同時製造大量通孔而提供更大的靈活性、更高的精度和更高效的加工過程，，優選利用赫爾維茨(Hurwitz)等人的美國專利US 7,682,972、US 7,669,320和US 7,635,641中所描述的技術通過電鍍製造通孔。通孔柱技術實現了不同直徑的通孔、非圓形通孔、法拉第籠、嵌入式無源組件等特征結構。應該認識到，圖1(i)只是用於解釋目的的示意圖。真實基板可具有更多或更少的特征層以及更多或更少的通孔。通常，基板100包含巨大數目的通孔。 通孔、特征層和電介質以及在後續示圖中其它元件的相對尺寸只是示意性繪制而非按比例繪制的。
首先將多層複合電子結構100的芯片通過倒裝芯片接合所要連接到的一面進行減薄-步驟(ii)，以暴露出銅通孔110的端部，參見圖1(ii)。可以採用化學、機械或優選的化學機械抛光CMP。接著，在減薄後的表面上濺射銅種子層120-步驟(iii)。所得結構示意性圖示在圖1(iii)中。
參照圖1(iv)，施加、曝光並顯影光刻膠層122以提供焊盤圖案-步驟(iv)。如圖1(v)所示，隨後在光刻膠中鍍覆銅焊盤124-步驟(v)，銅種子層120用作陽極。
接著，在圖1(vi)中，剝除光刻膠122-步驟(vi)，暴露出直立的銅焊盤124和其間的種子層120。
參照圖1(vii)，施加、曝光並顯影第二光刻膠層126以提供端子引腳圖案-步驟(vii)。
接著，在圖案化的光刻膠126中鍍覆銅柱128-步驟(viii)以提供如圖1(viii)所示意性示出的結構。
然後，剝除光刻膠126-步驟(ix)，提供如圖1(ix)所示的結構，其示出具有直立銅柱的陣列的多層複合電子結構。
接著，蝕刻掉銅種子層120-步驟(x)，提供如圖1(x)所示的結構。
在銅柱陣列128上層壓膜電介質或幹膜焊料掩膜132-步驟(xii)。圖1(xi)示出具有層壓在銅柱陣列128上的膜電介質或幹膜焊料掩膜 132的多層複合電子結構100的示意圖。
通常，膜電介質/幹膜焊料掩膜132的表面非常凹凸不平，因此任選地，將膜電介質/幹膜焊料掩膜132進行平坦化-步驟(xii)，參見圖1(xii)，通常採用化學機械抛光(CMP)。
在該階段，有利於對具有球柵陣列的基板100的另一面進行端接。這樣做的該工藝示於圖2，並且在圖1(xiii)a~圖1(xiii)g中示出各種結構。
因此，參照圖1(xiii)a~圖1(xiii)g以及圖2，為了對多層複合電子結構100的另一面進行端接，將該另一面進行研磨-步驟a，以暴露出銅通孔116的端部，如圖1(xiii)a示意性所示。然後在研磨後的表面上濺射銅-步驟b以形成銅種子層134，如圖1(xiii)b示意性所示。參照圖1(xiii)c，接著施加、曝光並顯影光刻膠136-步驟c。如圖1(xiii)d所示，接著在光刻膠136的圖案中電鍍銅層138-步驟d。接著，剝除光刻膠136-步驟e，提供如圖1(xiii)e所示的結構。接著蝕刻掉種子層134-步驟f，提供如圖1(xiii)f所示的結構，然後在銅焊盤138周圍及其上方施加圖案化的焊料掩膜140-步驟g，形成如圖1(xii)g所示的結構。
然後可以在銅焊盤138上施加焊料球以形成最終封裝體的球柵陣列(BGA)互連(在芯片組裝之後)。
參照圖3，示意性示出內嵌等離子體蝕刻站300。該蝕刻站包括真空室302以及在真空室302中支撐基板306的載臺304。用於等離子體蝕刻工藝的電離氣體，例如氧氣、四氟化碳(CF4)和氬氣，可通過入口312 引入真空室302。通過在基板306與上電極308之間保持電勢差，形成等離子體區314。
通過利用圖3所示意性示出的設備300進行的離子輔助等離子體蝕刻工藝，可以移除電介質膜132以留下暴露出所需深度的銅柱128的端部-步驟(xiv)，參見圖1(xiv)。
圖3的等離子體蝕刻系統對聚合物電介質提供高度可再現的腐蝕，使得銅柱128延伸超出電介質的高度可以得到控制。銅柱128的高度為在5微米~50微米範圍內的任意值，優選在約10微米~30微米範圍內。可以利用分光反射計測量電介質厚度。因此，易於以高再現性實現該精確度。
未被等離子體腐蝕的殘留電介質的厚度範圍往往高出導體焊盤5微米~20微米的範圍內，所述導體焊盤通常在約7微米~20微米厚度範圍內，使得外層電介質往往在延伸高出之前沈積的電介質約12微米~40微米範圍內的某個值。
可以利用市售有機清漆150例如有機保焊膜(OSP)來保護銅通孔柱128的直立端部(步驟(xv))，參見圖1(xv)，其可很容易地被溶解，以將倒裝芯片連接至直立的銅柱128。
因為銅柱128的端部是直立的，所以IC的倒裝芯片凸點上的焊料可附著在銅柱128周邊(在銅柱128為圓柱體的情況下)，而不僅僅是附著在通孔柱的平坦端部，形成更強的“3點接觸”連接。此外，因為倒裝芯片被銅柱128從等離子體減薄後的電介質132上擡起，所以存在空隙，底部填充物可流入其中進行潤濕和填充，以提供對倒裝芯片下側以及電介質132 更好的附著。就此而言，銅柱128有助於錨定底部填充物。此外，底部填充物更好的滲透和可延展的銅柱有助於防止因IC的矽與基板的聚合物電介質之間熱膨脹系數不匹配造成IC芯片脫開。
參照圖4a，其為掃描電子顯微照片(SEM顯微照片)，從上方成0°角示出基板表面上間隔有電介質404的銅焊盤402並示出其上的直立銅通孔柱406。比例尺為100微米，並且示出通孔柱的直徑為約50微米。
參照圖4b，其為掃描電子顯微照片，從上方成45°角示出基板表面上間隔有電介質404的銅焊盤402並示出其上的直立銅通孔柱406。放大倍數為使得比例尺408為100微米。
理想的是，銅通孔128的直徑接近於其所要連接的芯片上焊料凸點的直徑。通常為60微米~110微米。上文描述的技術允許銅柱直徑小至35微米。這些銅柱可間隔約20微米的空隙，從而提供55微米的間距。實際上，15微米直徑的微柱被15微米空隙間隔開也是可能的。
已經發現大量市售聚合物電介質膜適合層壓外層的極高間距基板陣列。這些聚合物電介質膜包括Sekisui的NX04H、Taiyo的HBI-800TR67680和Ajinomoto的GX-13。
以上說明僅通過舉例方式提供。應當認識到本發明能夠具有許多變化方案。
已經描述了本發明的幾個實施方案。然而，應該理解的是，可以在不偏離本發明的實質和範圍的情況下進行各種修改。因此，其它實施方案落在所附權利要求書的範圍之內。
因此，本領域技術人員應該認識到本發明不限於上文中具體示出和描述的實施方案。本發明的範圍僅由所附權利要求書限定並包括本領域技術人員在閱讀前文後所能想到的上文所述各種技術特征的組合及子組合以及其變化和修改。
在權利要求書中，術語“包括”及其變化形式例如“包含”、“含有”等是指包括所列舉的組件，但一般並不排除其他組件。
100‧‧‧多層複合電子結構、基板
130‧‧‧金屬或合金、焊料凸點、焊帽
132‧‧‧膜電介質/幹膜焊料掩膜
138‧‧‧銅層、銅焊盤
140‧‧‧焊料掩膜

Claims (19)

  1. 一種多層複合電子結構，其包括在X-Y平面內延伸的特征層，每個相鄰成對的特征層被內通孔層分隔開，所述通孔層包括在垂直於X-Y平面的Z方向上連接相鄰特征層的通孔柱，所述通孔柱嵌入在內層電介質中，所述多層複合電子結構還包括至少一個端子外層，所述至少一個端子外層包括銅柱的二維陣列，該二維陣列僅部分嵌入在電介質外層中，使得每個銅柱的一部分突出超過電介質外層表面。
  2. 如權利要求1所述的多層複合電子結構，其中所述銅柱陣列突出超過電介質外層表面5~50微米。
  3. 如權利要求1所述的多層複合電子結構，其中所述銅柱陣列突出超過電介質外層表面10~30微米。
  4. 如權利要求1所述的多層複合電子結構，其中所述電介質外層延伸超出焊盤外層至少5微米。
  5. 如權利要求1所述的多層複合電子結構，其中所述電介質外層延伸超出焊盤外層至少20微米。
  6. 如權利要求1所述的多層複合電子結構，其中所述電介質外層延伸超出下方電介質層至少10微米。
  7. 如權利要求1所述的多層複合電子結構，其中所述銅柱的截面積在與IC芯片的芯片凸點的截面積相容的範圍內。
  8. 如權利要求1所述的多層複合電子結構，其中所述銅柱的直徑在60~110微米範圍內。
  9. 如權利要求1所述的多層複合電子結構，其中所述銅柱的直徑最小為25微米。
  10. 如權利要求1所述的多層複合電子結構，其中相鄰的銅通孔柱的間隔為最小15微米。
  11. 如權利要求1所述的多層複合電子結構，其中在外層中的所述銅柱的間距為40微米。
  12. 如權利要求1所述的多層複合電子結構，其中所述外電介質的光滑度小於100nm。
  13. 如權利要求1所述的多層複合電子結構，其中所述外電介質的光滑度小於50nm。
  14. 如權利要求1所述的多層複合電子結構，其中所述外電介質選自 包括Sekisui公司的NX04H、Taiyo公司的HBI-800TR67680和Ajinomoto公司的GX-13的組別。
  15. 一種對具有嵌入在電介質中的通孔柱外層的多層複合電子結構的一面進行端接的方法，包括以下步驟：(i)獲取基板；(ii)減薄外層以暴露出銅通孔；(iii)在被減薄的表面上濺射銅層；(iv)施加、曝光和顯影出倒數第二光刻膠圖案；(v)在該圖案中電鍍外特征層；(vi)剝除所述倒數第二光刻膠圖案；(vii)施加、曝光和顯影出與銅柱所需圖案對應的最終光刻膠圖案；(viii)在所述最終光刻膠圖案中圖案鍍覆銅柱；(ix)剝除所述最終光刻膠圖案；(x)蝕刻掉種子層；(xi)層壓電介質外層；(xii)平坦化電介質外層；(xiv)等離子體蝕刻所述電介質外層以暴露出所需深度的通孔柱端部；和(xv)對所述銅柱施加有機保焊膜(OSP)。
  16. 如權利要求15所述的方法，其中所述電介質外層選自包括膜電介質和幹膜焊料掩膜的組別。
  17. 如權利要求15所述的方法，其中等離子體蝕刻步驟(xiv)包括在低壓氣氛下暴露於離子轟擊，所述氣氛包括電離至少一種選自包括氧、四氟化碳和氟的組別的氣體。
  18. 如權利要求15所述的方法，還包括在基板的另一面施加端子的步驟(xiii)。
  19. 如權利要求18所述的方法，其中所述施加端子包括：(a)減薄所述另一面以暴露出銅通孔的端部； (b)濺射銅種子層；(c)施加、曝光並顯影光刻膠層；(d)在所述光刻膠中電鍍銅焊盤；(e)剝除所述光刻膠；(f)移除所述種子層；和(g)在基板上的銅焊盤之間及其上方沈積焊料掩膜。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249567B2 (en) 2017-08-18 2019-04-02 Industrial Technology Research Institute Redistribution layer structure of semiconductor package
TWI678782B (zh) * 2017-08-18 2019-12-01 財團法人工業技術研究院 半導體封裝重佈線層結構
US10622326B2 (en) 2017-08-18 2020-04-14 Industrial Technology Research Institute Chip package structure

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9971970B1 (en) 2015-04-27 2018-05-15 Rigetti & Co, Inc. Microwave integrated quantum circuits with VIAS and methods for making the same
CN108305864B (zh) * 2017-01-12 2020-08-18 珠海越亚半导体股份有限公司 端子
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
CN107864555B (zh) * 2017-12-09 2024-02-09 中国电子科技集团公司第四十三研究所 一种柔性电路板
CN110536564B (zh) * 2019-08-30 2022-04-22 宁波华远电子科技有限公司 一种凸台作为焊盘的电路板的制作方法
CN114025477A (zh) * 2021-11-17 2022-02-08 广州朗国电子科技股份有限公司 多层板及电子设备

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089880A (en) * 1989-06-07 1992-02-18 Amdahl Corporation Pressurized interconnection system for semiconductor chips
JPH0719964B2 (ja) * 1990-08-08 1995-03-06 日本電気株式会社 銀系配線セラミック基板
JP3780386B2 (ja) * 1996-03-28 2006-05-31 株式会社村田製作所 セラミック回路基板及びその製造方法
US5808360A (en) * 1996-05-15 1998-09-15 Micron Technology, Inc. Microbump interconnect for bore semiconductor dice
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
JP2000106482A (ja) * 1998-07-29 2000-04-11 Sony Chem Corp フレキシブル基板製造方法
US6867493B2 (en) * 2000-11-15 2005-03-15 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless multi-die carrier
JP4312372B2 (ja) * 2000-12-11 2009-08-12 日本碍子株式会社 静電チャックおよびその製造方法
US6532143B2 (en) * 2000-12-29 2003-03-11 Intel Corporation Multiple tier array capacitor
US20020140105A1 (en) * 2001-02-16 2002-10-03 Higgins Leo M. High strength vias
US6623844B2 (en) * 2001-02-26 2003-09-23 Kyocera Corporation Multi-layer wiring board and method of producing the same
US6889429B2 (en) * 2001-03-26 2005-05-10 Semiconductor Components Industries, L.L.C. Method of making a lead-free integrated circuit package
US6550666B2 (en) * 2001-08-21 2003-04-22 Advanpack Solutions Pte Ltd Method for forming a flip chip on leadframe semiconductor package
US6967405B1 (en) * 2003-09-24 2005-11-22 Yongsik Yu Film for copper diffusion barrier
US7350292B2 (en) * 2004-03-19 2008-04-01 Hewlett-Packard Development Company, L.P. Method for affecting impedance of an electrical apparatus
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
JP4718305B2 (ja) * 2005-11-09 2011-07-06 新光電気工業株式会社 配線基板の製造方法および半導体装置の製造方法
JP4668782B2 (ja) * 2005-12-16 2011-04-13 新光電気工業株式会社 実装基板の製造方法
JP4783692B2 (ja) * 2006-08-10 2011-09-28 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法と電子部品装置
DE102006037878A1 (de) * 2006-08-11 2008-02-14 Haver & Boecker Ohg Leuchtgewebe und Verfahren zur dessen Herstellung
US7928590B2 (en) * 2006-08-15 2011-04-19 Qimonda Ag Integrated circuit package with a heat dissipation device
US7981508B1 (en) * 2006-09-12 2011-07-19 Sri International Flexible circuits
US7875810B2 (en) * 2006-12-08 2011-01-25 Ngk Spark Plug Co., Ltd. Electronic component-inspection wiring board and method of manufacturing the same
JP4881211B2 (ja) * 2007-04-13 2012-02-22 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
TWI341554B (en) * 2007-08-02 2011-05-01 Enthone Copper metallization of through silicon via
KR20100065691A (ko) * 2008-12-08 2010-06-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
JP5221315B2 (ja) * 2008-12-17 2013-06-26 新光電気工業株式会社 配線基板及びその製造方法
DE102009035972B4 (de) * 2009-08-04 2011-11-17 W.C. Heraeus Gmbh Cermethaltige Durchführung für eine medizinisch implantierbare Vorrichtung
CN101807517B (zh) * 2010-02-25 2011-09-21 中国科学院上海微系统与信息技术研究所 形成铜互连mim电容器结构的方法
US20110267948A1 (en) 2010-05-03 2011-11-03 Koc Ali T Techniques for communicating and managing congestion in a wireless network
US20110299259A1 (en) * 2010-06-04 2011-12-08 Yu-Ling Hsieh Circuit board with conductor post structure
US9137903B2 (en) * 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
JP2012204662A (ja) * 2011-03-25 2012-10-22 Furukawa Electric Co Ltd:The 配線基板およびその製造方法ならびに半導体装置
US8952540B2 (en) * 2011-06-30 2015-02-10 Intel Corporation In situ-built pin-grid arrays for coreless substrates, and methods of making same
JP5877673B2 (ja) * 2011-09-07 2016-03-08 新光電気工業株式会社 配線基板及びその製造方法、半導体パッケージ
KR20130089475A (ko) * 2012-02-02 2013-08-12 삼성전자주식회사 회로 기판 및 이의 제조 방법과 이를 이용한 반도체 패키지
US9269593B2 (en) 2012-05-29 2016-02-23 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structure with integral stepped stacked structures
US9440135B2 (en) * 2012-05-29 2016-09-13 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with integral vias extending in in-plane direction
US9001520B2 (en) * 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
US8997342B2 (en) * 2012-10-15 2015-04-07 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Method of fabrication, a multilayer electronic structure and structures in accordance with the method
US8866286B2 (en) * 2012-12-13 2014-10-21 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Single layer coreless substrate
US8878353B2 (en) * 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US20140353019A1 (en) * 2013-05-30 2014-12-04 Deepak ARORA Formation of dielectric with smooth surface
US20150195912A1 (en) * 2014-01-08 2015-07-09 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Substrates With Ultra Fine Pitch Flip Chip Bumps

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249567B2 (en) 2017-08-18 2019-04-02 Industrial Technology Research Institute Redistribution layer structure of semiconductor package
TWI678782B (zh) * 2017-08-18 2019-12-01 財團法人工業技術研究院 半導體封裝重佈線層結構
US10622326B2 (en) 2017-08-18 2020-04-14 Industrial Technology Research Institute Chip package structure

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