JP2015138967A - 突出銅終端柱を備えた基板 - Google Patents

Abstract

【課題】微細ピッチでも隣接接続部とのショートのリスクを回避できる突出銅終端柱を備えた基板を提供する。
【解決手段】ＸＹ平面に延在するフィーチャ層を備える多層複合電子構造体１００であって、フィーチャ層の各隣接する対が内側ビア層によって隔てられ、ビア層がＸＹ平面に対して垂直なＺ方向に隣接するフィーチャ層を連結するビア柱を備え、ビア柱が内側層誘電体内に埋め込まれ、この多層複合構造体１００が、少なくとも１本の銅柱の一部が誘電体の外側層１３２の表面を越えて突き出るように、誘電体の外側層１３２内に部分的にだけ埋め込まれ、かつ終端部となる少なくとも１本の銅柱を備えている。
【選択図】図１（ｘｖ）

Description

（関連出願の相互参照）
本出願は、特許文献１および特許文献２の利益を主張する。

本発明は、終端相互接続構造体およびチップと基板との間の連結部を目的とする。

ますます複雑な電子構成部品の小型化に対するいっそう大きくなりつつある需要によって駆り立てられて、コンピュータおよび遠隔通信装置のような民生用電子機器が、よりいっそう集積化されるようになっている。これは、誘電材料によって互いに電気的に絶縁される高密度の多数の導電層およびビアを有するＩＣ基板およびＩＣインターポーザのような支持構造体に対する要求を作り出した。

この種の支持構造体に対する一般的な要件は、信頼性および適切な電気性能、薄さ、堅さ、平面性、良い熱放散および競争的な単価である。

これらの要件を達成するための種々のアプローチのうち、層の間に相互接続ビアを作り出す１つの広く実現された製造技法が、メッキ技法によってその中に堆積される金属、通常銅によるその後の充填のために、その後置かれた誘電体基板中に最後の金属層まで通して穴開けするためにレーザーを使用する。ビアを作り出すこのアプローチは時には『ドリルアンドフィル』と称され、それによって作り出されるビアは、『ドリルアンドフィルビア』と称されることができる。

複数の欠点が、ドリルアンドフィルビアアプローチにはある。各ビアが別々に穴開けされる必要があるので、処理率が限定され、精巧な多ビアＩＣ基板およびインターポーザを製作するコストがひどく高くなる。大きな配列では、ドリルアンドフィル方法論によって互いに極めて近傍に異なるサイズおよび形状を有する高密度の高品質ビアを生成することは、困難である。さらに、レーザー穴開けされたビアは誘電材料の厚さを通して内部に粗い側壁およびテーパーを有する。このテーパリングは、ビアの有効径を減少させる。それはまた、特に超小型ビア径で前の導電性金属層に対する電気接触に悪影響を与え、それによって信頼性問題を引き起こすかもしれない。その上、側壁は穴をあけられる誘電体がポリマーマトリクス内にガラスまたはセラミックファイバを備える複合材料であるところでとりわけ粗く、また、この粗さは迷いインダクタンスに結びつくことがある。

穴開けされたビアホールの充填プロセスは、通常銅の電気メッキによって達成される。ドリル孔への電気メッキは陥凹形成に結びつく可能性があり、ここで、小さなクレータがビアの終端に生ずる。あるいは、ビアチャネルが、それが保持することができるより多くの銅で充填されるところでオーバフィルが起こる場合があり、また、周囲の材料の上に突き出る半球形の上面が作り出される。高密度基板およびインターポーザを製作する時必要に応じて、その後ビアを順に重ねてスタックする時、陥凹形成およびオーバフィルの両方が困難を作り出す傾向がある。さらに、理解されるであろうことは、特にそれらがインターポーザまたはＩＣ基板設計の同じ相互接続層内でより小型のビアに近接している時、大きなビアチャネルは均一に充填するのが困難であることである。

受け入れられるサイズおよび信頼性の範囲は、時間とともに向上している。それにもかかわらず、上記の欠点は、ドリルアンドフィル技術に固有で可能なビアサイズの範囲を限定すると予想される。レーザー穴開けが丸いビアチャネルを作り出すために最良であることが更に注意される。スロット形状のビアチャネルが理論的にレーザーミリングによって製作されることができるとはいえ、実際、製作されることができる幾何学形状の範囲はいくぶん限定され、および、与えられた支持構造体のビアは一般的に円柱形で実質的に同一である。

ドリルアンドフィルによるビアの製作は高価であり、および相対的に費用効果的な電気メッキプロセスを使用してそれによって銅によって作り出されるビアチャネルを均一に一貫して充填することは困難である。

複合誘電材料内にレーザー穴開けされたビアは、実用的に６０×１０^−６ｍの最小直径に限定され、かつそれでも、必要とされる除去プロセスの結果、穴開けされる複合材料の性質に起因する有意なテーパリング形状、同じく粗い側壁に苦しむ。

前述のレーザー穴開けの他の限定に加えて、異なるサイズのビアチャネルが穴開けされて、そして次に、異なるサイズのビアを製作するために金属で充填される時、ビアチャネルが異なる速度で埋まるという理由から、同じ層内に異なる直径のビアを作り出すことが困難であるという点で、ドリルアンドフィル技術の付加的限定事項がある。従って、異なるサイズのビアに対して堆積技法を同時に最適化することは不可能であるので、ドリルアンドフィル技術を特徴づける陥凹形成またはオーバフィルの典型的課題が深刻化する。

ドリルアンドフィルアプローチの欠点の多くを克服する一代替案は、別名『パターンメッキ』技術を使用して、フォトレジスト内に作り出されるパターンに銅または他の金属を堆積することによってビアを製作することである。

パターンメッキでは、シード層が最初に堆積される。次いで、フォトレジストの層がその上に堆積され、その後露光されてパターンを作り出し、かつシード層を露出させる溝を作るために選択的に除去される。ビア柱が、銅をフォトレジスト溝に堆積することによって作り出される。残りのフォトレジストが次いで除去され、シード層がエッチング除去され、一般的にポリマー含浸されたガラスファイバマットである誘電材料が、ビア柱をおおうためにその上におよびその周りに積層される。種々の技法およびプロセスが、次いで誘電材料を平坦化するために使用され、それの一部を除去してビア柱の端部を露出し、そこで次の金属層を構築するためにそれによって接地に対する導電接続を可能にすることができる。所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。

以下に『パネルメッキ』として知られる、代わりの、しかし密接に関連づけられた技術において、金属または合金の連続層が基板上へ堆積される。フォトレジストの層が基板の端部の上に堆積され、パターンがその中に現像される。現像されたフォトレジストのパターンが剥離され、その下に金属を選択的に露出し、それが次いでエッチング除去されることができる。未現像のフォトレジストが下層金属をエッチング除去されることから保護して、直立したフィーチャおよびビアのパターンを残す。

未現像のフォトレジストを剥離した後に、ポリマー含浸されたガラスファイバマットのような誘電材料が、直立した銅フィーチャおよび／またはビア柱周辺におよびその上に積層されることができる。平坦化の後、所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。

上記したパターンメッキまたはパネルメッキ方法論によって作り出されるビア層は、一般的に銅由来の『ビア柱』およびフィーチャ層として公知である。

理解されるであろうことは、マイクロエレクトロニクスの進化の全般的な推進力が高い信頼性を有するますますより小さい、より薄い、より軽いおよびより強力な製品を製作する方へ向けられるということである。厚い、コアを持つ相互接続部の使用は極薄の製品が到達可能であることを妨げる。相互接続ＩＣ基板または『インターポーザ』内にますますより高い密度の構造体を作り出すために、ますます小さい接続部のよりいっそう多くの層が必要とされる。実際に、時には、構成要素をスタックすることが望ましい。

メッキした積層構造体が銅または他の適切な犠牲基板上に堆積されるならば、基板がエッチング除去され、自立コアレス層状構造体を残すことができる。更なる層が、犠牲基板に以前に接着された側面上に堆積され、それによって両面ビルドアップを可能にすることができ、それが反りを最小化して平面性を達成するのを補助する。

高密度相互接続部を製作するための１つの柔軟な技術が、種々の幾何学的形状を有しかつ誘電マトリクス内に形成する金属ビアまたはビア柱フィーチャからなるパターンまたはパネルメッキした多層構造体を構築することである。金属は銅であることができ、誘電体はファイバ強化ポリマーであることができる。一般的に、例えばポリイミドのような、高ガラス転移温度（Ｔ_ｇ）を備えたポリマーが使用される。これらの相互接続部は、コアを持つかまたはコアレスであることができ、かつ構成要素をスタックするためのキャビティを含むことができる。それらは奇数または偶数の層を有することができ、ビアは非円形形状を有することができる。可能にする技術は、Ａｍｉｔｅｃ−Ａｄｖａｎｃｅｄ Ｍｕｌｔｉｌａｙｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社に付与された以前の特許内に記載されている。

例えば、Ｈｕｒｗｉｔｚ他に付与された特許文献３が、上位の電子支持構造体の構成における前駆体としての用途のために、誘電体内にビア配列を含む自立膜を製作する一方法を記載する。この方法は、犠牲キャリア上の誘電体周囲内に導電性ビアの膜を製作するステップと、自立積層配列を形成するために膜を犠牲キャリアから分離するステップとを含む。この種の自立膜に基づく電子基板は、積層配列を薄くして平坦化し、続いてビアを終端することによって形成されることができる。この刊行物は、全体として本願明細書に引用したものとする。

Ｈｕｒｗｉｔｚ他に付与された特許文献４が、第２のＩＣダイと直列に接続される第１のＩＣダイを支持するためのＩＣ支持体を製作するための一方法であって、このＩＣ支持体が絶縁周囲内の銅フィーチャおよびビアの交互層のスタックを備え、第１のＩＣダイがＩＣ支持体上へボンディング可能であり、および第２のＩＣダイがＩＣ支持体内部でキャビティ内にボンディング可能であり、キャビティが、銅ベースをエッチング除去し、かつビルトアップ銅を選択的にエッチング除去することによって形成される方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。

Ｈｕｒｗｉｔｚ他に付与された特許文献５が、以下のステップ、すなわち、（Ａ）第１のベース層を選択するステップと、（Ｂ）第１のベース層上へ第１の耐エッチング液バリア層を堆積するステップと、（Ｃ）交互の導電層および絶縁層の第１のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続されるステップと、（Ｄ）第１のハーフスタック上へ第２のベース層を塗布するステップと、（Ｅ）第２のベース層にフォトレジストの保護コーティングを塗布するステップと、（Ｆ）第１のベース層をエッチング除去するステップと、（Ｇ）フォトレジストの保護コーティングを除去するステップと、（Ｈ）第１の耐エッチング液バリア層を除去するステップと、（Ｉ）交互の導電層および絶縁層の第２のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続され、第２のハーフスタックが、第１のハーフスタックに実質的に対称のレイアップを有するステップと、（Ｊ）交互の導電層および絶縁層の第２のハーフスタック上へ絶縁層を塗布するステップと、（Ｋ）第２のベース層を除去するステップと、（Ｌ）スタックの外面上にビアの端部を露出することによって基板を終端し、かつそれに終端部を付加するステップと、を含む電子基板を製作する一方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。

特許文献３、特許文献４および特許文献５内に記述されるビア柱技術は、非常に多数のビアが同時に電気メッキされる、大量生産に向く。上記したように、現在のドリルアンドフィルビアは、約６０ミクロンの実効最小直径を有する。対照的に、フォトレジストおよび電気メッキを用いるビア柱技術は、非常により高密度のビアが得られることを可能にする。わずか３０ミクロンの直径のビア直径が可能であり、種々のビア幾何学形状および形状が同じ層内に共に製作されることができる。

時間とともに、ドリルアンドフィル技術およびビア柱堆積の両方が更なる小型化ならびにより高密度のビアおよびフィーチャを伴う基板の製作を可能にすることが予測される。それにもかかわらず、おそらくビア柱技術の開発が競争力を維持するように見える。

基板は、チップが他の構成要素とインタフェースすることを可能にする。チップと基板との間の電子通信を可能にするために信頼性が高い電子接続をもたらす方法で、チップは基板にボンディングされなければならない。

チップに基板を相互接続するのに用いられる高密度先端技術の中に、確立した「フリップチップ技術」があり、それらの先端上に半田または鉛フリー半田を有する半田バンプ、鉛フリー半田バンプまたは銅バンプがチップ終端パッド上に成長され、また、チップが次いで基板の上面上のパッドとそのバンプを相互接続するために反転される。チップバンプおよびピッチがより密になっているので、先進基板は時にはチップバンプへの相互接続を補助するためにそれら自体のバンプを備えている。基板パッド上のこの種のバンプはまた、「ＳｏＰ」（パッド上半田）バンプとして知られており、また通常、（鉛スズ）半田または鉛フリー半田から成る。ＳｏＰバンプは一般に、ステンシル印刷およびその後のリフローによって、または電気メッキプロセスおよびその後のリフローによって基板終端パッドに付加される。この種のバンプは通常バンプ上に上部平坦面を生成するために熱および圧力を印加することによって「鋳造され」、それがダイ側面からバンプの配置を補助することができる。

１４０μｍから１５０μｍまでの基板上の最小バンプ配列ピッチが多くの用途で半田バンプのために現在用いられており、および、１４ナノメートルノードシリコンの導入に対応する５０μｍから６０μｍピッチが必要であると予測されている。

チップ上バンプおよび基板のために用いられる最も普及している鉛フリー半田組成物は、ＳＡＣ合金（スズ銀銅）である。しかしながら、種々の他の組成物が、時には用いられる。ますます、企業は機械および物理特性を変更してかつα粒子放射線カウントを最小化するために少ない分量の他の元素を備えた、および合金がさらなる純度を備えたこれらの合金の変形を採用してきた。

これまでよりタイトなピッチで基板上に半田バンプを生成することは、ステンシル印刷または半田球滴の現在の方法が、より微細なピッチでのすぐ近くの接続部間のショートのリスクを克服するためにますます正確でより高価である必要がある点で扱いにくい。

同時係属出願の特許文献１が、ＸＹ平面内に延在する少なくとも一対のフィーチャ層を備える多層複合電子構造体であって、フィーチャ層の各隣接する対が内側ビア層によって隔てられ、ビア層がＸＹ平面に対して垂直なＺ方向に隣接するフィーチャ層を連結するビア柱を備え、ビア柱が内側層誘電体内に埋め込まれ、この多層複合構造体が、ビア柱の外側層の端部を露出させるために薄くされた外側誘電材料内に埋められるビア柱の外側層からなる終端部を更に備える多層複合構造体を開示する。

特許文献１が、誘電体内に埋め込まれ、次いで銅ビア柱の端部が誘電体の表面と同一平面上にあるように薄くされた銅ビア柱を教示する。一般的に、３ミクロン未満の粗さで実質的に平らである外側誘電材料内に埋め込まれる露出端を備えたビア柱の薄くされた外側層および、ビア柱の露出された外側層がフリップチップバンプと相互接続可能である。それらが中に埋め込まれる誘電体と同一平面上にあるビア柱の端部が、リフローを通して半田付け可能金属によってまたはＺ−導電異方性接着材料によってフリップチップバンプに接続されることができる。

理解されるであろうことは、半田バンプと銅ビア柱間の接触領域は、銅ビア柱の断面領域に限定されるということである。全ての接点が、単一面内にある。これは、接点切断および電気的オープン不良の特定の故障発生度に導く。

特許文献２が、異なるアプローチを記述する。ここで、ＸＹ平面内に延在するフィーチャ層を備える多層複合電子構造体が再び記述され、フィーチャ層の各隣接する対が、ＸＹ平面に対して垂直なＺ方向に隣接するフィーチャ層を連結するビア柱を備える内側ビア層によって隔てられ、ビア柱が内側層誘電体内に埋め込まれる。開示される構造体において、多層複合構造体が、少なくとも１個のマイクロバンプを備える終端部の少なくとも１つの外側層を更に備え、この少なくとも１個のマイクロバンプが、半田付け可能材料によって被覆されるビア柱を備える。マイクロバンプ上の半田付け可能材料が、チップに取り付けられるべきフリップチップパッケージの半田バンプと融着する。これが、追加的な半田付け可能材料を与えて接着を補助する。この解決法は、必要とされる追加的な処理および半田付け可能材料の異なる組成物の理由で、他の終端技術と比べていくぶん高価である。

いくつかのダイ用途に対する別の課題は、超低α粒子カウントを有する半田付け可能材料を提供することである。これは、高価でかつ電気メッキされた材料によって達成するのが困難である。

２０１３年６月７日出願、米国特許出願第１３／９１２，６５２号明細書 ２００４年１月８日出願、米国特許出願第１４／１５０，６８３号明細書 米国特許第７，６８２，９７２号明細書、名称「先端多層コアレス支持構造体およびそれらの製作のための方法」 米国特許第７，６６９，３２０号明細書、名称「チップパッケージング用のコアレスキャビティ基板およびそれらの製作」 米国特許第７，６３５，６４１号明細書、名称「集積回路支持構造体およびそれらの製作」

本発明の実施態様は、これらの問題に対処する。

第１の態様は、ＸＹ平面内に延在するフィーチャ層を備える多層複合電子構造体であって、フィーチャ層の各隣接する対が内側ビア層によって隔てられ、ビア層がＸＹ平面に対して垂直なＺ方向に隣接するフィーチャ層を連結するビア柱を備え、ビア柱が内側層誘電体内に埋め込まれ、この多層複合構造体が、各銅柱の一部が誘電体の外側層の表面を越えて突き出るように、誘電体の外側層内に部分的にだけ埋め込まれる銅柱の二次元配列を備える終端部の少なくとも１つの外側層を更に備える多層複合電子構造体を提供することを目的とする。

任意選択で、少なくとも１本の銅ビア柱が誘電体の外側層の表面を越えて５〜５０ミクロン突き出る。

一般的に、この少なくとも１本の銅ビア柱が誘電体の外側層の表面を越えて１０〜３０ミクロン突き出る。

一般的に、誘電体の外側層がパッドの外側層を越えて少なくとも５ミクロン延出する。

一般的に、誘電体の外側層がパッドの外側層を越えて２０ミクロン未満延出する。

一般的に、誘電体の外側層が下位誘電層を越えて少なくとも１０ミクロン延出する。

一般的に、ビア柱の断面積がＩＣチップのチップバンプと両立する範囲にある。

一般的に、銅柱の直径は６０から１１０ミクロンまでの範囲である。

任意選択で、銅柱の直径が最低２５ミクロンである。

一般的に、隣接する銅ビア柱の分離が最低１５ミクロンである。

一般的に、外側層内の銅ビア柱のピッチが、４０ミクロンである。

任意選択で、外側誘電体は、１００ナノメートル未満の平滑性を有する。

好ましくは、外側誘電体は、５０ナノメートル未満の平滑性を有する。

任意選択で、外側誘電体は、ＮＸ０４Ｈ（セキスイ）、ＨＢＩ−８００ＴＲ６７６８０（Ｔａｉｙｏ）およびＧＸ−１３（味の素）からなる群から選択される。

第２の態様は、誘電体内に埋め込まれるビア柱の外側層を有する多層複合構造体の側面を終端する方法であって、以下のステップ、すなわち：
（ｉ）基板を得るステップ；
（ｉｉ）銅ビアを露出させるために外側層を薄くするステップ；
（ｉｉｉ）薄くされた表面の上に銅の層をスパッタリングするステップ；
（ｉｖ）フォトレジストの最後から２番目のパターンを塗布して、露光してかつ現像するステップ；
（ｖ）外側フィーチャ層をパターンに電気メッキするステップ；
（ｖｉ）フォトレジストの最後から２番目のパターンを剥離するステップ；
（ｖｉｉ）銅柱の所望のパターンに対応するフォトレジストの最後のパターンを塗布して、露光してかつ現像するステップ；
（ｖｉｉｉ）銅柱をフォトレジストの最後のパターンにパターンメッキするステップ；
（ｉｘ）フォトレジストの最後のパターンを剥離するステップ；
（ｘ）シード層をエッチング除去するステップ；
（ｘｉ）誘電外側層を積層するステップ；
（ｘｉｉ）誘電外側層を平坦化するステップ；
（ｘｉｖ）ビア柱の端部を所望の深さまで露出させるために誘電外側層をプラズマエッチングするステップ、および
（ｘｖ）銅柱にプリフラックス（ＯＳＰ）を付加するステップを含む方法を目的とする。

任意選択で、誘電外側層はフィルム誘電体および乾燥フィルム半田マスクからなる群から選択される。

一実施態様において、プラズマエッチングのステップ（ｘｉｖ）が、酸素、四フッ化炭素およびフッ素からなる群から選ばれるガスの少なくとも１つをイオン化するステップを含む低圧雰囲気でのイオン衝撃に曝露するステップを含む。

任意選択で、この方法が基板の反対側面上に終端部を付加するステップ（ｘｉｉｉ）を更に含む。

一実施態様において、終端部を付加するステップが：
（ａ）銅ビアの端部を露出させるために反対側面を薄くするステップ；
（ｂ）銅シード層をスパッタリングするステップ；
（ｃ）フォトレジスト層を塗布して、露光してかつ現像するステップ；
（ｄ）銅パッドをフォトレジストに電気メッキするステップ；
（ｅ）前記フォトレジストを剥離するステップ；
（ｆ）シード層を除去するステップ、および
（ｇ）基板の上に半田マスクを堆積してかつその間に銅パッドをオーバーラップするステップを含む。

本発明のより良い理解のためにおよびそれがどのように実行に移されることができるかを示すために、単に例証として添付の図面に、参照がここでなされる。

ここで詳細に図面に対する特定の参照によって、示される詳細が例として、かつ、本発明の好適な実施態様に関する例証となる議論のためだけにあり、ならびに、本発明の原理および概念上の態様の最も役立って容易に理解される説明であると信じられることを提供するために提示される、と強調される。この点に関しては、本発明の基本理解のために必要であるより、より詳細に本発明の構造細部を示すために何の試みもなされず、図面と共になされる記述は、本発明のいくつかの形態が実際問題としてどのように具体化されることができるかを当業者にとって明らかにする。添付の図面において：

フリップチップ技術を用いて、それに対してＩＣをよりしっかりと接続するための多層複合電子構造体上に突出銅ビア柱終端部を製造するためのプロセスのステップを例示する流れ図である； 多層複合電子構造体の概略図である； 埋め込まれた柱の端部を露出させるために薄くされた第１側面を有する図１（ｉ）の多層複合電子構造体の概略図である； 薄くされた表面上へスパッタリングされた銅シード層を備えた図１（ｉｉ）の多層複合電子構造体の概略図である； パッドのパターンを形成するフォトレジストの塗布、露光および現像の後の図１（ｉｉ）の多層複合電子構造体の概略図である； 銅をフォトレジストにメッキした後の図１（ｉｖ）の多層複合電子構造体の概略図である； フォトレジストを剥離した後の直立した銅パッドを備えた多層複合電子構造体の概略図である； 終端ペグのパターンを形成するフォトレジストの塗布、露光および現像の後の多層複合電子構造体の概略図である； 銅をパターン化されたフォトレジストにメッキした後の多層複合電子構造体の概略図である； フォトレジストを剥離した後の直立した銅および半田バンプの配列を備えた多層複合電子構造体の概略図である； 銅シード層をエッチング除去した後の直立した銅および半田バンプの配列を備えた多層複合電子構造体の概略図である； 銅柱の上に積層されたフィルム誘電体または乾燥フィルム半田マスクを備えた多層複合電子構造体の概略図である； 一般的に化学機械研摩（ＣＭＰ）を用いて、銅柱の配列の上に積層されたフィルム誘電体または乾燥フィルム半田マスクを平坦化する任意選択の段階の後の多層複合電子構造体の概略図である； 銅ビアの端部を露出させるために削られた多層複合電子構造体の反対側面を示す； その上にスパッタリングされた銅シード層を備えた多層複合電子構造体の反対側面を示す； 塗布、露光および現像の後のフォトレジストのパターンを備えた多層複合電子構造体の反対側面を示す； フォトレジストのパターンに電気メッキされた銅層を備えた多層複合電子構造体の反対側面を示す； フォトレジストを剥離した後の多層複合電子構造体の反対側面を示す； シード層をエッチング除去した後の多層複合電子構造体の反対側面を示す； パターン化された半田マスクを堆積した後の多層複合電子構造体の反対側面を示す； 所望の深さまで銅ビア柱の端部を露出させるために誘電フィルムをプラズマエッチングした後の第１側面を示す、および 銅ビア柱を保護するためにプリフラックスを付加した後の第１側面を示す。 ボールグリッドアレイによって基板の反対側面を終端するためのプロセスを例示する流れ図である； インラインプラズマエッチングステーションの概略図である； 基板の表面上の誘電体によって隔てられる銅パッドを示し、かつ、上方から、すなわち０°の角度からそこで直立した銅ビア柱を示す走査電子顕微鏡写真（ＳＥＭ顕微鏡写真）であり、および 基板の表面上の誘電体によって隔てられ、かつそこで直立した銅ビア柱を有する銅パッドを、上方からおよび４５°の角度から、スケールバーが１００ミクロンであるような拡大倍率で示す走査電子顕微鏡写真である。種々の図面内の同様な参照番号および指示は、同様な要素を示した。

以下の記述では、ガラスファイバによって強化された、誘電マトリクス内の金属ビア、特にポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）またはそれらの混和物のような、ポリマーマトリクス内の銅ビア柱からなる支持構造体が考慮される。

ここにて組み込まれる、Ｈｕｒｗｉｔｚ他に付与された特許文献３、特許文献４および特許文献５に記載されるように、非常に多くのビア柱を備えた基板の非常に大きな配列を備える大きなパネルが製作されることができるということが、Ａｃｃｅｓｓのフォトレジストおよびパターンまたはパネルメッキおよび積層技術の特徴である。この種のパネルは、実質的に平坦でおよび実質的に円滑である。

フォトレジストを用いて電気メッキすることによって製作されるビアがドリルアンドフィルによって作り出されるビアと比べて狭くなることができることがＡｃｃｅｓｓの技術の更なる特徴である。現在、最も狭いドリルアンドフィルビアは、約６０ミクロンである。フォトレジストを用いた電気メッキによって、５０ミクロン未満の分解能またはさらに３０ミクロンさえ達成可能である。ＩＣをこの種の基板に連結することは、難しい。フリップチップ連結のための１つのアプローチは、誘電体の表面と同一平面上にある銅パッドを設けることである。この種のアプローチは、本発明の発明者に付与された特許文献１内に記述されている。

別のアプローチは、パッド上半田（ＳｏＰ）終端部を設けることであり、そこで銅ビアを終端するために半田バンプが支持構造体に付加される。このアプローチの１バージョンが、本発明の発明者に付与された特許文献２内に記述された。

第１のアプローチは、ダイから基板へのアセンブリ中にダイ傾斜現象のリスクがあるので、平坦でないバンプカウント分布を備えた超薄型ダイに対して難しくなるかもしれず、一方、第２のアプローチは、さまざまな金属組成物を有する半田付け可能材料を電気メッキする必要性、およびいくつかの用途では超低α粒子カウントを必要とする半田付け可能材料を電気メッキする理由でより高価になるかもしれない。

本発明の実施態様は、支持構造体の表面から突き出る銅柱を形成することによってこれらの問題に対処する。これらの突出銅柱は、フリップチップＩＣ上の半田バンプの半田付け可能材料が銅柱の周辺部にオーバレイして接着することを可能にし、かつそれの端部にだけでなく「３点接触」を形成し、かつそれによって、とりわけ平坦でないバンプカウント分布、すなわち分離されたバンプを備えた領域および高密度のバンプを備えた領域を有するダイ設計によって、アセンブリプロセス中のダイ傾斜を最小化するのを助ける。加えて、銅柱が基板の誘電体の表面からフリップチップを持ち上げてアンダーフィルに対するキャビティを形成し、かつ、直立した銅柱が、アンダーフィルがダイと基板との間のギャップに流れて充填するのを容易にする。したがって、半田付け可能材料の電気機械結合はより強く、ＩＣ−基板相互接続に対して追加的な機械的頑丈さをもたらすアンダーフィルはより効果的である。

図１および図１（ｉ）から１（ｘｖ）を参照して、フリップチップ技術を用いてそれに対してＩＣを接続するための多層複合電子構造体上に極微細ピッチ銅ビア柱終端部を製造するためのプロセスが、記述される。

第１に、図１（ｉ）に示すように従来技術の多層複合支持構造体が得られる−ステップ１（ｉ）。多層支持構造体１００は、個々の層を絶縁する誘電体１１０、１１２、１１４、１１６の層によって隔てられる構成要素またはフィーチャ１０８の機能層１０２、１０４、１０６を含む。誘電層を通してのビア１１８は、隣接する機能またはフィーチャ層１０２、１０４、１０６内のフィーチャ１０８間の電気接続を与える。したがって、フィーチャ層１０２、１０４、１０６はＸＹ平面内の、層内に概ね配置されるフィーチャ１０８および誘電層１１０、１１２、１１４、１１６を横切って電流を導通するビア１１８を含む。ビア１１８は、最小のインダクタンスを有するように概ね設計されていて、かつその間に最小静電容量を有するように十分に隔てられる。

ビアは、ドリルアンドフィルによって製作されることができるが、多数のビアが同時に製作されることを可能にすることによって、製作のより大きな柔軟性、より高い精度およびより効率的な処理をもたらすために、好ましくは、Ｈｕｒｗｉｔｚ他に付与された特許文献３、特許文献４および特許文献５内に記述される技術を用いて電気メッキすることによってビアが製作される。ビア柱技術は、異なる直径のビア、非円形ビア、ファラデーケージ、埋め込み受動素子および他のフィーチャを可能にする。理解されるであろうことは、図１（ｉ）は説明のための概略図であることである。現実の基板は、より多くのまたはより少ないフィーチャ層およびより多くのまたはより少ないビアを有することができる。一般的に、基板１００は非常に大きな数のビアを備える。ビア、フィーチャ層および誘電体のおよび、その後の概略図内の、追加的な要素の相対寸法は、例証となるだけであり、かつ一定の比率ではない。

チップがフリップチップボンディングによってそれに連結されるべき多層複合電子構造体１００の側面が、最初に薄くされ−ステップ１（ｉｉ）、銅ビア１１０の端部を露出させる、図１（ｉｉ）を参照。化学、機械、または好ましくは、化学機械研摩ＣＭＰが用いられることができる。次に、銅のシード層１２０が、薄くされた表面の上にスパッタリングされる−ステップ（ｉｉｉ）。得られる構造体が、図１（ｉｉｉ）内に図式的に例示される。

図１（ｉｖ）を参照して、フォトレジスト層１２２が、パッドのパターンを形成するために塗布され、露光されて現像される−ステップ（ｉｖ）。図１（ｖ）に示すように、銅パッド１２４が次いでフォトレジストにメッキされ−ステップ（ｖ）、銅シード層１２０が、アノードとして働く。

次に、図１（ｖｉ）でフォトレジスト１２２が、剥離され、直立した銅パッド１２４およびその間のシード層１２０を露出させる。

図１（ｖｉｉ）を参照して第２のフォトレジスト層１２６が、終端ペグのパターンを形成するために塗布され、露光されて現像される−ステップ１（ｖｉｉ）。

銅柱１２８が、次に図１（ｖｉｉｉ）内に図式的に示される構造体を形成するためにパターン化されたフォトレジスト１２６にメッキされる−ステップ１（ｖｉｉｉ）。

フォトレジスト１２６が、次に剥離され−ステップｉｘ、直立した銅柱の配列を備えた多層複合電子構造体を示す図１（ｉｘ）内に例示される構造体を形成する。

銅シード層１２０が、次にエッチング除去される−ステップ（ｘ）。図１（ｘ）内に示される構造体を形成する。

フィルム誘電体または乾燥フィルム半田マスク１３２が銅柱１２８の配列の上に積層される−ステップ（ｘｉｉ）。銅柱１２８の配列の上に積層されるフィルム誘電体または乾燥フィルム半田マスク１３２を備えた多層複合電子構造体１００の概略図が、図１（ｘｉ）内に示される。

しばしば、フィルム誘電体／乾燥フィルム半田マスク１３２の表面はむしろでこぼこであり、および、任意選択で、フィルム誘電体／乾燥フィルム半田マスク１３２が一般的に化学機械研摩（ＣＭＰ）を用いて平坦化される−ステップ１（ｘｉｉ）、図１（ｘｉｉ）を参照。

この段階で、ボールグリッドアレイによって基板１００の反対側面を終端することは都合がいい。そのように実行するためのプロセスが、図２内に示され、および、さまざまな構造体が、図１（ｘｉｉｉ）ａから図１（ｘｉｉｉ）ｇ内に例示される。

したがって、図１（ｘｉｉｉ）ａから図１（ｘｉｉｉ）ｇおよび図２を参照して、多層複合電子構造体１００の反対側面を終端するために、反対側面が削られ−ステップａ、図１（ｘｉｉｉ）ａ内に図式的に示されるように、銅ビア１１６の端部を露出させる。銅が、次いでスパッタリングされ−ステップｂ−図１（ｘｉｉｉ）ｂ内に図式的に示されるように、削られた表面の上に銅シード層１３４を形成する。図１（ｘｉｉｉ）ｃを参照して、フォトレジスト１３６が次に塗布され、露光されてかつ現像される−ステップｃ。図１（ｘｉｉｉ）ｄに示すように、銅層１３８が次にフォトレジスト１３６のパターンに電気メッキされる−ステップｄ−。フォトレジスト１３６が、次に剥離され−ステップｅ、図１（ｘｉｉｉ）ｅにて図示した構造体を形成する。シード層１３４が、次にエッチング除去され−ステップｆ、図１（ｘｉｉｉ）ｆ内に例示される構造体を形成し、そして次に、パターン化された半田マスク１４０がまわりに塗布され−ステップｇ−かつ銅パッド１３８をオーバーラップして、図１（ｘｉｉ）ｇ内に示される構造体を形成する。

次いで（ダイアセンブリの後）完成したパッケージのボールグリッドアレイ（ＢＧＡ）相互接続を作り出すために半田球が銅パッド１３８上へ付加されることができる。

図３を参照して、インラインプラズマエッチングステーション３００が図式的に示される。これは、キャリア３０４が基板３０６をその中で支持する真空槽３０２から成る。例えば、酸素、四フッ化炭素（ＣＦ４）およびアルゴンのようなプラズマエッチングプロセスのためにイオン化されるべきガスが、真空槽３０２内に吸気口３１２を通して導入されることができる。基板３０６と上側電極３０８との間に電位差を維持することによって、プラズマゾーン３１４が作り出される。

図３内に図式的に示される機器３００を用いるイオン補助プラズマエッチングプロセスによって、誘電フィルム１３２が、所望の深さまで銅柱１２８の端部を露出されたままにするために除去されることができる−ステップ（ｘｉｖ）、図１（ｘｉｖ）を参照。

図３のプラズマエッチングシステムは、誘電体を越えて延出する銅柱１２８の高さが制御されることができるように、ポリマー誘電体の高度に再現可能な腐食を形成する。銅柱１２８の高さは、例えば５μｍと５０μｍとの間の範囲内のどこにでも、かつ好ましくはおよそ１０μｍと３０μｍとの間の範囲内にあることができる。分光反射計が、誘電体厚を測定するために用いられることができる。従って、このレベルの精度が、高い再現性で達成するのが容易である。

プラズマ腐食されてない残りの誘電体の厚さ範囲は通常、一般的に厚さ約７μｍから２０μｍの範囲内にある導体パッドの上に５μｍから２０μｍの範囲にあり、それで、外側層の誘電体は通常前に堆積された誘電体を越えて約１２μｍから４０μｍのどこかまで延出する。

銅ビア柱１２８の直立した端部は、プリフラックス（ＯＳＰ）のような市販の有機ニス１５０によって保護されることができ（ステップ（ｘｖ）、図１（ｘｖ））、それがフリップチップを直立した銅柱１２８に取り付けるために容易に溶解されることができる。

銅柱１２８の端部が直立しているので、ＩＣのフリップチップバンプから半田が銅柱１２８の周辺部の回り（銅柱１２８が円柱形である周囲）に付着することができ、かつ、ただ柱の平坦な端部に対してだけでなく、より強い「３点接触」連結が形成される。さらに、フリップチップが銅柱１２８によってプラズマで薄くされた誘電体１３２から離れて持ち上げられるので、アンダーフィルがその中に濡れて充填するように流れることができるボイドがあり、フリップチップの下側および誘電体１３２の両方により良い接着を形成する。この点に関しては、銅柱１２８がアンダーフィルをつなぎ留めるのを助ける。さらに、アンダーフィルおよび延性銅柱のより良い浸透は、ＩＣのシリコンと基板のポリマー誘電体との間の熱膨張率のミスマッチに起因してＩＣチップがとび出すのを妨げるのを助ける。

図４ａを参照して、基板の表面上の誘電体４０４によって隔てられる銅パッド４０２を示し、かつ、上方からすなわち０°の角度から、直立した銅ビア柱４０６をそこで示す、走査電子顕微鏡写真（ＳＥＭ顕微鏡写真）が示される。スケールバーは、１００ミクロンであってビア柱が直径約５０ミクロンであることを示す。

図４ｂを参照して、基板の表面上の誘電体４０４によって隔てられ、かつそこで直立した銅ビア柱４０６を有する銅パッド４０２を、上方からおよび４５°の角度から、スケールバー４０８が１００ミクロンであるような拡大倍率で示す走査電子顕微鏡写真が示される。

理想的には、銅ビア１２８は、それに対して付着されるべきチップ上の半田バンプに類似した直径を有する。一般的に６０μｍから１１０μｍまでである。上記の技術は、わずか３５μｍのバンプ直径の銅柱を可能にする。これらは、およそ２０μｍの間隔で隔てられることができ、５５μｍのピッチを形成する。実際に、１５ミクロン空間によって隔てられる１５ミクロン直径のマイクロ柱が、さらに可能である。

外側層の非常に高ピッチの基板配列を積層するのに適切であると見いだされた市販の複数のポリマー誘電フィルムがある。これらは、セキスイから入手可能なＮＸ０４Ｈ、Ｔａｉｙｏから入手可能なＨＢＩ−８００ＴＲ６７６８０および味の素から入手可能なＧＸ−１３を含む。

上記の記述は、説明だけとして提供される。理解されるであろうことは、本発明は多くの変形例が可能であるということである。

本発明のいくつかの実施態様が、記述された。それにもかかわらず、種々の変更が本発明の主旨と範囲から逸脱することなく、なされることができることが理解される。したがって、他の実施態様は以下の請求項の範囲内である。

したがって当業者は、本発明が上に特に図と共に記載されたものに限定されないということを認識する。むしろ本発明の有効範囲は、添付の請求の範囲によって規定され、かつ上記のさまざまな特徴の組合せおよび副組合せ、同じく、前述の記述を読み込むと即座に当業者に思いつくであろう、その変形例および変更の両方を含む。

請求項において、語「備える（ｃｏｍｐｒｉｓｅ）」、および「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えた（ｃｏｍｐｒｉｓｉｎｇ）」、等のようなその変形は、記載される構成要素が含まれるが、しかし、一般に他の構成要素の除外ではないことを示唆する。

１００ 多層支持構造体 基板
１０２、１０４、１０６ 機能層
１０８ フィーチャ
１１０、１１２、１１４、１１６ 誘電体
１１０ 銅ビア
１１６ 銅ビア
１１８ ビア
１２０ シード層
１２２ フォトレジスト層
１２４ 銅パッド
１２６ フォトレジスト層
１２８ 銅ビア柱
１３０ 半田バンプ
１３２ 半田マスク
１３４ 銅シード層
１３６ フォトレジスト
１３８ 銅パッド
１４０ 半田マスク
１５０ 有機ニス
３００ プラズマエッチングステーション
３０２ 真空槽
３０４ キャリア
３０６ 基板
３０８ 上側電極
３１２ 吸気口
３１４ プラズマゾーン
４０２ 銅パッド
４０４ 誘電体
４０５ 銅ビア柱
４０６ 銅ビア柱
４０８ スケールバー

Claims (19)

1. ＸＹ平面に延在するフィーチャ層を備える多層複合電子構造体であって、フィーチャ層の各隣接する対が内側ビア層によって隔てられ、前記ビア層が前記ＸＹ平面に対して垂直なＺ方向に隣接するフィーチャ層を連結するビア柱を備え、前記ビア柱が内側層誘電体内に埋め込まれ、前記多層複合構造体が、各銅柱の一部が誘電体の外側層の表面を越えて突き出るように、前記誘電体の外側層内に部分的にだけ埋め込まれる銅柱の二次元配列を備える終端部の少なくとも１つの外側層を更に備える多層複合電子構造体。
2. 前記銅柱の配列が前記誘電体の外側層の表面を越えて５〜５０ミクロン突き出ることを特徴とする請求項１に記載の多層複合電子構造体。
3. 前記銅柱の配列が前記誘電体の外側層の表面を越えて１０〜３０ミクロン突き出ることを特徴とする請求項１に記載の多層複合電子構造体。
4. 前記誘電体の外側層がパッドの外側層を越えて少なくとも５ミクロン延出することを特徴とする請求項１に記載の多層複合電子構造体。
5. 前記誘電体の外側層がパッドの外側層を越えて２０ミクロン未満延出することを特徴とする請求項１に記載の多層複合電子構造体。
6. 前記誘電体の外側層が下位誘電層を越えて少なくとも１０ミクロン延出することを特徴とする請求項１に記載の多層複合電子構造体。
7. 前記銅柱の断面積がＩＣチップのチップバンプと両立する範囲にあることを特徴とする請求項１に記載の多層複合電子構造体。
8. 前記銅柱の直径が６０から１１０ミクロンまでの範囲であることを特徴とする請求項１に記載の多層複合電子構造体。
9. 前記銅柱の直径が最低２５ミクロンであることを特徴とする請求項１に記載の多層複合電子構造体。
10. 隣接する銅ビア柱の分離が最低１５ミクロンであることを特徴とする請求項１に記載の多層複合電子構造体。
11. 外側層内の前記銅柱のピッチが、４０ミクロンであることを特徴とする請求項１に記載の多層複合電子構造体。
12. 前記外側誘電体が、１００ナノメートル未満の平滑性を有することを特徴とする請求項１に記載の多層複合電子構造体。
13. 前記外側誘電体が、５０ナノメートル未満の平滑性を有することを特徴とする請求項１に記載の多層複合電子構造体。
14. 前記外側誘電体が、ＮＸ０４Ｈ（セキスイ）、ＨＢＩ−８００ＴＲ６７６８０（Ｔａｉｙｏ）およびＧＸ−１３（味の素）からなる群から選択されることを特徴とする請求項１に記載の多層複合電子構造体。
15. 誘電体内に埋め込まれたビア柱の外側層を有する多層複合構造体の側面を終端する方法であって、以下のステップ、すなわち：
    （ｉ）基板を得るステップ；
    （ｉｉ）前記銅ビアを露出させるために前記外側層を薄くするステップ；
    （ｉｉｉ）前記薄くされた表面の上に銅の層をスパッタリングするステップ；
    （ｉｖ）フォトレジストの最後から２番目のパターンを塗布して、露光してかつ現像するステップ；
    （ｖ）外側フィーチャ層を前記パターンに電気メッキするステップ；
    （ｖｉ）前記フォトレジストの最後から２番目のパターンを剥離するステップ；
    （ｖｉｉ）銅柱の所望のパターンに対応するフォトレジストの最後のパターンを塗布して、露光してかつ現像するステップ；
    （ｖｉｉｉ）銅柱を前記フォトレジストの最後のパターンにパターンメッキするステップ；
    （ｉｘ）前記フォトレジストの最後のパターンを剥離するステップ；
    （ｘ）前記シード層をエッチング除去するステップ；
    （ｘｉ）誘電外側層を積層するステップ；
    （ｘｉｉ）前記誘電外側層を平坦化するステップ；
    （ｘｉｖ）ビア柱の端部を所望の深さまで露出させるために前記誘電外側層をプラズマエッチングするステップ、および
    （ｘｖ）前記銅柱にプリフラックス（ＯＳＰ）を付加するステップを含む方法。
16. 前記誘電外側層がフィルム誘電体および乾燥フィルム半田マスクからなる群から選択されることを特徴とする請求項１５に記載の方法。
17. プラズマエッチングのステップ（ｘｉｖ）が、酸素、四フッ化炭素およびフッ素からなる群から選ばれるガスの少なくとも１つをイオン化するステップを含む低圧雰囲気でのイオン衝撃に曝露するステップを含むことを特徴とする請求項１５に記載の方法。
18. 前記基板の反対側面上に終端部を付加するステップ（ｘｉｉｉ）を更に含むことを特徴とする請求項１５に記載の方法。
19. 請求項１８に記載の方法であって、終端部を付加するステップが：
    （ａ）前記銅ビアの端部を露出させるために前記反対側面を薄くするステップ；
    （ｂ）銅シード層をスパッタリングするステップ；
    （ｃ）フォトレジスト層を塗布して、露光してかつ現像するステップ；
    （ｄ）銅パッドを前記フォトレジストに電気メッキするステップ；
    （ｅ）前記フォトレジストを剥離するステップ；
    （ｆ）前記シード層を除去するステップ、および
    （ｇ）基板の上に半田マスクを堆積してかつその間に前記銅パッドをオーバーラップするステップを含む方法。