CN104183566A - 具有突出的铜端子柱的基板 - Google Patents

具有突出的铜端子柱的基板 Download PDF

Info

Publication number
CN104183566A
CN104183566A CN201410336713.5A CN201410336713A CN104183566A CN 104183566 A CN104183566 A CN 104183566A CN 201410336713 A CN201410336713 A CN 201410336713A CN 104183566 A CN104183566 A CN 104183566A
Authority
CN
China
Prior art keywords
dielectric
layer
copper
multilayer composite
composite electronic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410336713.5A
Other languages
English (en)
Other versions
CN104183566B (zh
Inventor
卓尔·赫尔维茨
黄士辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Yueya Semiconductor Co Ltd
Original Assignee
Zhuhai Advanced Chip Carriers and Electronic Substrate Solutions Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Advanced Chip Carriers and Electronic Substrate Solutions Technologies Co Ltd filed Critical Zhuhai Advanced Chip Carriers and Electronic Substrate Solutions Technologies Co Ltd
Publication of CN104183566A publication Critical patent/CN104183566A/zh
Application granted granted Critical
Publication of CN104183566B publication Critical patent/CN104183566B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)

Abstract

一种多层复合电子结构，其包括在X-Y平面内延伸的特征层，每个相邻成对的特征层被内通孔层分隔开，所述通孔层包括在垂直于X-Y平面的Z方向上连接相邻特征层的通孔柱，所述通孔柱嵌入在内层电介质中，所述多层复合电子结构还包括至少一个端子外层，所述至少一个端子外层包括至少一个铜柱，所述至少一个铜柱仅部分嵌入在电介质外层中，使得所述至少一个铜柱的一部分突出超过电介质外层表面。

Description

具有突出的铜端子柱的基板
本申请要求2013年6月7日提交的题为“芯片与基板之间的新型端子及连接(Novel Terminations and Couplings Between Chips and Substrates)”的美国专利申请号13/912,652和2014年1月8日提交的题为“具有超细间距倒装芯片凸点的基板(Substrates With Ultra Fine Pitch Flip Chip Bumps)”的美国专利申请号14/150,683的权益。美国专利申请13/912,652和14/150,683的全部内容通过引用并入本文。 
技术领域
本发明涉及端接互连结构以及芯片与基板之间的连接。 
背景技术
在对于越来越复杂的电子元件的小型化需求越来越大的带动下，诸如计算机和电信设备等消费电子产品的集成度越来越高。这已经导致要求支撑结构如IC基板和IC插件具有通过电介质材料彼此电绝缘且高密度的多个导电层和通孔。 
这种支撑结构的总体要求是可靠性和适当的电气性能、薄度、刚度、平坦度、散热性好和有竞争力的单价。 
在实现这些要求的各种途径中，一种广泛实施的创建层间互连通孔的制造技术是采用激光钻孔，所钻出的孔穿透后续布置的电介质基板直到最后的金属层，后续填充金属，通常是铜，该金属通过镀覆技术沉积在其中。这种成孔方法有时也被称为“钻填(drill & fill)”，由此产生的通孔可称为“钻填通孔”。 
钻填通孔方法存在多个缺点。因为每个通孔需要单独钻孔，所以生产率受限并且制造复杂的多通孔IC基板和插件的成本变得高昂。在大型阵列中，通过钻填方法难以生产出高密度和高品质的彼此紧密相邻且具有不同的尺寸和形状的通孔。此外，激光钻出的通孔具有穿过电介质材料厚度的粗糙侧壁和内向锥度。该锥度减小了通孔的有效直径。特别是在超小通孔直径的情况 下，也可能对于在先的导电金属层的电接触产生不利影响，由此导致可靠性问题。此外，在被钻的电介质是包括聚合物基质中的玻璃或陶瓷纤维的复合材料时，侧壁特别粗糙，并且这种粗糙度可能会导致产生附加的杂散电感。 
钻出的通孔的填充工艺通常是通过铜电镀来完成的。电镀填充钻孔会导致凹坑，即在通孔端部出现小坑。或者，当通孔通道被填充超过其容纳量的铜时，可能造成溢出，从而形成突出超过周围材料的半球形上表面。凹坑和溢出往往在如制造高密度基板和插件时所需的后续上下堆叠通孔时造成困难。此外，应该认识到，大的通孔通道难以均匀填充，特别是在其位于插件或IC基板设计的同一互连层内的较小通孔附近时。 
虽然可接受的尺寸范围和可靠性正在随着时间的推移而改善，但是上文所述的缺点是钻填技术的内在缺陷，并且预计会限制可能的通孔尺寸范围。还应该注意的是，激光钻孔是形成圆形通孔通道的最好方法。虽然理论上可以通过激光铣削制造狭缝形状的通孔通道，但是实际上可制造的几何形状范围比较有限，并且在给定支撑结构中的通孔通常是圆柱形的并且是基本相同的。 
通过钻填制造通孔是昂贵的，并且难以利用相对具有成本效益的电镀工艺用铜来均匀和一致地填充由此形成的通孔通道。 
在复合电介质材料中激光钻出的孔实际上被限制在60×10-6m的最小直径，并且由于所涉及的烧蚀过程以及所钻的复合材料的性质，甚至因此而遭受到显著的锥度形状以及粗糙侧壁的不利影响。 
除了上文所述的激光钻孔的其它限制外，钻填技术的另一限制在于难以在同一层中形成不同直径的通孔，这是因为当钻出不同尺寸的通孔通道并随后用金属填充以制造不同尺寸通孔时，通孔通道的填充速率不同所致。因此，作为钻填技术的特征性的凹坑或溢出的典型问题进一步恶化，因为不可能对不同尺寸通孔同时优化沉积技术。 
克服钻填方法的多个缺点的可选解决方案是利用又称为“图案镀覆(pattern plating)”的技术，通过将铜或其它金属沉积到在光刻胶中形成的图案内来制造通孔。 
在图案镀覆中，首先沉积种子层。然后在其上沉积光刻胶层，随后曝光形成图案，并且选择性地移除以制成暴露出种子层的沟槽。通过将铜沉积到光刻胶沟槽中来形成通孔柱。然后移除剩余的光刻胶，蚀刻掉种子层，并在 其上及其周边层压通常为聚合物浸渍玻璃纤维毡的电介质材料，以包围所述通孔柱。然后，可以使用各种技术和工艺来平坦化所述电介质材料，移除其一部分以暴露出通孔柱的端部，从而允许由此导电接地，用于在其上构建下一金属层。可在其上通过重复该工艺来沉积后续的金属导体层和通孔柱，以形成所需的多层结构。 
在一个替代性的但紧密关联的技术即下文所称的“面板镀覆(panel plating)”中，将连续的金属或合金层沉积到基板上。在基板的端部沉积光刻胶层，并在其中显影出图案。剥除被显影的光刻胶图案，选择性地暴露出其下的金属，该金属可随后被蚀刻掉。未显影的光刻胶保护其下方的金属不被蚀刻掉，并留下直立的特征结构和通孔的图案。 
在剥除未显影的光刻胶后，可以在直立的铜特征结构和/或通孔柱上或周边层压电介质材料，如聚合物浸渍玻璃纤维毡。在平坦化后，可通过重复该工艺在其上沉积后续的金属导体层和通孔柱，以形成所需的多层结构。 
通过上述图案镀覆或面板镀覆方法形成的通孔层通常被称为铜制的“通孔柱(via post)”和特征层。 
应该认识到，微电子演化的一般推动力涉及制造更小、更薄、更轻和更大功率的具有高可靠性的产品。使用厚且有芯的互连不能得到超轻薄的产品。为了在互连IC基板或“插件”中形成更高密度的结构，需要具有甚至更小连接的更多层。事实上，有时希望堆叠元件。 
如果在铜或其它合适的牺牲基板上沉积镀覆层压结构，则可以蚀刻掉基板，留下独立的无芯层压结构。可以在预先附着至牺牲基板上的侧面上沉积其它层，由此能够形成双面积层，从而最大限度地减少翘曲并有助于实现平坦化。 
一种制造高密度互连的灵活技术是构建包括在电介质基质中的具有各种几何形状和形式的金属通孔或通孔柱特征结构在内的图案或面板镀覆的多层结构。金属可以是铜，电介质可以是纤维增强聚合物，通常采用的是具有高玻璃化转变温度(Tg)的聚合物，如聚酰亚胺。这些互连可以是有芯的或无芯的，并可包括用于堆叠元件的空腔。它们可具有奇数或偶数层，且所述通孔可能具有非圆形形状。实现技术描述在授予Amitec-Advanced Multilayer Interconnect Technologies Ltd.的现有专利中。 
例如，赫尔维茨(Hurwitz)等人的题为“高级多层无芯支撑结构及其制 造方法(Advanced Multilayer Coreless Support Structures And Method for Their Fabrication)”的美国专利US 7,682,972描述了一种制造包括在电介质中的通孔阵列的独立膜的方法，所述膜用作构建优异的电子支撑结构的预型体，该方法包括以下步骤：在包围牺牲载体的电介质中制造导电通孔膜，和将所述膜与牺牲载体分离以形成独立的层压阵列。基于该独立膜的电子基板可通过将所述层压阵列减薄和平坦化，随后对通孔进行端接来形成。该公报通过引用全文并入本文。 
赫尔维茨(Hurwitz)等人的题为“用于芯片封装的无芯空腔基板及其制造方法(Coreless Cavity Substrates for Chip Packaging and Their Fabrication)”的美国专利US 7,669,320描述了一种制造IC支撑体的方法，所述IC支撑体用于支撑与第二IC芯片串联的第一IC芯片；所述IC支撑体包括在绝缘周围材料中的铜特征结构和通孔的交替层的堆叠，所述第一IC芯片可粘合至所述IC支撑体，所述第二IC芯片可粘合在所述IC支撑体内部的空腔中，其中所述空腔是通过蚀刻掉铜基座和选择性蚀刻掉累积的铜而形成的。该公报通过引用全文并入本文。 
赫尔维茨(Hurwitz)等人的题为“集成电路支撑结构及其制造方法(Integrated Circuit Support Structures and Their Fabrication)”的美国专利US7,635,641描述了一种制造电子基板的方法，包括以下步骤：(A)选择第一基础层；(B)将蚀刻阻挡层沉积到所述第一基础层上；(C)构建交替的导电层和绝缘层的第一半堆叠体，所述导电层通过贯穿绝缘层的通孔而互连；(D)将第二基础层施加到所述第一半堆叠体上；(E)将光刻胶保护涂层施加到第二基础层上；(F)蚀刻掉所述第一基础层；(G)移除所述光刻胶保护涂层；(H)移除所述第一蚀刻阻挡层；(I)构建交替的导电层和绝缘层的第二半堆叠体，导电层通过贯穿绝缘层的通孔而互连；其中所述第二半堆叠体具有与第一半堆叠体基本对称的构造；(J)将绝缘层施加到交替的导电层和绝缘层的所述第二半堆叠体上；(K)移除所述第二基础层，以及，(L)通过将通孔末端暴露在所述堆叠体的外表面上并对其施加端子来对基板进行端接。该公报通过引用全文并入本文。 
在美国专利US7,682,972、US7,669,320和US7,635,641中描述的通孔柱技术使其可以同时电镀大量通孔从而实现大规模生产。如前所述，现有的钻填通孔的有效最小直径为约60微米。与之区别的是，采用光刻胶和电镀的通孔柱技术能够获得更高的通孔密度。可以实现小至30微米直径的通孔直径并 且可以在同一层中同时制造各种几何尺寸和形状的通孔。 
随着时间的推移，预期钻填技术和通孔柱沉积技术两者都将能够实现制造进一步微型化的并且具有更高密度的通孔和特征结构的基板。然而，很明显的是，通孔柱技术的发展将会持续保持竞争能力。 
基板能够实现芯片与其它元件的连接。芯片必须以提供可靠电连接的方式连接在基板上，从而实现芯片与基板之间的电通信。 
用于将基板与芯片互连的高密度引线技术之一是已经确立的“倒装芯片(Flip Chip)”技术，其中在芯片端接焊盘上生长焊料凸点、无铅焊料凸点或在其顶端含有焊料或无铅焊料的铜凸点，然后将芯片倒装以将其凸点互连在基板的顶面焊盘上。由于芯片的凸点和间距变得越来越密集，所以先进基板有时配有自身凸点以辅助与芯片凸点的互连。这种在基板焊盘上的凸点也称为“SoP(焊盘上焊料)”凸点，并且通常由(铅锡)焊料或无铅焊料构成。一般通过丝网印刷随后回流或者通过电镀工艺随后回流将这种SoP凸点施加到基板的端接焊盘上。这种凸点一般利用加热和施加压力“模压”以在凸点上生成顶部平坦表面，从而能够有助于安放来自芯片侧的凸点。 
目前在许多应用中用于焊料凸点的基板上最小凸点阵列间距为140μm～150μm，并且与其预期需要对应于引入14nm节点硅的间距为50微米～60微米。 
用于芯片和基板上凸点的最常用的无铅焊料组合物是SAC合金(锡银铜)。然而，有时也使用多种其他组合物。越来越多的公司采用各种此类合金，此类合金具有少量其它元素并且在该合金中具有特别高的纯度，用以改善机械和物理性质以及最大程度减少α粒子辐射计数。 
在基板上生成具有甚至更紧密间距的焊料凸点是非常棘手的，这是因为目前的丝网印刷方法或焊料球滴(solder ball drops)方法要求越来越精确并且成本越来越高，以便克服在更微细间距的相邻连接之间的短路风险。 
2013年6月7日提交的待审查美国专利申请13/912,652公开了一种多层复合电子结构，其包括至少一对沿X-Y平面延伸的特征层，每个相邻对的特征层被内通孔层隔开，该通孔层包括通孔柱，该通孔柱在垂直于X-Y平面的Z方向上连接相邻的特征层，该通孔柱嵌入在内层电介质中，该多层复合电子结构还包括由嵌入在外电介质材料中的通孔柱外层构成的端子，该电介质材料经减薄后暴露出通孔柱外层的端部。 
美国专利申请13/912,652教导了嵌入在电介质中的铜通孔柱，随后经减薄使得铜通孔柱的端部与电介质表面齐平。通常，经减薄暴露出嵌入外电介质材料中的端部的铜通孔柱外层基本是平坦的，粗糙度低于3微米，并且暴露出的通孔柱外层可连接倒装芯片的凸点。可利用可焊金属通过回流或利用Z导各向异性粘接材料将与通孔柱所嵌入的电介质齐平的通孔柱端部连接至倒装芯片的凸点。 
应该认识到焊料凸点与铜通孔柱之间的接触面积受限于铜通孔柱截面积。所有接触均在单一平面上。这导致接触断开和电流断路故障具有一定的易发性。 
2004年1月8日提交的美国专利申请14/150683描述了一种不同的方法。这里同样描述了一种多层复合电子结构，其包括沿X-Y平面延伸的特征层，其中每个相邻对的特征层被内通孔层隔开，该通孔层包括通孔柱，该通孔柱在垂直于X-Y平面的Z方向上连接相邻的特征层，该通孔柱嵌入在内层电介质中。在所公开的结构中，该多层复合结构还包括至少一个端子外层，该端子外层包括至少一个微凸点，其中该至少一个微凸点包括被焊料封顶的通孔柱。在微凸点上的可焊材料与倒装芯片的微凸点熔融接合以连接芯片。这需要额外的可焊材料和辅助粘接剂。该解决方案在某种程度上比其它端子技术的成本更高，因为需要额外的处理和不同的可焊材料组合物。 
某些芯片应用的另一挑战是提供具有超低α粒子辐射计数的可焊材料。利用电镀材料来实现是高成本的和困难的。 
本发明的实施方案解决了这些问题。 
发明内容
本发明的第一方面涉及提供一种多层复合电子结构，其包括在X-Y平面内延伸的特征层，每个相邻成对的特征层被内通孔层分隔开，所述通孔层包括在垂直于X-Y平面的Z方向上连接相邻特征层的通孔柱，所述通孔柱嵌入在内层电介质中，所述多层复合电子结构还包括至少一个端子外层，所述至少一个端子外层包括铜柱的二维阵列，所述铜柱仅部分嵌入在电介质外层中，使得每个铜柱的一部分突出超过电介质外层的表面。 
任选地，至少一个铜通孔柱突出超过电介质外层表面5～50微米。 
通常，至少一个铜通孔柱突出超过电介质外层表面10～30微米。 
通常，电介质外层延伸超出焊盘外层至少5微米。 
通常，电介质外层延伸超出焊盘外层少于20微米。 
通常，电介质外层延伸超出下方电介质层至少10微米。 
通常，通孔柱的截面积范围与IC芯片的芯片凸点的面积相容。 
通常，铜柱的直径在60～110微米的范围内。 
任选地，铜柱的直径最小为25微米。 
通常，相邻的铜通孔柱的间隔最小为15微米。 
通常，外层中铜通孔柱的间距为40微米。 
任选地，外电介质具有低于100nm的光滑度。 
优选地，外电介质具有低于50nm的光滑度。 
任选地，外电介质选自包括NX04H(Sekisui)、HBI-800TR67680(Taiyo)和GX-13(Afinomoto)的组别。 
第二方面涉及一种对具有嵌入在电介质中的通孔柱外层的多层复合结构的一面进行端接的方法，包括以下步骤： 
(i)获取基板； 
(ii)减薄外层以暴露出铜通孔； 
(iii)在被减薄的表面上溅射铜层； 
(iv)施加、曝光和显影出倒数第二光刻胶图案； 
(v)在该图案中电镀外特征层； 
(vi)剥除所述倒数第二光刻胶图案； 
(vii)施加、曝光和显影出与铜柱所需图案对应的最终光刻胶图案； 
(viii)在所述最终光刻胶图案中图案镀覆铜柱； 
(ix)剥除所述最终光刻胶图案； 
(x)蚀刻掉种子层； 
(xi)层压电介质外层； 
(xii)平坦化所述电介质外层； 
(xiv)等离子体蚀刻所述电介质外层以暴露出所需深度的通孔柱端部；和 
(xv)对所述铜柱施加有机保焊膜(OSP)。 
任选地，所述电介质外层选自包括膜电介质和干膜焊料掩膜的组别。 
在一个实施方案中，等离子体蚀刻的步骤(xiv)包括在低压气氛下暴露于离子轰击，所述气氛包括电离至少一种选自包括氧、四氟化碳和氟的组别的气体。 
任选地，该方法还包括在基板的另一面上施加端子的步骤(xiii)。 
在一个实施方案中，施加端子包括： 
(a)减薄所述另一面以暴露出铜通孔的端部； 
(b)溅射铜种子层； 
(c)施加、曝光并显影光刻胶层； 
(d)在所述光刻胶中电镀铜焊盘； 
(e)剥除所述光刻胶； 
(f)移除所述种子层；和 
(g)在基板上的铜焊盘之间及其上方沉积焊料掩膜。 
附图说明
为了更好地理解本发明并示出本发明可以如何被呈现，纯粹以举例的方式作为参考，参照附图。 
现具体参照附图，必须强调的是特定的图示是示例性的并且目的仅在于说明性地讨论本发明的优选实施方案，并且基于提供被认为是对于本发明的原理和概念方面的描述最有用和最易于理解的图示的原因而被呈现。就此而言，没有试图将本发明的结构细节以超出对本发明基本理解所必需的详细程度来图示；参照附图的说明使本领域技术人员认识到本发明的几种形式可如何实际体现出来。在附图中： 
图1是图示在多层复合电子结构上利用倒装芯片技术制造突出的铜通孔 柱端子以使其更可靠连接IC的工艺步骤的流程图； 
图1(i)是多层复合电子结构的示意图； 
图1(ii)是图1(i)的多层复合电子结构的第一面被减薄以暴露出嵌入柱端部的示意图； 
图1(iii)是图1(ii)的多层复合电子结构的被减薄表面上溅射铜种子层的示意图； 
图1(iv)是图1(ii)的多层复合电子结构在施加、曝光并显影出光刻胶以提供焊盘图案后的示意图； 
图1(v)是图1(iv)的多层复合电子结构在光刻胶中镀铜后的示意图； 
图1(vi)是在剥除光刻胶后具有直立铜焊盘的多层复合电子结构的示意图； 
图1(vii)是在施加、曝光并显影出光刻胶以提供端子引脚图案后的多层复合电子结构的示意图； 
图1(viii)是在图案化的光刻胶中镀铜后的多层复合电子结构的示意图； 
图1(ix)是在剥除光刻胶后具有直立的铜和焊料凸点的阵列的多层复合电子结构的示意图； 
图1(x)是在蚀刻掉铜种子层后具有直立的铜和焊料凸点的阵列的多层复合电子结构的示意图； 
图1(xi)是在铜柱上层压有膜电介质或干膜焊料掩膜的多层复合电子结构的示意图； 
图1(xii)是在通常利用化学机械抛光(CMP)对铜柱阵列上层压的膜电介质或干膜焊料掩膜进行平坦化的任选步骤后的多层复合电子结构的示意图； 
图1(xiii)a示出被研磨暴露出铜通孔端部的多层复合电子结构的另一面； 
图1(xiii)b示出其上溅射有铜种子层的多层复合电子结构的另一面； 
图1(xiii)c示出具有经施加、曝光和显影后的光刻胶图案的多层复合电子结构的另一面； 
图1(xiii)d示出具有电镀在光刻胶图案中的铜层的多层复合电子结构的另 一面； 
图1(xiii)e示出剥除光刻胶后的多层复合电子结构的另一面； 
图1(xiii)f示出蚀刻掉种子层后的多层复合电子结构的另一面； 
图1(xiii)g示出沉积图案化的焊料掩膜后的多层复合电子结构的另一面； 
图1(xiv)示出在对电介质膜进行等离子体蚀刻以暴露出所需深度的铜通孔柱端部后的第一面； 
图1(xv)示出在施加有机保焊膜以保护铜通孔柱后的第一面； 
图2是图示对具有球栅阵列的基板另一面进行端接工艺的流程图； 
图3是内嵌等离子体蚀刻站的示意图； 
图4a是扫描电子显微照片(SEM显微照片)，从上方例如成0°角示出在基板表面上间隔有电介质的铜焊盘，还示出其上直立的铜通孔柱，即与垂直方向夹角为0度； 
图4b是扫描电子显微照片，从上方成45°角示出在基板表面上间隔有电介质的铜焊盘以及具有其上直立的铜通孔柱，放大比例尺为100微米； 
在各个附图中相同的附图标记和标识表示相同的要素。 
具体实施方式
在以下说明中，涉及的是由在电介质基体中的金属通孔构成的支撑结构，特别是在如玻璃纤维增强的聚酰亚胺、环氧树脂或BT(双马来酰亚胺/三嗪)或它们的混合物的聚合物基体中的铜通孔柱。 
可以制造包括具有大量通孔柱的基板的极大阵列的大面板是珠海越亚公司(ACCESS)的光刻胶和图案或面板镀覆和层压技术的特征，如在赫尔维茨(Hurwitz)等人的美国专利US 7,682,972、US 7,669,320和US 7,635,641中所描述的，其通过引用并入本文。这样的面板是基本平坦和基本光滑的。 
利用光刻胶电镀制造的通孔可能窄于通过钻填形成的通孔是珠海越亚公司(ACCESS)技术的另一特征。目前，最窄的钻填通孔为约60微米。通过利用光刻胶进行电镀，可以获得低于50微米，甚至小到30微米的分辨率。将IC连接至这样的基板是非常具有挑战性的。一种倒装芯片连接方法是提供 与电介质表面齐平的铜焊盘。这种方法描述在本发明人的美国专利申请13/912,652中。 
另一种方法是提供焊盘上焊料(SoP)端子，其中焊料凸点被施加至支撑结构上以端接铜通孔。这种方法的一种技术方案描述在本发明人的美国专利申请14/150,683中。 
第一种方法可能难以应用于凸点数目分布不均匀的超薄芯片上，因为在芯片组装至基板上的过程中存在芯片倾斜现象的风险，而第二种方法可能成本过高，因为必须电镀具有不同金属组成的可焊材料，并且在一些应用中，电镀可焊材料要求超低α粒子辐射计数。 
本发明的实施方案通过提供突出于支撑结构表面的铜柱解决了这些问题。这些突出的铜柱能够使倒装芯片IC上焊料凸点的可焊材料能够覆盖并附着铜柱周边而不仅仅是其端部，从而提供“3点接触”，由此有助于最大程度减少组装工艺中的芯片倾斜，特别有利于凸点数目分布不均匀的芯片设计，亦即孤立凸点区域和高密度凸点区域。此外，铜柱使倒装芯片高于基板电介质表面，为下方填充提供了空腔，并且直立的铜柱有利于下方填充物流动并且填充芯片与基板之间的间隙。因此，可焊材料的机电接合更强，并且下方填充物更有效地为IC-基板互连提供额外机械稳固性。 
参照图1以及图1(i)～1(xv)，描述了一种制造在多层复合电子结构上的极微细间距铜通孔柱端子的工艺，所述多层复合电子结构用于后续利用倒装芯片技术连接IC。 
首先，获取现有技术的多层复合支撑结构—步骤1(i)，如图1(i)所示。多层复合支撑结构100包括被绝缘各层的电介质层110、112、114、116隔离的组件或特征结构108的功能层102、104、106。穿过电介质层的通孔118提供在相邻的功能或特征层102、104、106中的特征结构108之间的电连接。因此，特征层102、104、106包括在X-Y平面内通常布置在所述层内的特征结构108，以及跨电介质层110、112、114、116导通电流的通孔118。通孔118一般设计为具有最小的电感并得到充分的隔离以在其间具有最小的电容。 
可通过钻填制造通孔，然而为了在制造过程中通过实现同时制造大量通孔而提供更大的灵活性、更高的精度和更高效的加工过程，，优选利用赫尔维茨(Hurwitz)等人的美国专利US 7,682,972、US 7,669,320和US 7,635,641 中所描述的技术通过电镀制造通孔。通孔柱技术实现了不同直径的通孔、非圆形通孔、法拉第笼、嵌入式无源组件等特征结构。应该认识到，图1(i)只是用于解释目的的示意图。真实基板可具有更多或更少的特征层以及更多或更少的通孔。通常，基板100包含巨大数目的通孔。通孔、特征层和电介质以及在后续示图中其它元件的相对尺寸只是示意性绘制而非按比例绘制的。 
首先将多层复合电子结构100的芯片通过倒装芯片接合所要连接到的一面进行减薄—步骤(ii)，以暴露出铜通孔110的端部，参见图1(ii)。可以采用化学、机械或优选的化学机械抛光CMP。接着，在减薄后的表面上溅射铜种子层120—步骤(iii)。所得结构示意性图示在图1(iii)中。 
参照图1(iv)，施加、曝光并显影光刻胶层122以提供焊盘图案—步骤(iv)。如图1(v)所示，随后在光刻胶中镀覆铜焊盘124—步骤(v)，铜种子层120用作阳极。 
接着，在图1(vi)中，剥除光刻胶122—步骤(vi)，暴露出直立的铜焊盘124和其间的种子层120。 
参照图1(vii)，施加、曝光并显影第二光刻胶层126以提供端子引脚图案—步骤(vii)。 
接着，在图案化的光刻胶126中镀覆铜柱128—步骤(viii)以提供如图1(viii)所示意性示出的结构。 
然后，剥除光刻胶126—步骤(ix)，提供如图1(ix)所示的结构，其示出具有直立铜柱的阵列的多层复合电子结构。 
接着，蚀刻掉铜种子层120—步骤(x)，提供如图1(x)所示的结构。 
在铜柱阵列128上层压膜电介质或干膜焊料掩膜132—步骤(xii)。图1(xi)示出具有层压在铜柱阵列128上的膜电介质或干膜焊料掩膜132的多层复合电子结构100的示意图。 
通常，膜电介质/干膜焊料掩膜132的表面非常凹凸不平，因此任选地，将膜电介质/干膜焊料掩膜132进行平坦化—步骤(xii)，参见图1(xii)，通常采用化学机械抛光(CMP)。 
在该阶段，有利于对具有球栅阵列的基板100的另一面进行端接。这样做的该工艺示于图2，并且在图1(xiii)a～图1(xiii)g中示出各种结构。 
因此，参照图1(xiii)a～图1(xiii)g以及图2，为了对多层复合电子结构100的另一面进行端接，将该另一面进行研磨—步骤a，以暴露出铜通孔116的端部，如图1(xiii)a示意性所示。然后在研磨后的表面上溅射铜—步骤b以形成铜种子层134，如图1(xiii)b示意性所示。参照图1(xiii)c，接着施加、曝光并显影光刻胶136—步骤c。如图1(xiii)d所示，接着在光刻胶136的图案中电镀铜层138—步骤d。接着，剥除光刻胶136—步骤e，提供如图1(xiii)e所示的结构。接着蚀刻掉种子层134—步骤f，提供如图1(xiii)f所示的结构，然后在铜焊盘138周围及其上方施加图案化的焊料掩膜140—步骤g，形成如图1(xii)g所示的结构。 
然后可以在铜焊盘138上施加焊料球以形成最终封装体的球栅阵列(BGA)互连(在芯片组装之后)。 
参照图3，示意性示出内嵌等离子体蚀刻站300。该蚀刻站包括真空室302以及在真空室302中支撑基板306的载台304。用于等离子体蚀刻工艺的电离气体，例如氧气、四氟化碳(CF4)和氩气，可通过入口312引入真空室302。通过在基板306与上电极308之间保持电势差，形成等离子体区314。 
通过利用图3所示意性示出的设备300进行的离子辅助等离子体蚀刻工艺，可以移除电介质膜132以留下暴露出所需深度的铜柱128的端部—步骤(xiv)，参见图1(xiv)。 
图3的等离子体蚀刻系统对聚合物电介质提供高度可再现的腐蚀，使得铜柱128延伸超出电介质的高度可以得到控制。铜柱128的高度为在5微米～50微米范围内的任意值，优选在约10微米～30微米范围内。可以利用分光反射计测量电介质厚度。因此，易于以高再现性实现该精确度。 
未被等离子体腐蚀的残留电介质的厚度范围往往高出导体焊盘5微米～20微米的范围内，所述导体焊盘通常在约7微米～20微米厚度范围内，使得外层电介质往往在延伸高出之前沉积的电介质约12微米～40微米范围内的某个值。 
可以利用市售有机清漆150例如有机保焊膜(OSP)来保护铜通孔柱128的直立端部(步骤(xv))，参见图1(xv)，其可很容易地被溶解，以将倒装芯片连接至直立的铜柱128。 
因为铜柱128的端部是直立的，所以IC的倒装芯片凸点上的焊料可附着在铜柱128周边(在铜柱128为圆柱体的情况下)，而不仅仅是附着在通孔柱 的平坦端部，形成更强的“3点接触”连接。此外，因为倒装芯片被铜柱128从等离子体减薄后的电介质132上抬起，所以存在空隙，底部填充物可流入其中进行润湿和填充，以提供对倒装芯片下侧以及电介质132更好的附着。就此而言，铜柱128有助于锚定底部填充物。此外，底部填充物更好的渗透和可延展的铜柱有助于防止因IC的硅与基板的聚合物电介质之间热膨胀系数不匹配造成IC芯片脱开。 
参照图4a，其为扫描电子显微照片(SEM显微照片)，从上方成0°角示出基板表面上间隔有电介质404的铜焊盘402并示出其上的直立铜通孔柱406。比例尺为100微米，并且示出通孔柱的直径为约50微米。 
参照图4b，其为扫描电子显微照片，从上方成45°角示出基板表面上间隔有电介质404的铜焊盘402并示出其上的直立铜通孔柱406。放大倍数为使得比例尺408为100微米。 
理想的是，铜通孔128的直径接近于其所要连接的芯片上焊料凸点的直径。通常为60微米～110微米。上文描述的技术允许铜柱直径小至35微米。这些铜柱可间隔约20微米的空隙，从而提供55微米的间距。实际上，15微米直径的微柱被15微米空隙间隔开也是可能的。 
已经发现大量市售聚合物电介质膜适合层压外层的极高间距基板阵列。这些聚合物电介质膜包括Sekisui的NX04H、Taiyo的HBI-800TR67680和Ajinomoto的GX-13。 
以上说明仅通过举例方式提供。应当认识到本发明能够具有许多变化方案。 
已经描述了本发明的几个实施方案。然而，应该理解的是，可以在不偏离本发明的实质和范围的情况下进行各种修改。因此，其它实施方案落在所附权利要求书的范围之内。 
因此，本领域技术人员应该认识到本发明不限于上文中具体示出和描述的实施方案。本发明的范围仅由所附权利要求书限定并包括本领域技术人员在阅读前文后所能想到的上文所述各种技术特征的组合及子组合以及其变化和修改。 
在权利要求书中，术语“包括”及其变化形式例如“包含”、“含有”等是指包括所列举的组件，但一般并不排除其他组件。 

Claims (19)

1.一种多层复合电子结构，其包括在X-Y平面内延伸的特征层，每个相邻成对的特征层被内通孔层分隔开，所述通孔层包括在垂直于X-Y平面的Z方向上连接相邻特征层的通孔柱，所述通孔柱嵌入在内层电介质中，所述多层复合电子结构还包括至少一个端子外层，所述至少一个端子外层包括铜柱的二维阵列，该二维阵列仅部分嵌入在电介质外层中，使得每个铜柱的一部分突出超过电介质外层表面。
2.如权利要求1所述的多层复合电子结构，其中所述铜柱阵列突出超过电介质外层表面5～50微米。
3.如权利要求1所述的多层复合电子结构，其中所述铜柱阵列突出超过电介质外层表面10～30微米。
4.如权利要求1所述的多层复合电子结构，其中所述电介质外层延伸超出焊盘外层至少5微米。
5.如权利要求1所述的多层复合电子结构，其中所述电介质外层延伸超出焊盘外层至少20微米。
6.如权利要求1所述的多层复合电子结构，其中所述电介质外层延伸超出下方电介质层至少10微米。
7.如权利要求1所述的多层复合电子结构，其中所述铜柱的截面积在与IC芯片的芯片凸点的截面积相容的范围内。
8.如权利要求1所述的多层复合电子结构，其中所述铜柱的直径在60～110微米范围内。
9.如权利要求1所述的多层复合电子结构，其中所述铜柱的直径最小为25微米。
10.如权利要求1所述的多层复合电子结构，其中相邻的铜通孔柱的间隔为最小15微米。
11.如权利要求1所述的多层复合电子结构，其中在外层中的所述铜柱的间距为40微米。
12.如权利要求1所述的多层复合电子结构，其中所述外电介质的光滑度小于100nm。
13.如权利要求1所述的多层复合电子结构，其中所述外电介质的光滑度小于50nm。
14.如权利要求1所述的多层复合电子结构，其中所述外电介质选自包括Sekisui公司的NX04H、Taiyo公司的HBI-800TR67680和Ajinomoto公司的GX-13的组别。
15.一种对具有嵌入在电介质中的通孔柱外层的多层复合电子结构的一面进行端接的方法，包括以下步骤：
(i)获取基板；
(ii)减薄外层以暴露出铜通孔；
(iii)在被减薄的表面上溅射铜层；
(iv)施加、曝光和显影出倒数第二光刻胶图案；
(v)在该图案中电镀外特征层；
(vi)剥除所述倒数第二光刻胶图案；
(vii)施加、曝光和显影出与铜柱所需图案对应的最终光刻胶图案；
(viii)在所述最终光刻胶图案中图案镀覆铜柱；
(ix)剥除所述最终光刻胶图案；
(x)蚀刻掉种子层；
(xi)层压电介质外层；
(xii)平坦化电介质外层；
(xiv)等离子体蚀刻所述电介质外层以暴露出所需深度的通孔柱端部；和
(xv)对所述铜柱施加有机保焊膜(OSP)。
16.如权利要求15所述的方法，其中所述电介质外层选自包括膜电介质和干膜焊料掩膜的组别。
17.如权利要求15所述的方法，其中等离子体蚀刻步骤(xiv)包括在低压气氛下暴露于离子轰击，所述气氛包括电离至少一种选自包括氧、四氟化碳和氟的组别的气体。
18.如权利要求15所述的方法，还包括在基板的另一面施加端子的步骤(xiii)。
19.如权利要求18所述的方法，其中所述施加端子包括：
(a)减薄所述另一面以暴露出铜通孔的端部；
(b)溅射铜种子层；
(c)施加、曝光并显影光刻胶层；
(d)在所述光刻胶中电镀铜焊盘；
(e)剥除所述光刻胶；
(f)移除所述种子层；和
(g)在基板上的铜焊盘之间及其上方沉积焊料掩膜。
CN201410336713.5A 2014-01-24 2014-07-15 具有突出的铜端子柱的基板 Active CN104183566B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/163,084 US9642261B2 (en) 2014-01-24 2014-01-24 Composite electronic structure with partially exposed and protruding copper termination posts
US14/163,084 2014-01-24

Publications (2)

Publication Number Publication Date
CN104183566A true CN104183566A (zh) 2014-12-03
CN104183566B CN104183566B (zh) 2018-03-20

Family

ID=51964502

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410336713.5A Active CN104183566B (zh) 2014-01-24 2014-07-15 具有突出的铜端子柱的基板

Country Status (5)

Country Link
US (1) US9642261B2 (zh)
JP (1) JP6590179B2 (zh)
KR (1) KR101732471B1 (zh)
CN (1) CN104183566B (zh)
TW (1) TWI639215B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108305864A (zh) * 2017-01-12 2018-07-20 珠海越亚封装基板技术股份有限公司 新型端子
CN110536564A (zh) * 2019-08-30 2019-12-03 宁波华远电子科技有限公司 一种凸台作为焊盘的电路板的制作方法
CN114025477A (zh) * 2021-11-17 2022-02-08 广州朗国电子科技股份有限公司 多层板及电子设备

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068181B1 (en) 2015-04-27 2018-09-04 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafer and methods for making the same
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
US10249567B2 (en) 2017-08-18 2019-04-02 Industrial Technology Research Institute Redistribution layer structure of semiconductor package
US10622326B2 (en) 2017-08-18 2020-04-14 Industrial Technology Research Institute Chip package structure
TWI678782B (zh) * 2017-08-18 2019-12-01 財團法人工業技術研究院 半導體封裝重佈線層結構
CN107864555B (zh) * 2017-12-09 2024-02-09 中国电子科技集团公司第四十三研究所 一种柔性电路板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967405B1 (en) * 2003-09-24 2005-11-22 Yongsik Yu Film for copper diffusion barrier
US20100139964A1 (en) * 2008-12-08 2010-06-10 Samsung Electro-Mechanics Co., Ltd. Printed circuit board comprising metal bump and method of manufacturing the same
US20100147574A1 (en) * 2008-12-17 2010-06-17 Shinko Electric Industries Co., Ltd. Wiring board and method of manufacturing the same
US20110291235A1 (en) * 2010-02-25 2011-12-01 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Copper interconnection structure with mim capacitor and a manufacturing method thereof

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089880A (en) * 1989-06-07 1992-02-18 Amdahl Corporation Pressurized interconnection system for semiconductor chips
JPH0719964B2 (ja) * 1990-08-08 1995-03-06 日本電気株式会社 銀系配線セラミック基板
JP3780386B2 (ja) * 1996-03-28 2006-05-31 株式会社村田製作所 セラミック回路基板及びその製造方法
US5808360A (en) * 1996-05-15 1998-09-15 Micron Technology, Inc. Microbump interconnect for bore semiconductor dice
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
JP2000106482A (ja) * 1998-07-29 2000-04-11 Sony Chem Corp フレキシブル基板製造方法
US6867493B2 (en) * 2000-11-15 2005-03-15 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless multi-die carrier
JP4312372B2 (ja) * 2000-12-11 2009-08-12 日本碍子株式会社 静電チャックおよびその製造方法
US6532143B2 (en) * 2000-12-29 2003-03-11 Intel Corporation Multiple tier array capacitor
US20020140105A1 (en) * 2001-02-16 2002-10-03 Higgins Leo M. High strength vias
US6623844B2 (en) * 2001-02-26 2003-09-23 Kyocera Corporation Multi-layer wiring board and method of producing the same
US6889429B2 (en) * 2001-03-26 2005-05-10 Semiconductor Components Industries, L.L.C. Method of making a lead-free integrated circuit package
US6550666B2 (en) * 2001-08-21 2003-04-22 Advanpack Solutions Pte Ltd Method for forming a flip chip on leadframe semiconductor package
US7350292B2 (en) * 2004-03-19 2008-04-01 Hewlett-Packard Development Company, L.P. Method for affecting impedance of an electrical apparatus
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
JP4718305B2 (ja) * 2005-11-09 2011-07-06 新光電気工業株式会社 配線基板の製造方法および半導体装置の製造方法
JP4668782B2 (ja) * 2005-12-16 2011-04-13 新光電気工業株式会社 実装基板の製造方法
JP4783692B2 (ja) * 2006-08-10 2011-09-28 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法と電子部品装置
DE102006037878A1 (de) * 2006-08-11 2008-02-14 Haver & Boecker Ohg Leuchtgewebe und Verfahren zur dessen Herstellung
US7928590B2 (en) * 2006-08-15 2011-04-19 Qimonda Ag Integrated circuit package with a heat dissipation device
US7981508B1 (en) * 2006-09-12 2011-07-19 Sri International Flexible circuits
US7875810B2 (en) * 2006-12-08 2011-01-25 Ngk Spark Plug Co., Ltd. Electronic component-inspection wiring board and method of manufacturing the same
JP4881211B2 (ja) * 2007-04-13 2012-02-22 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
TWI341554B (en) * 2007-08-02 2011-05-01 Enthone Copper metallization of through silicon via
DE102009035972B4 (de) * 2009-08-04 2011-11-17 W.C. Heraeus Gmbh Cermethaltige Durchführung für eine medizinisch implantierbare Vorrichtung
US20110267948A1 (en) 2010-05-03 2011-11-03 Koc Ali T Techniques for communicating and managing congestion in a wireless network
US20110299259A1 (en) * 2010-06-04 2011-12-08 Yu-Ling Hsieh Circuit board with conductor post structure
US9137903B2 (en) * 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
JP2012204662A (ja) * 2011-03-25 2012-10-22 Furukawa Electric Co Ltd:The 配線基板およびその製造方法ならびに半導体装置
US8952540B2 (en) * 2011-06-30 2015-02-10 Intel Corporation In situ-built pin-grid arrays for coreless substrates, and methods of making same
JP5877673B2 (ja) * 2011-09-07 2016-03-08 新光電気工業株式会社 配線基板及びその製造方法、半導体パッケージ
KR20130089475A (ko) * 2012-02-02 2013-08-12 삼성전자주식회사 회로 기판 및 이의 제조 방법과 이를 이용한 반도체 패키지
US9269593B2 (en) 2012-05-29 2016-02-23 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structure with integral stepped stacked structures
US9440135B2 (en) * 2012-05-29 2016-09-13 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with integral vias extending in in-plane direction
US9001520B2 (en) * 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
US8997342B2 (en) * 2012-10-15 2015-04-07 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Method of fabrication, a multilayer electronic structure and structures in accordance with the method
US8866286B2 (en) * 2012-12-13 2014-10-21 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Single layer coreless substrate
US8878353B2 (en) * 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US20140353019A1 (en) * 2013-05-30 2014-12-04 Deepak ARORA Formation of dielectric with smooth surface
US20150195912A1 (en) * 2014-01-08 2015-07-09 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Substrates With Ultra Fine Pitch Flip Chip Bumps

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967405B1 (en) * 2003-09-24 2005-11-22 Yongsik Yu Film for copper diffusion barrier
US20100139964A1 (en) * 2008-12-08 2010-06-10 Samsung Electro-Mechanics Co., Ltd. Printed circuit board comprising metal bump and method of manufacturing the same
US20100147574A1 (en) * 2008-12-17 2010-06-17 Shinko Electric Industries Co., Ltd. Wiring board and method of manufacturing the same
US20110291235A1 (en) * 2010-02-25 2011-12-01 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Copper interconnection structure with mim capacitor and a manufacturing method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108305864A (zh) * 2017-01-12 2018-07-20 珠海越亚封装基板技术股份有限公司 新型端子
CN108305864B (zh) * 2017-01-12 2020-08-18 珠海越亚半导体股份有限公司 端子
CN110536564A (zh) * 2019-08-30 2019-12-03 宁波华远电子科技有限公司 一种凸台作为焊盘的电路板的制作方法
CN110536564B (zh) * 2019-08-30 2022-04-22 宁波华远电子科技有限公司 一种凸台作为焊盘的电路板的制作方法
CN114025477A (zh) * 2021-11-17 2022-02-08 广州朗国电子科技股份有限公司 多层板及电子设备

Also Published As

Publication number Publication date
JP2015138967A (ja) 2015-07-30
CN104183566B (zh) 2018-03-20
JP6590179B2 (ja) 2019-10-16
US20150214171A1 (en) 2015-07-30
US9642261B2 (en) 2017-05-02
TWI639215B (zh) 2018-10-21
KR20150088704A (ko) 2015-08-03
KR101732471B1 (ko) 2017-05-04
TW201530720A (zh) 2015-08-01

Similar Documents

Publication Publication Date Title
CN104183566A (zh) 具有突出的铜端子柱的基板
CN103208479B (zh) 具有一体化阶梯状堆叠结构的多层电子结构
US9240392B2 (en) Method for fabricating embedded chips
CN103943600B (zh) 在芯片和基板之间的新型端接和连接
TWI277372B (en) Printed wiring board with controlled line impedance
CN103179784B (zh) 具有一体化法拉第屏蔽的多层电子结构
US10779417B2 (en) Substrates with ultra fine pitch flip chip bumps
CN103178044B (zh) 具有一体化金属芯的多层电子支撑结构
TW201507567A (zh) 具有嵌入式濾波器的多層電子結構
CN103956265A (zh) 嵌入在聚合物电介质中的薄膜电容器
US20150279814A1 (en) Embedded chips
JP2014003267A (ja) 段状の穴を備えた多層電子構造体
US9949373B2 (en) Interposer frame with polymer matrix and methods of fabrication
TWI556700B (zh) 具有不同尺寸通孔的多層電子結構
CN103337493B (zh) 具有在平面内方向上延伸的一体化通孔的多层电子结构
CN104270885A (zh) 具有聚合物基质的插件框架及其制造方法
TW423034B (en) Method for forming low-impedance high-density deposited-on-laminate structures having reduced stress

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: 519175 FPC Workshop 3209 North Everest Avenue, Doumen District, Zhuhai City, Guangdong Province

Patentee after: Zhuhai Yueya Semiconductor Co., Ltd.

Address before: 519173 South First and Second Floors of FPC Plant in Fongzheng PCB Industrial Park, Hushan Village, Fushan Industrial Zone, Zhuhai City, Guangdong Province

Patentee before: Zhuhai Advanced Chip Carriers & Electronic Substrates Solutions Technologies Co., Ltd.

CP03 Change of name, title or address