JP3780386B2 - セラミック回路基板及びその製造方法 - Google Patents

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Description

【0001】
【技術分野】
本発明は,セラミック回路基板及びその製造方法に関し,特にセラミック焼結基板の表面に対する回路パターンの接着構造に関する。
【0002】
【従来技術】
従来,セラミック回路基板の小型化,高密度化の要求に対応して多層セラミック基板が提案されている。特に,最近は低導通抵抗のAgやCu等を内層に含む多層構造が可能な,800〜1000℃で焼成できるガラスセラミック多層基板が注目されている。
【0003】
上記セラミック回路基板を製造するに当たっては,例えば,図11に示すごとく,まず,複数のセラミックグリーンシート920にビアホール921を穿設する。次いで,印刷法により,ビアホール921内に導体951を充填するとともに,セラミックグリーンシート920の表面に回路パターン952を形成する。次いで,これらを積層し,焼成することにより,セラミック焼結基板となす。
【0004】
その後,図12に示すごとく,セラミック焼結基板92の表面に,回路パターン印刷用のペーストを印刷し,再度焼成する。これにより,セラミック焼結基板92の表面に回路パターン93が形成されて,セラミック回路基板9が得られる。
【0005】
【解決しようとする課題】
しかしながら,上記従来のセラミック回路基板の製造方法において,図13に示すごとく,セラミックグリーンシート920に,回路パターン印刷用のペースト930を印刷する場合には,セラミックグリーンシート920はポーラスであるため,ペースト930の中に含まれる溶剤939を吸収する。それ故,印刷後のダレ,ニジミが起きにくい。従って,図11に示すごとく,シャープでかつファインなラインの回路パターン952の形成が可能である。
【0006】
一方,図14に示すごとく,セラミック焼結基板92の表面に,回路パターン形成用のペースト930を印刷する場合には,セラミック焼結基板92が溶剤を吸収しにくいものである。そのため,印刷されたペースト930が規定寸法950の外方に流れだしてダレ931が発生したり,表面に滲み出して広がることによりニジミ932が発生する場合がある。そのため,ファインラインの形成が困難である。このことは,セラミック回路基板の小型化,高密度化への障害となる。
【0007】
そこで,最表面の回路パターンも,内層の回路パターンと同様に未焼成のセラミックグリーンシートに形成することが考えられる。しかし,この場合には,焼成時のセラミックグリーンシートの収縮ばらつきが回路パターンの位置精度を劣化させ,回路パターンに部品を実装する際の障壁となる。
【0008】
本発明はかかる従来の問題点に鑑み,回路パターンのファインライン化に対応でき,かつ回路パターンの位置精度が高いセラミック回路基板及びその製造方法を提供しようとするものである。
【0009】
【課題の解決手段】
請求項1に記載の発明は,ガラスを含む800〜1000℃で焼結可能なセラミックグリーンシートの表面に,800〜1000℃で焼結しない未焼成のアルミナを含むアルミナ層を被覆して,積層体となし,
次いで,該積層体を800〜1000℃の温度で焼成することにより,上記セラミックグリーンシートを焼結させてセラミック焼結基板となし,かつ,上記アルミナ層を多孔質アルミナ層となすと共に,該多孔質アルミナ層の内部に上記ガラスを浸入させることにより多孔質アルミナ層をセラミック焼結基板に対して固着させ,
次いで,上記多孔質アルミナ層のうち,セラミック焼結基板の表面に対して固着しなかった未固着アルミナを除去し,
次いで,上記多孔質アルミナ層の表面に回路パターン形成用のペーストを印刷し,
その後,上記セラミック焼結基板を加熱することにより,回路パターンを上記多孔質アルミナ層を介してセラミック焼結基板に密着させることを特徴とするセラミック回路基板の製造方法である。
【0010】
上記セラミック回路基板の製造方法において最も注目すべきことは,焼結後のセラミック焼結基板の表面に,多孔質アルミナ層を介して回路パターンを形成していることである。
【0011】
次に,上記の製造方法の作用効果について説明する。
まず,ガラスを含むセラミックグリーンシートと,未焼成のアルミナを含むアルミナ層とからなる積層体を,800〜1000℃の温度で焼成する。これにより,セラミックグリーンシートは焼結してセラミック焼結基板を形成する。一方,アルミナ層は,焼結しないで,粒子状の多数のアルミナの間隙に,多数の孔を有する,多孔質アルミナ層となる。
【0012】
そして,多孔質アルミナ層の多数の孔の内部に,セラミック焼結基板に含まれるガラスが溶融して毛細管現象により浸入する。これにより,多孔質アルミナ層がセラミック焼結基板に対して固着する。
【0013】
次に,上記多孔質アルミナ層のうち,セラミック焼結基板の表面に対して固着しなかった未固着部分のアルミナを除去して,セラミック焼結基板に対して固着した固着部分だけを残す。未固着部分のアルミナを除去する理由は,未固着部分のアルミナはセラミック焼結基板に固着していないため,未固着部分の表面にペーストを印刷して回路パターンを形成したとしても,未固着部分がセラミック回路基板の製造中,又は使用中に破壊して,回路パターンがセラミック焼結基板に対して密着しないおそれがあるからである。
上記未固着部分のアルミナ同志は焼結していないため,アルミナ層内の樹脂等が焼成した後は,粉末状となって,容易に除去することができる。
【0014】
次に,上記固着部分の多孔質アルミナ層の表面に,回路パターン形成用のペーストを印刷する。固着部分の多孔質アルミナ層は,粒子状のアルミナの間の孔に上記のごとくガラスが浸入しているが,全ての孔がガラスで充填されている訳ではない。そのため,ガラス未充填部分の孔は,ペーストに含まれる溶剤を十分に吸収する。
【0015】
そのため,ペーストを多孔質アルミナ層の表面に印刷すると,ペースト中の溶剤を多孔質アルミナ層が吸収して,シャープでかつファインな回路パターンを形成することができる。
【0016】
その後,上記セラミック焼結基板を加熱する。これにより,回路パターン形成用のペーストに含まれるガラスが溶融して,多孔質アルミナ層の内部に浸入する。そのため,ガラスの多孔質アルミナ層内への浸入によるアンカー効果によって,回路パターンが多孔質アルミナ層に対して密着する。
【0017】
このように,多孔質アルミナ層には,セラミック焼結基板に含まれるガラスが浸入すると共に,その反対側からは,回路パターンに含まれるガラスが浸入する。そのため,多孔質アルミナ層とセラミック焼結基板との間,及び多孔質アルミナ層と回路パターンとの間の密着力が高い。
【0018】
従って,上記のごとく,シャープでファインな回路パターンを有し,かつ,セラミック焼結基板に対する回路パターンの密着力が高い,セラミック回路基板を製造することができる。
また,焼結したセラミック焼結基板に対して回路パターンを印刷しているため,回路パターン形成後におけるセラミック焼結基板の収縮はない。そのため,正確な位置に回路パターンを形成することができる。
【0019】
次に,アルミナ層としては,請求項2に記載のように,アルミナシートを用いることができる。また,アルミナ層としては,請求項3に記載のように,アルミナペーストを印刷,乾燥させたものを用いることもできる。
【0020】
次に,請求項4に記載のように,多孔質アルミナ層における未固着アルミナを除去した後の,回路パターン形成用のペースト印刷時における多孔質アルミナ層の厚みは,10μm以下であることが好ましい。10μmを越える場合には,セラミック焼結基板と回路パターンとの密着強度が低下するおそれがある。
【0021】
更に,上記多孔質アルミナ層の厚みは3μm未満であることが好ましい。これにより,上記両者の密着強度が一層高くなる。
また,上記多孔質アルミナ層の厚みの下限は0.5μmであることが好ましい。一方,0.5μm未満の場合には,多孔質アルミナ層が溶剤を十分に吸収できず,ファインでシャープな回路パターンの形成が困難となるおそれがある。
【0022】
また,請求項5に記載のように,上記回路パターン形成用のペーストは,ガラスフリットを有することが好ましい。これにより,ペースト印刷後の加熱によって,ペースト内のガラスが溶融して多孔質アルミナ層の孔に浸入する。これにより,回路パターンとセラミック焼結基板との密着力が更に向上する。
【0023】
また,多孔質アルミナ層の未固着部分を除去した後には,多孔質アルミナ層の表面平滑性を得るため,バフ研磨等を行うことが好ましい。
また,上記回路パターン形成用のペーストは,例えば,導体,抵抗体,又はガラスからなる固形成分をバインダー及び溶剤と混合したものである。導体としては,例えば,Au,AgPd,AgPt,Ag等の導体に少量のガラスと混合したものを用いる。また,上記抵抗体としては,例えば,酸化ルテニウムとガラスとを混合したものを用いる。
また,上記セラミック焼結基板の加熱は,例えば,通常の厚膜焼成温度で行い,導体,抵抗体は800〜900℃,ガラスは500〜900℃である。
【0024】
次に,上記の製造方法により製造したセラミック回路基板としては,例えば,請求項6に記載のように,ガラスを含むセラミック焼結基板と,該セラミック焼結基板の表面に設けた回路パターンとを有するセラミック回路基板において,上記セラミック焼結基板と回路パターンとの間には,多孔質アルミナ層が形成されており,上記多孔質アルミナ層の厚みは0.5μm以上10μm以下であり,上記多孔質アルミナ層の内部には,上記回路パターンに含まれるガラスと,セラミック焼結基板に含まれるガラスとが浸入していることを特徴とするセラミック回路基板がある。
【0025】
上記セラミック回路基板によれば,多孔質アルミナ層の内部には,セラミック焼結基板に含まれるガラスが浸入すると共に,その反対側からは,回路パターンに含まれるガラスが浸入する。そのため,多孔質アルミナ層とセラミック焼結基板との間,及び多孔質アルミナ層と回路パターンとの間の密着力が高い。
また,多孔質アルミナ層が回路パターン形成用のペーストの中の溶剤を吸収するため,シャープで,かつニジミ及びダレのない回路パターンを形成できる。そのため,回路パターンがファイン(細く,精密)で,精度も高い。
【0026】
また,上記セラミック回路基板において,多孔質アルミナ層の厚みは10μm以下である。10μmを越える場合には,セラミック焼結基板と回路パターンとの密着力が低下するおそれがある。更に,密着強度を更に高めるため,多孔質アルミナ層の厚みは3μm以下であることが好ましい。一方,多孔質アルミナ層の厚みは,0.5μm以上である。これにより,更にファインでシャープな回路パターンを形成できる。
【0027】
【発明の実施の形態】
実施形態例1
本発明の実施形態例にかかるセラミック回路基板について,図1〜図10を用いて説明する。
本例のセラミック回路基板7は,図1に示すごとく,ガラスを含むセラミック焼結基板2と,その表面に設けた回路パターン3とを有する。セラミック焼結基板2と回路パターン3との間には,厚み10μm以下の多孔性の多孔質アルミナ層1が形成されている。
【0028】
図2に示すごとく,多孔質アルミナ層1の内部には,セラミック焼結基板2に含まれるガラス25が浸入している。また,その反対側からは,多孔質アルミナ層1の内部に,回路パターン3に含まれるガラス35が浸入している。
セラミック焼結基板2の内部には,内層の回路パターン52と,導体51を充填してなるバイアホール21とを設けている。
【0029】
次に,上記セラミック回路基板の製造方法の概要について,図3を用いて説明する。
まず,図3(a)に示すごとく,ガラスを含むセラミックグリーンシート20の表面に,未焼成のアルミナを含むアルミナ層10を被覆して,積層体200となす。アルミナ層10としては,アルミナシートを用いる。
【0030】
次いで,積層体200を900℃の温度で焼成する。これにより,図3(b)に示すごとく,セラミックグリーンシートを焼結させてセラミック焼結基板2となす。また,上記アルミナ層を多孔質アルミナ層1となすと共に,多孔質アルミナ層1の内部に,セラミック焼結基板2の内部に含まれるガラス25を浸入させることにより,多孔質アルミナ層1をセラミック焼結基板2に対して固着させる。
【0031】
次いで,図3(c)に示すごとく,多孔質アルミナ層1のうち,セラミック焼結基板2の表面に対して固着しなかった未固着のアルミナ100からなる未固着部分109を除去する。これにより,セラミック焼結基板2の表面に固着した多孔質アルミナ層1の固着部分108を残す。
【0032】
次いで,図3(d)に示すごとく,セラミック焼結基板2に対して固着した多孔質アルミナ層1の表面に,回路パターン形成用のペースト30を印刷する。
その後,セラミック焼結基板を加熱することにより,図3(e)に示すごとく,回路パターン3を多孔質アルミナ層1を介してセラミック焼結基板2に密着させる。
以下,これを詳細に説明する。
【0033】
まず,CaO−Al2 3 ─SiO2 ─B2 3 系ガラス60重量%とアルミナ40重量%とを混合してなる固形成分に,バインダー,可塑剤,溶剤を加えて混練し,これをドクターブレード法により成形し,厚み0.3mmのセラミックグリーンシートを得た。
【0034】
次に,図4に示すごとく,セラミックグリーンシート20に,ビアホール21を穿設した。次いで,印刷法により,ビアホール21内に導体51を充填した。次いで,印刷法により,セラミックグリーンシート20の表面に,内層回路となる回路パターン52を形成した。導体51,回路パターン52は,Ag導体を用いた。
次いで,図5に示すごとく,上記セラミックグリーンシート20を積層した。
【0035】
また,アルミナ粉末90重量%以上を含む固形成分に,バインダー,可塑剤,溶剤を加えて混練し,これをドクターブレード法により,厚み0.3mmのアルミナ層に成形した。
【0036】
次いで,図6に示すごとく,積層したセラミックグリーンシート20の表裏両面に,アルミナ層10としてのアルミナシートを各1枚ずつ被覆して積層体200とした。
次いで,この積層体200を,100℃,100kg/cm2 で熱圧着した。次いで,積層体200を,空気中,900℃,20分間の条件で焼成した。
【0037】
これにより,図7に示すごとく,セラミックグリーンシートが焼結して,セラミック焼結基板2となった。また,アルミナ層10の内部には,アルミナ100の間隙に多数の孔19が形成された。そして,多孔質アルミナ層1の内部の孔19には,セラミック焼結基板2に含まれるガラス25が浸入して,セラミック焼結基板2に対して多孔質アルミナ層1の下部が固着して,固着部分108を形成した。一方,多孔質アルミナ層1の上部は,ガラスの浸入がなく,セラミック焼結基板には固着しない未固着部分109を形成した。
【0038】
次いで,図7,図8に示すごとく,多孔質アルミナ層1の未固着部分109を手で剥離した。更に,バフ研磨にて,多孔質アルミナ層1の固着部分108の表面を平滑とした。残された固着部分108の多孔質アルミナ層1の厚みは,約2μmであった。
【0039】
次いで,図9,図10に示すごとく,多孔質アルミナ層1の表面に,回路パターン形成用のペースト30を印刷した。このペースト30には,図10に示すごとく,Au導体31及びガラスフリット350が含まれている。ペースト30の印刷幅は200μmであり,隣接するペーストラインの間隔は120μmとした。
次いで,上記Auを含むペースト30とは別に,更に,ペースト30の表面に,Ag,Pdを含むペーストを印刷した。
【0040】
次いで,これらを,空気中,900℃,10分間の条件で加熱した。これにより,図1に示すごとく,上記ペーストラインより回路パターン3が形成された。また,図2に示すごとく,回路パターン3に含まれるガラスフリットが溶融し,その溶融したガラス35が,多孔質アルミナ層1における孔19に浸入し,アンカー効果により密着した。これにより,回路パターン3が多孔質アルミナ層1を介してセラミック焼結基板2に固着したセラミック回路基板7を得た。
【0041】
実施形態例2
本例のセラミック回路基板の製造方法においては,アルミナシートの代わりに,アルミナペーストをアルミナ層として用いた点が,実施形態例1と相違する。
アルミナペーストは,アルミナ粉末90重量%以上を含む固形成分に,バインダー,可塑剤,溶剤を加えて混練し,ペースト状にしたものである。このアルミナペーストは,セラミックグリーンシートの表面に印刷し,乾燥させて,厚み7〜10μmのアルミナ層を形成した。
【0042】
次いで,これを,焼成し,アルミナシートを焼結させるとともに,アルミナペーストを多孔質アルミナ層となした。次いで,多孔質アルミナ層のうち,セラミック焼結基板に未固着のアルミナを除去した。残った固着部分の多孔質アルミナ層の厚みは,約3μm以下であった。
次いで,固着部分の多孔質アルミナ層の表面に,回路パターン形成用のペーストを塗布し,加熱して,本例のセラミック回路基板を得た。その他,実施形態例1と同様である。
【0043】
(比較例)
本例においては,アルミナ層を用いることなくセラミック回路基板を製造した。
即ち,セラミック焼結基板の表面に直接回路パターン形成用のペーストを印刷し,加熱して,セラミック回路基板を製造した。その他は,実施形態例1と同様である。
【0044】
(実験例)
本例においては,上記実施形態例1,2,比較例にかかるセラミック回路基板について,その回路パターンの線幅,線間隔,ワイヤーボンディング性,半田濡れ性,及び密着性について測定した。
上述のように,回路パターンのAu線幅の設計値は,200μmであり,線間隔の設計値は120μmとした。
【0045】
また,Au回路パターンに対するワイヤーボンディング性(以下,W/B性という。)は,回路パターンの表面にAu線(直径25μm)をUSTCの方法により接合した。その接合状態をテンションゲージにより評価した。そして,4g以上の場合を「良好」とし,4g未満又は接合部からのワイヤーの剥がれが発生した場合を「不良」と判断した。
【0046】
回路パターンの半田濡れ性の測定に当たっては,AgPdからなる回路パターンの表面をロジン系フラックスにより被覆し,その後,錫60重量%─鉛40重量%の半田を印刷して,230℃,5秒間加熱し,半田付けを行った。半田付け状態は,光学顕微鏡(×10)により観察した。そして,90%以上の漏れが生じた場合を「良好」とし,90%未満の漏れの場合を「不良」と判断した。
【0047】
回路パターンのセラミック焼結基板に対する密着強度は,半田付けピール法により測定した。この方法を行なうに当たり,大きさ2mm×2mmのAgPdからなる回路パターンを有するセラミック回路基板を,本例の方法により製造する。そして,ワイヤー(直径0.6mmの軟銅線)を半田付けし,測定機に取付けて90°の方向に引っ張り,剥離する。この剥離時の荷重を回路パターンの面積により割った商(kg/mm2 )を密着強度とした。
これらの測定のn数は,20回である。
上記の測定結果を表1に示した。
【0048】
同表より知られるように,実施形態例1,2における,印刷時の回路パターン形成用ペーストの線幅,線間隔は,比較例に比べて,誤差が少なかった。また,実施形態例1,2の場合には,ラインにダレ及びニジミが少なく,シャープな印刷が可能であった。
また,回路パターンのW/B性,半田濡れ性,密着強度については,いずれもほぼ同様の結果であった。
【0049】
このように,実施形態例1,2においてシャープな印刷ラインの形成が可能な理由は,図10に示すごとく,多孔質アルミナ層1が,多数の粒子状のアルミナ100とその間隙に形成された多数の孔19とよりなるため,その表面に回路パターン形成用のペースト30を印刷すると,孔19内に,ペースト30内の溶剤39が十分に吸収されるためであると考えられる。
【0050】
また,図3(b),図7に示すごとく,セラミックグリーンシート20を焼成すると,その中のガラス25が溶融して,多孔質アルミナ層1の孔19の中に浸入する。
その後,図3(e),図2に示すごとく,回路パターン形成用ペーストの塗布後にセラミック焼結基板2を加熱すると,回路パターン3のガラス35が溶融して,多孔質アルミナ層1の内部に浸入する。そのため,ガラス35の多孔質アルミナ層1内への浸入によるアンカー効果によって,回路パターン3が多孔質アルミナ層2に対して密着する。
従って,多孔質アルミナ層1とセラミック焼結基板2との間,及び多孔質アルミナ層1と回路パターン3との間の密着力が高い。
【0051】
上記のごとく,シャープでファインな回路パターンを有し,かつ,セラミック焼結基板に対する回路パターンの密着力が高い,セラミック回路基板を製造することができる。
【0052】
【表1】
Figure 0003780386
【0053】
【発明の効果】
本発明によれば,回路パターンのファインライン化に対応でき,かつ回路パターンの位置精度が高いセラミック回路基板及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】実施形態例1における,セラミック回路基板の断面図。
【図2】実施形態例1における,セラミック回路基板の表面付近の断面図。
【図3】実施形態例1のセラミック回路基板の製造方法の概要を示す説明図。
【図4】実施形態例1における,セラミックグリーンシートの断面図。
【図5】実施形態例1における,積層したセラミックグリーンシートの断面図。
【図6】実施形態例1における,アルミナ層によりセラミックグリーンシートの表面を被覆してなる積層体の断面図。
【図7】実施形態例1における,焼成後のセラミック焼結基板及び多孔質アルミナ層の断面図。
【図8】実施形態例1における,固着した多孔質アルミナ層を有するセラミック焼結基板の断面図。
【図9】実施形態例1における,回路パターン形成用のペーストを印刷した後の,セラミック焼結基板の表面付近の断面図。
【図10】実施形態例1における,多孔質アルミナ層の表面に回路パターン形成用のペーストを印刷したセラミック焼結基板の断面図。
【図11】従来例における,セラミック回路基板の製造方法を示す説明図。
【図12】従来例における,セラミック回路基板の断面図。
【図13】従来例における,回路パターン形成用のペーストを表面に印刷したセラミックグリーンシートの断面図。
【図14】従来例における問題点を示す説明図。
【符号の説明】
1...多孔質アルミナ層,
10...アルミナ層,
100...アルミナ,
108...固着部分,
109...未固着部分,
2...セラミック焼結基板,
20...セラミックグリーンシート,
200...積層体,
25,35...ガラス,
3,52...回路パターン,
30...回路パターン形成用のペースト,
39...溶剤,
7...セラミック回路基板,

Claims (6)

  1. ガラスを含む800〜1000℃で焼結可能なセラミックグリーンシートの表面に,800〜1000℃で焼結しない未焼成のアルミナを含むアルミナ層を被覆して,積層体となし,次いで,該積層体を800〜1000℃の温度で焼成することにより,上記セラミックグリーンシートを焼結させてセラミック焼結基板となし,かつ,上記アルミナ層を多孔質アルミナ層となすと共に,該多孔質アルミナ層の内部に上記ガラスを浸入させることにより多孔質アルミナ層をセラミック焼結基板に対して固着させ,次いで,上記多孔質アルミナ層のうち,セラミック焼結基板の表面に対して固着しなかった未固着アルミナを除去し,次いで,上記多孔質アルミナ層の表面に回路パターン形成用のペーストを印刷し,その後,上記セラミック焼結基板を加熱することにより,回路パターンを上記多孔質アルミナ層を介してセラミック焼結基板に密着させることを特徴とするセラミック回路基板の製造方法。
  2. 請求項1において,上記アルミナ層は,アルミナシートであることを特徴とするセラミック回路基板の製造方法。
  3. 請求項1において,上記アルミナ層は,アルミナペーストを印刷,乾燥させたものであることを特徴とするセラミック回路基板の製造方法。
  4. 請求項1〜3のいずれか一項において,多孔質アルミナ層における未固着アルミナを除去した後の,回路パターン形成用のペースト印刷時における多孔質アルミナ層の厚みは,10μm以下であることを特徴とするセラミック回路基板の製造方法。
  5. 請求項1〜4のいずれか一項において,上記回路パターン形成用のペーストは,ガラスフリットを含有していることを特徴とするセラミック回路基板の製造方法。
  6. ガラスを含むセラミック焼結基板と,該セラミック焼結基板の表面に設けた回路パターンとを有するセラミック回路基板において,上記セラミック焼結基板と回路パターンとの間には,多孔質アルミナ層が形成されており,上記多孔質アルミナ層の厚みは0.5μm以上10μm以下であり,上記多孔質アルミナ層の内部には,上記回路パターンに含まれるガラスと,セラミック焼結基板に含まれるガラスとが浸入していることを特徴とするセラミック回路基板
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6709749B1 (en) * 1995-06-06 2004-03-23 Lamina Ceramics, Inc. Method for the reduction of lateral shrinkage in multilayer circuit boards on a substrate
US6399230B1 (en) * 1997-03-06 2002-06-04 Sarnoff Corporation Multilayer ceramic circuit boards with embedded resistors
JP3601671B2 (ja) * 1998-04-28 2004-12-15 株式会社村田製作所 複合積層体の製造方法
US6228196B1 (en) * 1998-06-05 2001-05-08 Murata Manufacturing Co., Ltd. Method of producing a multi-layer ceramic substrate
JP3656484B2 (ja) * 1999-03-03 2005-06-08 株式会社村田製作所 セラミック多層基板の製造方法
JP3687484B2 (ja) 1999-06-16 2005-08-24 株式会社村田製作所 セラミック基板の製造方法および未焼成セラミック基板
JP3646587B2 (ja) * 1999-10-27 2005-05-11 株式会社村田製作所 多層セラミック基板およびその製造方法
JP3554962B2 (ja) 1999-10-28 2004-08-18 株式会社村田製作所 複合積層体およびその製造方法
JP3633435B2 (ja) * 2000-04-10 2005-03-30 株式会社村田製作所 多層セラミック基板、その製造方法および設計方法、ならびに電子装置
JP3818030B2 (ja) * 2000-07-21 2006-09-06 株式会社村田製作所 多層基板の製造方法
JP2002084065A (ja) * 2000-09-07 2002-03-22 Murata Mfg Co Ltd 多層セラミック基板およびその製造方法ならびに電子装置
JP3669255B2 (ja) * 2000-09-19 2005-07-06 株式会社村田製作所 セラミック多層基板の製造方法および未焼成セラミック積層体
DE10145363A1 (de) * 2001-09-14 2003-04-10 Epcos Ag Verfahren zur Herstellung eines keramischen Substrats und keramisches Substrat
JP2003110238A (ja) * 2001-09-28 2003-04-11 Murata Mfg Co Ltd ガラスセラミック多層基板の製造方法
DE10150715A1 (de) * 2001-10-13 2003-04-30 Bosch Gmbh Robert Grüner keramischer Einsatzkörper, keramischer Einsatzkörper, keramischer Grünkörper oder Grünkörperverbund und damit hergestellter keramischer Schichtverbund
US7222419B2 (en) * 2001-12-19 2007-05-29 Chung-Shan Institute Of Science And Technology Method of fabricating a ceramic substrate with a thermal conductive plug of a multi-chip package
JP2003332749A (ja) * 2002-01-11 2003-11-21 Denso Corp 受動素子内蔵基板、その製造方法及び受動素子内蔵基板形成用素板
JP2003246680A (ja) * 2002-02-26 2003-09-02 Murata Mfg Co Ltd 多層セラミック基板の製造方法
US6911941B2 (en) * 2003-06-19 2005-06-28 Harris Corporation Dielectric substrate with selectively controlled effective permittivity and loss tangent
EP1675446A4 (en) 2003-10-17 2009-12-02 Hitachi Metals Ltd MULTILAYER CERAMIC SUBSTRATE, METHOD OF MANUFACTURING SAME, AND ELECTRONIC DEVICE USING SUCH A SUBSTRATE
JP2005268692A (ja) * 2004-03-22 2005-09-29 Mitsubishi Electric Corp 多層基板の製造方法
TWI311451B (en) * 2005-11-30 2009-06-21 Murata Manufacturing Co Ceramic substrate, electronic device, and manufacturing method of ceramic substrate
US7901761B1 (en) * 2006-04-17 2011-03-08 Alfred E. Mann Foundation For Scientific Research Hermetic vias utilizing metal-metal oxides
US7875810B2 (en) * 2006-12-08 2011-01-25 Ngk Spark Plug Co., Ltd. Electronic component-inspection wiring board and method of manufacturing the same
US7749592B2 (en) * 2007-02-06 2010-07-06 Tdk Corpoation Multilayer ceramic substrate
JP5074792B2 (ja) * 2007-03-14 2012-11-14 日本特殊陶業株式会社 配線基板およびその製造方法
WO2008132913A1 (ja) * 2007-04-20 2008-11-06 Murata Manufacturing Co., Ltd. 多層セラミック基板およびその製造方法ならびに電子部品
WO2009002355A1 (en) * 2007-06-25 2008-12-31 Second Sight Medical Products, Inc. Method for providing hermetic electrical feedthrough
JP2009088460A (ja) * 2007-09-28 2009-04-23 Samsung Electro-Mechanics Co Ltd 回路パターン形成方法
JP4475365B2 (ja) 2008-03-03 2010-06-09 株式会社村田製作所 セラミック基板の製造方法およびセラミック基板
WO2009119199A1 (ja) * 2008-03-28 2009-10-01 株式会社村田製作所 多層セラミック基板の製造方法および複合シート
JP2011518336A (ja) * 2008-04-21 2011-06-23 トップ エンジニアリング カンパニー リミテッド Memsプローブカード及びその製造方法
KR100997989B1 (ko) * 2008-08-28 2010-12-03 삼성전기주식회사 다층 세라믹 기판
DE102009035972B4 (de) 2009-08-04 2011-11-17 W.C. Heraeus Gmbh Cermethaltige Durchführung für eine medizinisch implantierbare Vorrichtung
DE102009035971B4 (de) * 2009-08-04 2013-01-17 Heraeus Precious Metals Gmbh & Co. Kg Elektrische Durchführung für eine medizinisch implantierbare Vorrichtung
DE102010006689B4 (de) 2010-02-02 2013-04-18 Heraeus Precious Metals Gmbh & Co. Kg Verfahren zum Herstellen einer elektrischen Durchführung, elektrische Durchführung sowie implantierbare Vorrichtung
DE102010006690B4 (de) 2010-02-02 2013-03-28 Heraeus Precious Metals Gmbh & Co. Kg Verfahren zum Herstellen einer elektrischen Durchführung, elektrische Durchführung sowie implantierbare Vorrichtung
EP2866534B1 (en) * 2012-06-21 2019-05-01 Kyocera Corporation Circuit board and electronic apparatus provided with the circuit board
US9478959B2 (en) 2013-03-14 2016-10-25 Heraeus Deutschland GmbH & Co. KG Laser welding a feedthrough
US9431801B2 (en) 2013-05-24 2016-08-30 Heraeus Deutschland GmbH & Co. KG Method of coupling a feedthrough assembly for an implantable medical device
US9403023B2 (en) 2013-08-07 2016-08-02 Heraeus Deutschland GmbH & Co. KG Method of forming feedthrough with integrated brazeless ferrule
US9610451B2 (en) 2013-12-12 2017-04-04 Heraeus Deutschland GmbH & Co. KG Direct integration of feedthrough to implantable medical device housing using a gold alloy
US9504841B2 (en) 2013-12-12 2016-11-29 Heraeus Deutschland GmbH & Co. KG Direct integration of feedthrough to implantable medical device housing with ultrasonic welding
US9610452B2 (en) 2013-12-12 2017-04-04 Heraeus Deutschland GmbH & Co. KG Direct integration of feedthrough to implantable medical device housing by sintering
US9642261B2 (en) * 2014-01-24 2017-05-02 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Composite electronic structure with partially exposed and protruding copper termination posts
JP6624282B2 (ja) * 2016-04-28 2019-12-25 株式会社村田製作所 多層セラミック基板
CN109565939B (zh) * 2016-08-22 2022-04-05 株式会社村田制作所 陶瓷基板和电子部件内置模块
KR101909346B1 (ko) * 2016-12-22 2018-10-18 한국세라믹기술원 단열 기판의 제조방법 및 그 단열 기판
EP3900782B1 (en) 2020-02-21 2023-08-09 Heraeus Medical Components, LLC Ferrule with strain relief spacer for implantable medical device
EP3900783B1 (en) 2020-02-21 2023-08-16 Heraeus Medical Components, LLC Ferrule for non-planar medical device housing

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130067A (en) * 1986-05-02 1992-07-14 International Business Machines Corporation Method and means for co-sintering ceramic/metal mlc substrates
US5085720A (en) * 1990-01-18 1992-02-04 E. I. Du Pont De Nemours And Company Method for reducing shrinkage during firing of green ceramic bodies
US5254191A (en) * 1990-10-04 1993-10-19 E. I. Du Pont De Nemours And Company Method for reducing shrinkage during firing of ceramic bodies
US5370855A (en) * 1991-11-25 1994-12-06 Gruen; Dieter M. Conversion of fullerenes to diamond
EP0570855B1 (en) * 1992-05-20 2000-04-19 Matsushita Electric Industrial Co., Ltd. Method for producing multilayered ceramic substrate
US5470412A (en) * 1992-07-30 1995-11-28 Sumitomo Metal Ceramics Inc. Process for producing a circuit substrate
US5456778A (en) * 1992-08-21 1995-10-10 Sumitomo Metal Ceramics Inc. Method of fabricating ceramic circuit substrate

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