KR100997989B1 - 다층 세라믹 기판 - Google Patents

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Abstract

본 발명은 전기전도도 및 신호의 손실을 방지할 수 있는 이중층 구조의 도전성 비아를 갖는 다층 세라믹 기판을 제공하기 위한 것으로, 복수의 유전체층과, 상기 복수의 유전체층 중 적어도 일부 유전체층에 형성된 적어도 하나 이상의 도전성 비아 및 도전성 패턴으로 이루어진 회로패턴부를 가지며, 상기 도전성 비아 중 적어도 하나는, 상기 유전체층을 관통하는 비아홀 내벽을 따라 형성되며 금속을 함유한 제1 도전성 물질로 이루어진 외주부와, 상기 외주부 내에 충전되도록 형성되며 상기 제1 도전성 물질보다 수축 개시 온도가 높은 제2 도전성 물질로 이루어진 내심부를 가짐으로써, 초고주파 대역에서 도전성 비아의 AC 전기저항을 순수 Ag 수준으로 낮출 수 있으며, 초고주파(mm파) 대역에서의 신호 손실을 방지할 수 있다.
도전성 비아, 신호 손실, 초고주파

Description

다층 세라믹 기판{Multilayer ceramic substrate}
본 발명은 다층 세라믹 기판에 관한 것으로, 특히, 전기전도도 및 신호의 손실을 방지할 수 있는 이중층 구조의 도전성 비아를 갖는 다층 세라믹 기판에 관한 것이다.
저온동시소성세라믹(low temperature co-fired ceramics: LTCC)는 낮은 유전 손실 및 전극 손실 특성에 의해 30GHz 이상의 초고주파영역(mm파)에서 MMIC의 패키징 재료로 각광받고 있다. 그리고 배선을 이루는 전극 재료로 순수한 Ag 페이스트(silver paste)를 사용하여 매우 낮은 도전 손실 특성을 가진다. 그리고, 유전체는 손실계수가 0.2%이하이며, PCB에 비하여 100배 이상 낮아서 초고주파(mm파) 대역에서 좋은 특성을 보인다.
그런데, 층간의 배선을 연결하는 비아(via)는 소성 수축률의 정합(matching)을 위하여 순수한 Ag 대신에 다량의 글래스(glass)가 포함된 Ag 전극을 사용해야 하고, 이에 따른 전기전도도의 감소 및 전기적 신호 감쇄가 발생하여 최종 패키지 특성의 열화를 유발한다.
이를 억제하게 위한 방안으로써 주로 순수한 메탈에 최소량의 특정 첨가제를 추가하여 Ag 비아 전극의 소성거동이 LTCC와 정합되도록 하는 연구가 많이 진행되어 왔다. 하지만, 무수축 LTCC 공정에서 두 재료를 글래스 없이 정합하는 것은 아직까지 성공적이지 못하였다.
도 1a는 종래기술에서 순수한 Ag와 LTCC의 소성수축 개시시기를 나타낸 그래프이고, 도1b는 종래기술에 다층 세라믹 기판에 형성된 비아의 수평 단면도이고, 도 1c는 비아 페이스트에 다량의 글래스의 함량에 따른 비아의 전기전도도의 변화를 나타낸 그래프이다.
종래 다층 세라믹 기판을 형성하는 방법은, 무수축 LTCC 기판을 위한 비아 페이스트는 2-3㎛의 Ag 파우더에 1-5㎛의 글래스 파우더를 혼합하여 만들고, 이를 금속 마스크 인쇄를 통하여 미리 형성된 비아 홀에 채워서 구현한다. 필링된 비아가 형성된 여러 장의 LTCC 시트는 압착공정(lamination)을 통하여 일체화하고, 이를 850-900℃에서 20-40분 소성하여 기판을 완성한다.
이때, 비아를 형성하는 페이스트의 조성이 순수한 Ag로만 구성될 경우, 도 1 의 (a)에 도시된 바와 같이, LTCC(A)와 Ag(B)의 소성수축 개시시기 차이로 인하여 소성 후, 도 1의 (b)에 도시된 "C"와 같이 비아 벽면에 보이드(void)나 크랙(crack)이 발생하게 된다.
이를 방지하기 위해 비아 페이스트 조성으로 Ag 파우더에 다량의 글래스를 첨가하여 LTCC와의 소성 수축 개시 시기를 매칭시킨다. 이러한 비아 페이스트를 적용하면, 소성 후 보이드나 크랙이 없는 비아를 얻을 수 있다.
하지만, 도 1c에 도시한 바와 같이, 다량의 글래스가 첨가되는 함량이 증가할수록 순수 Ag를 사용하여 비아를 형성하는 경우보다 전기전도도가 좋지 않음을 알 수 있다. 즉, 글래스가 첨가된 비아 페이스트의 경우, 전기전도도가 매우 낮은 글래스에 의하여 비아의 전기전도도가 순수 Ag 비아에 비하여 매우 낮아지게 된다. 따라서, LTCC와의 소성 수축 개시 시기를 매칭시키기 위해 첨가되는 글래스의 함량이 많아질수록 순수 Ag를 사용할 경우보다 전기전도도가 저하된다.
본 발명은 상술한 종래의 문제점을 개선하기 위해, 초고주파(mm팡) 대역에서의 신호 손실을 최소화할 수 있는 2중층 구조의 도전성 비아를 갖는 다층 세라믹 기판을 제공하고자 한다.
상술한 기술적 과제를 달성하기 위해, 본 발명의 일실시 형태에 따른 다층 세라믹 기판은 복수의 유전체층; 상기 복수의 유전체층 중 적어도 일부 유전체층에 형성된 적어도 하나 이상의 도전성 비아 및 도전성 패턴으로 이루어진 회로패턴부를 가지며, 상기 도전성 비아 중 적어도 하나는, 상기 유전체층을 관통하는 비아홀 내벽을 따라 형성되며 금속을 함유한 제1 도전성 물질로 이루어진 외주부와, 상기 외주부 내에 충전되도록 형성되며 상기 제1 도전성 물질보다 수축 개시 온도가 높은 제2 도전성 물질로 이루어진 내심부를 갖는다.
바람직하게는, 상기 제1 도전성 물질은 Ag 금속일 수 있으며, 상기 제2 도전성 물질은 수축 개시 온도가 상기 유전체층과 같거나 높은 것을 특징으로 한다.
바람직하게는, 상기 제2 도전성 물질은 상기 제1 도전성 물질보다 높은 함량 의 규소산화물(SiO2)이 함유되거나, 상기 제2 도전성 물질은 상기 제1 도전성 물질보다 높은 함량의 글래스가 함유된 것을 특징으로 한다.
바람직하게는, 상기 외주부의 두께는 상기 도전성 비아의 전체 반경 대비 10% 이하로 형성되며, 상기 외주부의 두께는 상기 도전성 비아의 전체 반경 대비 0.5% 이상으로 형성된 것을 특징으로 한다.
본 발명에 의하면, Ag 금속으로 이루어진 외주부와 수축 개시 온도가 기판을 이루는 유전체층과 같거나 높은 물질로 이루어진 내심부를 갖는 이중층 비아 구조를 형성함으로써, 초고주파 대역에서 도전성 비아의 AC 전기저항을 순수 Ag 수준으로 낮출 수 있으며, 초고주파(mm파) 대역에서의 신호 손실을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 2a는 비아의 수평 단면도를 나타낸 것이고, 도 2b는 비아 외곽으로부터 거리와 비아에 흐르는 전류밀도와의 관계를 나타낸 그래프이다.
도 2a 및 도 2b에 도시한 바와 같이, 비아(20)의 외곽으로부터의 거리(
Figure 112008061537723-pat00001
, r은 비아 중심으로부터의 비아 반경 사이의 소정반경, R은 비아의 반경)에 따라 전류밀도가 달라진다. 이는 비아(20)에 전류가 흐르는 실효면적이 표면 깊이(skin depth)로 규정되기 때문이다. 여기서, 신호의 주파수가 높아질수록 도체 표면으로 전류가 집중하는 현상을 표면효과(skin effect)라고 하며, 이때 전류가 흐르는 깊이를 표면 깊이(skin depth)라고 한다. 즉, 초고주파 대역에서는 매우 얇은 두께의 표면에만 전류가 흐르게 된다.
도 2b에 도시된 바와 같이, 비아 외곽으로부터 거리가 작아질수록, 즉, 비아(20) 중심부로부터 반경(r)이 커질수록 표면 깊이를 기준으로 비아(20)에 흐르는 전류 밀도가 높아지는 것을 알 수 있다.
반면, 비아 외곽으로부터 거리가 커질수록, 즉, 비아(20) 중심부로부터 반경(r)이 작아질수록 표면 깊이를 기준으로 비아(20)에 흐르는 전류 밀도가 낮아지 는 것을 알 수 있다. 특히, 초고주파(mm파) 대역에서는 표면 깊이가 0.5㎛ 이하로 매우 작아지게 되며, 이로 인해 비아의 내부에는 거의 전류가 흐르지 않게 되므로, 비아의 전기전도도가 감소 된다. 따라서 비아의 전기전도도의 하락은 RF 신호의 손실을 유발하게 된다.
따라서, 본 발명에서는 초고주파 대역에서의 표면 깊이를 고려하여 전류가 집중되는 표면 깊이에 해당하는 영역에 고순도 Ag층을 형성하여 전기전도도의 하략을 방지할 수 있는 이중층 구조의 도전성 비아를 갖는 다층 세라믹 기판을 제공한다.
도 3은 본 발명의 일실시 형태에 따른 이중층 구조의 도전성 비아를 갖는 다층 세라믹 기판의 수직 단면도를 나타낸 것이다. 도 3에 도시된 바와 같이, 본 발명에 따른 다층 세라믹 기판(300)은 복수의 유전체층(310)과, 복수의 유전체층(310) 중 적어도 일부 유전체층에 형성된 복수개의 도전성 비아(350)들과 도전성 패턴(360)들로 구성된다.
복수의 유전체층은 저온동시소성 세라믹(LTCC)일 수 있으며, 소성시 수축 개시 온도는 850~950℃ 정도이며, 도전성 비아(350)와 도전성 패턴(360)으로 이루어진 회로패턴부를 가진다.
도전성 비아(350)들 중 적어도 하나는 유전체층을 관통하는 비아홀 내벽(320)을 따라 형성되며, 금속을 함유한 제1 도전성 물질로 이루어진 외주부(330)와, 외주부(330) 내에 층전되도록 형성되며, 제1 도전성 물질보다 수축 개시 온도가 높은 제2 도전성 물질로 이루어진 내심부(340)를 갖는다. 여기서, 제1 도전성 물질은 전기전도도가 높은 금속일 수 있으며, Ag 금속인 것이 가장 바람직하다. 그리고, 제1 도전성 물질은 Ag 금속에 소량의 첨가제가 첨가되지만, 거의 고순도 Ag에 가깝게 형성된다.
제2 도전성 물질은 유전체층과 수축 개시 온도가 같거나 높은 물질로 이루어진다. 즉, 제2 도전성 물질은 제1 도전성 물질보다 높은 함량의 글래스 또는 규소산화물(SiO2)이 함유된다. 이로 인해, 내심부(340)는 수축 개시 온도가 유전체층과 같거나 높은 제2 도전성 물질로 형성됨으로써 외주부(330)와 유전체층의 수축률 정합을 매칭시키므로, 보이드나 크랙이 없는 도전성 비아가 형성된다.
도 4는 도 3에 도시한 다층 세라믹 기판의 도전성 비아 중 일부(D)를 나타낸 부분 상세 사시도이다. 도 4에 도시된 바와 같이, 도전성 비아(350)는 각 유전체층(310a~310d)에 형성된 각 도전성 비아가 적층되어 형성된다.
각 도전성 비아는 제1 도전성 물질이 각 유전체층(310a~310d)의 비아홀 내 벽(320a~320d)을 따라 형성된 외주부(330)와 제2 도전성 물질로 채워진 내심부(340)로 이루어진다. 여기서, 외주부(330)는 초고주파 신호의 전달을 담당하고, 내심부(340)는 제1 도전성 물질과 각 유전체층(310a~310d)의 무수축 소성시, 소성 수축률 정합을 담당한다.
외주부(330)의 두께는, 도 2a 및 도 2b에서 설명한 바와 같이 초고주파(mm파) 대역에서는 표면 깊이가 0.5㎛ 이하로 매우 작아지게 되므로, 적어도 0.5㎛ 이상이어야 한다. 즉, 외주부(330)의 두께는, 초고주파 대역에서의 표면 깊이를 고려하여, 각 유전체층의 도전성 비아의 전체 반경 대비 0.5% 이상에서 10% 이하로 형성되데, 적어도 0.5㎛ 이상으로 형성된다. 예를 들어, 도전성 비아가 100㎛의 직경이면, 외주부(330)의 두께는 0.5㎛ ~ 10㎛로 형성될 수 있으며, 바람직하게는, 외주부(330)는 1-5㎛의 두께로 형성된다.
그리고, 제1 도전성 물질은 전기전도도가 좋은 금속일 수 있으며, 가장 전기전도도가 좋은 Ag 금속인 것이 바람직하다. 그리고 제1 도전성 물질은 금속에 소량의 첨가제가 첨가된 페이스트이며, 거의 고순도 금속으로 형성된다. 제2 도전성 물질은 제1 도전성 물질보다 수축 개시 온도가 높으며, 바람직하게는, 제2 도전성 물질은 유전체층의 수축 개시 온도와 같거나 높은 수축 개시 온도를 갖는다. 또한, 제2 도전성 물질은 제1 도전성 물질과 유전체층의 수축률 정합을 매칭시키기 위해, 제1 도전성 물질과 동일한 금속에, 다량의 글래스 또는 규사산화물이 함유된 페이 스트로 형성된다.
이와 같이, 각 유전체층(320a~320d)에 형성된 각 도전성 비아들이 적층된 후 소성된다. 이때, 외주부(330)는 금속이 다량 함유된 제1 도전성 물질로 채워져 있어 유전체층보다 먼저 수축을 개시하게 되지만, 외주부(330) 내에 형성된 내심부(340)가 유전체층의 수축 개시 온도와 같거나 높은 제2 도전성 물질로 채워져 있으므로, 외주부(330)와 유전체층의 수축률 정합을 매칭시키게 된다.
도 5는 도 3에 도시한 다층 세라믹 기판의 도전성 비아를 나타낸 수평 단면도이다. 도 5에 도시된 바와 같이, 도전성 비아(350)는 외주부(330)와 내심부(340)로 이루어지며, 외주부(330)의 두께는, 초고주파 대역에서의 표면 깊이를 고려하여, 도전성 비아(350)의 전체 반경 대비 0.5%이상에서 10%이하로 형성되데, 적어도 0.5㎛로 형성된다. 바람직하게는, 외주부(330)는 1-5㎛의 두께로 형성된다.
도 6a 내지 도 6f는 본 발명의 일실시 형태에 따른 다층 세라믹 기판의 제조방법을 설명하기 위한 공정별 수직 단면도이다. 도 6a와 같이, 유전체층(610)을 복수개 마련한다. 유전체층은 저온동시소성세라믹(LTCC) 기판을 형성하기 위한 세라믹 그린 시트이다. 그런 다음, 도 6b와 같이, 유전체층(610)을 펀칭을 통해 비아홀(620)을 형성한다.
그 다음에, 도 6c와 같이, 유전체층(610)에 형성된 비아홀 내벽(620)에 스퀴즈를 이용해 제1 도전성 물질을 충전한다. 이때 유전체층(610)의 하부에서 진공흡착을 통해 제1 도전성 물질을 비아홀의 내벽(620)에만 필링되도록 하여 외주부(630)를 형성한다. 여기서, 제1 도전성 물질은 전기전도도가 좋은 금속일 수 있으며, 가장 전기전도도가 좋은 Ag 금속인 것이 바람직하다. 그리고 제1 도전성 물질은 금속에 소량의 첨가제가 첨가된 페이스트이며, 거의 고순도 금속으로 형성된다.
그리고, 도 6d와 같이, 유전체층(610)의 비아홀의 내벽(620)에 외주부(630)를 형성한 후, 외주부(630)의 내부에 내심부(640)를 형성한다. 즉, 유전체층(610)의 외주부(630) 내부에 스퀴즈를 이용해 제2 도전성 물질을 충전한다. 이때, 유전체층(610)의 하부에서 진공흡착을 통해 제2 도전성 물질을 외주부(630)의 내부에 필링되도록 하여 내심부(640)를 형성한다. 여기서, 제2 도전성 물질은 제1 도전성 물질보다 수축 개시 온도가 높으며, 제1 도전성 물질과 유전체층의 수축률 정합을 매칭시키기 위해, 제1 도전성 물질과 동일한 금속에, 다량의 글래스 또는 규사산화물이 함유된 페이스트로 형성된다.
그리고, 외주부(630) 및 내심부(640)의 형성시, 진공흡착 강도를 조절하여, 비아홀의 내벽(620)에만 필링되는 외주부(630)를 형성하거나 외주부(630)의 내부 전체체 필링되는 내심부(640)를 형성할 수 있다.
그런 다음, 도 6e와 같이, 외주부(630) 및 내심부(640)를 갖는 이중층 구조의 도전성 비아가 형성된 유전체층(610)을 적층(lamination)한다. 이때, 각 유전체층(610)의 도전성 비아(650)가 서로 연결되도록 적층 및 압착하여 적층체를 형성한다.
이와 같이 형성된 적층체를 소성하면, 도 6f와 같이 y축으로 수축된 다층 세라믹 기판이 완성된다. 소성시, 외주부(630)는 유전체층보다 수축 개시 온도가 낮은 금속이 다량 함유된 제1 도전성 물질로 채워져 있지만, 외주부(630) 내에 형성된 내심부(640)가 유전체층의 수축 개시 온도와 같거나 높은 제2 도전성 물질로 채워져 있으므로, 외주부(630)는 유전체층의 수축률과 매칭되게 된다. 따라서, 도전성 비아가 전류가 집중되어 있는 표면 깊이에 해당하는 부분에 고순도의 금속층을 갖는 외주부가 형성됨에 따라 초고주파(mm파) 대역에서의 전기전도도가 향상될 수 있다.
도 7은 본 발명의 일실시 형태에 따른 다층 세라믹 기판의 이중층 구조의 도전성 비아에서 비아 AC 전기저항의 변화를 나타낸 그래프이다. 도 7에 도시된 바와 같이, 초고주파(mm파) 대역에서 기존의 Ag 파우더에 다량의 글래스 파우더가 함유된 페이스트로 충전된 비아(검정원형마크)보다 본 발명에 따른 이중층 구조의 도전성 비아(흰원형마크)가 Ac 전기저항이 낮아짐을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1a는 종래기술에서 순수한 Ag와 LTCC의 소성수축 개시시기를 나타낸 그래프이고,
도1b는 종래기술에 다층 세라믹 기판에 형성된 비아의 수평 단면도이고,
도 1c는 비아 페이스트에 다량의 글래스의 함량에 따른 비아의 전기전도도의 변화를 나타낸 그래프이고,
도 2a는 비아의 수평 단면도이고,
도 2b는 비아 외곽으로부터 거리와 비아에 흐르는 전류밀도와의 관계를 나타낸 그래프이고,
도 3은 본 발명의 일실시 형태에 따른 이중층 구조의 도전성 비아를 갖는 다층 세라믹 기판의 수직 단면도이고,
도 4는 도 3에 도시한 다층 세라믹 기판의 도전성 비아 중 일부(D)를 나타낸 부분 상세 사시도이고,
도 5는 도 3에 도시한 다층 세라믹 기판의 도전성 비아를 나타낸 수평 단면도이고,
도 6a 내지 도 6f는 본 발명의 일실시 형태에 따른 다층 세라믹 기판의 제조방법을 설명하기 위한 공정별 수직 단면도이고,
도 7은 본 발명의 일실시 형태에 따른 다층 세라믹 기판의 이중층 구조의 도전성 비아에서 비아 AC 전기저항의 변화를 나타낸 그래프이다.

Claims (7)

  1. 복수의 유전체층; 및
    상기 복수의 유전체층 중 적어도 일부 유전체층에 형성된 적어도 하나 이상의 도전성 비아 및 도전성 패턴으로 이루어진 회로패턴부를 가지며,
    상기 도전성 비아 중 적어도 하나는, 상기 유전체층을 관통하는 비아홀 내벽을 따라 형성되며 규소산화물(SiO2) 및 글래스 중 선택된 하나 이상과 금속을 함유한 제1 도전성 물질로 이루어진 외주부와, 상기 외주부 내에 충전되도록 형성되며 상기 제1 도전성 물질보다 규소산화물(SiO2) 또는 글래스 함량이 높고, 상기 제1 도전성 물질보다 수축 개시 온도가 높은 제2 도전성 물질로 이루어진 내심부를 갖는 다층 세라믹 기판.
  2. 제1항에 있어서,
    상기 금속은 Ag 금속인 것을 특징으로 하는 다층 세라믹 기판.
  3. 제1항에 있어서,
    상기 제2 도전성 물질은 수축 개시 온도가 상기 유전체층과 같거나 높은 것을 특징으로 하는 다층 세라믹 기판.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 외주부의 두께는 상기 도전성 비아의 전체 반경 대비 0.5 내지 10%로 형성된 것을 특징으로 하는 다층 세라믹 기판.
  7. 삭제
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