JP3667948B2 - 高周波複合回路ブロック - Google Patents

高周波複合回路ブロック Download PDF

Info

Publication number
JP3667948B2
JP3667948B2 JP23462997A JP23462997A JP3667948B2 JP 3667948 B2 JP3667948 B2 JP 3667948B2 JP 23462997 A JP23462997 A JP 23462997A JP 23462997 A JP23462997 A JP 23462997A JP 3667948 B2 JP3667948 B2 JP 3667948B2
Authority
JP
Japan
Prior art keywords
shield wall
insulating layer
hole
shield
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP23462997A
Other languages
English (en)
Other versions
JPH1174670A (ja
Inventor
浩文 戸田
克朗 中俣
伸治 磯山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP23462997A priority Critical patent/JP3667948B2/ja
Publication of JPH1174670A publication Critical patent/JPH1174670A/ja
Application granted granted Critical
Publication of JP3667948B2 publication Critical patent/JP3667948B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0296Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298Multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof

Landscapes

  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structure Of Printed Boards (AREA)
  • Waveguides (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、複数の回路機能を有する高周波複合回路ブロックに係わり、例えば、電圧制御発振器(VCO)、ミキサ部、フィルター素子、発振子、コイル、コンデンサ等の回路機能が内部に複数形成された高周波複合回路ブロックに関するものである。
【0002】
【従来技術】
近年、電子機器は小型軽量化、携帯化が進んでおり、それに用いられる回路基板もその動向に呼応する形で、小型軽量薄型化、表面実装化、複合化が押し進められている。
【0003】
特に携帯通信等の高周波を利用した通信機器においては、セラミックスの優れた誘電特性等と多層化技術からセラミック回路基板が従来より多用されており、近年では、回路基板を単一機能のものから複合化することが求められてきている。例えば、電圧制御発振器(VCO)はセラミック基板内部にストリップラインを設けて形成しているが、更にセラミック基板の集積度をあげる目的で、同一基板内にミキサ部を取り込んで1ブロック化しようとする動向がある。即ち、高周波複合回路基板内に、電圧制御発振器とミキサ部の2つの回路機能を形成しようとするものである。
【0004】
【発明が解決しようとする課題】
しかしながら、電圧制御発振器のような高周波領域において用いられる発信回路は、他の回路機能であるミキサ部からのノイズの影響を受け易いという問題があった。即ち、電圧制御発振器とミキサ部が同一基板内に形成される場合には、電圧制御発振器がミキサ部の影響を受け、発振器としての性能が劣化するという問題があった。
【0005】
このような問題を解決するために、電圧制御発振器からミキサ部を離して形成することが考えられるが、この方法では、近年における小型化の要求に対して逆行するという問題があった。
【0006】
そこで、本出願人は、同一基板内に内蔵した電圧制御発振器とミキサ部との間に、シールド壁を基板の厚み方向に形成した高周波複合回路ブロックについて出願した(特願平7−283829号)。
【0007】
この高周波複合回路ブロックでは、電圧制御発振器とミキサ部との干渉を有効に防止することができる。しかしながら、シールド壁を基板の厚み方向に形成したため、そのシールド壁の存在によりシールド壁両側のセラミック同士の接合力が弱くなり、高周波複合回路ブロックの強度が低下するという問題があった。
【0008】
本発明は上記問題を解決するものであり、その目的は、複数の回路機能を1ブロック内に内蔵するにあたって問題となる回路干渉を防ぎ、さらに基板強度を向上できる高周波複合回路ブロックを提供するものである。
【0009】
【課題を解決するための手段】
本発明の高周波複合回路ブロックは、絶縁層を複数積層してなる絶縁基体と、この絶縁基体内に形成された複数の回路機能とを具備してなる高周波複合回路ブロックであって、前記回路機能間に、相互の干渉を防止するための面状のシールド壁を前記絶縁層の積層方向に形成してなり、該シールド壁に、短辺の長さが高周波信号の波長λの1/40以下の長方形状の開口部を1又は2個形成してなるとともに、該開口部を介して前記シールド壁の両側の絶縁層同士の接合を行うものである。
【0010】
【作用】
本発明によれば、複数の回路機能を同一基板内に一体化形成するにあたって、回路機能間にシールド壁を形成することにより、小型化を阻害せずに回路機能間の干渉を防止することができる。また、シールド壁の形成位置により、外部からのノイズやブロック表面に搭載された電子部品からのノイズも阻止することが可能となる。
【0011】
そして、本発明では、シールド壁に開口部を形成したので、シールド壁の両側に存在する絶縁層、例えばセラミック同士の接合を開口部を介して行うことができ、シールド機能を維持したまま、基板等のブロックの強度を向上することができる。特に、高周波複合回路ブロックを、複数の領域に分割するようにシールド壁を形成した場合に、強度を向上することができるので有効である。
【0012】
さらに、長方形状の開口部の短辺の長さLを高周波信号の波長λの1/40以下とすることにより、シールド効果を高く維持した状態で、基板強度を大きく向上できる。
【0013】
従来のセラミック多層回路基板の製造方法は、ガラスセラミックスやセラミックス等の原料を含有するグリーンシートを作成し、次に、グリーンシートにビアーホール導体となる位置にNCパンチや金型などでビアホール用貫通孔を形成し、次に内部配線のパターン及びビアーホール導体に応じてグリーンシート上に導電性ペーストを印刷・充填し、次に、これらのシートを複数積層し、この積層体を一括同時焼成する、いわゆるグリーンシート積層方式によるものであった。
【0014】
しかしながら、このグリーンシート積層方式による製造方法にて積層方向にシールドを形成しようとすると、絶縁層となるグリーンシートを作製したのちに、NCパンチや金型などでシールド用貫通溝を形成しなくてはならず、グリーンシートを次工程以降で取り扱うことが困難であった。更に、理想的にはシールドは面方向に閉ループ状態にしたいが、それに対応するためにNCパンチや金型などでシールド用貫通溝を形成することは不可能であった。
【0015】
そこで、本発明の高周波複合回路ブロックは、光硬化可能なモノマーを含有するスリップ材で絶縁層成形体を作成し、露光・現像処理を施した絶縁層成形体を焼成することにより、シールド壁を絶縁層の積層方向に形成し、しかも、シールド壁に開口部を容易に形成することができ、回路機能間の干渉や外部からのノイズを遮断できるとともに、基板強度を向上できるのである。
【0016】
【発明の実施の形態】
本発明の高周波複合回路基板を図面を用いて詳細に説明する。
図1および図2は本発明の高周波複合回路ブロックを示すもので、これらの図では、電圧制御発振器Xとミキサ部Yの2つの回路機能を有するブロックが複合化されている。図において、符号1は絶縁基体を示している。この絶縁基体1は誘電体としての機能を有するものである。
【0017】
この絶縁基体1には、入出力端子、電源端子、グランド端子等の端面電極2が形成されている。この端面電極2はリード端子として形成しても良い。この絶縁基体1の表面には表面電極3が形成されており、この表面電極3には厚膜抵抗体4、抵抗器、コンデンサ等のチップ部品6が接続されている。さらに、絶縁基体1にはキャビティ部が形成され、このキャビティ部には半導体ベアチップ7が配置され、この半導体ベアチップ7はワイヤを介して表面電極3に接続されている。
【0018】
絶縁基体1は、図2に示すように、絶縁層10a〜10hを複数積層して構成され、また、内部配線11やビアホール導体13、チップ部品6、半導体ベアチップ7等により2つの回路機能X、Yが形成されている。本発明の複数の回路機能とは、一つの回路機能が他方の回路機能に影響を及ぼす虞があるものであれば、どのようなものであっても良く、回路機能としては、例えば、フィルター素子、発振子、コイル、コンデンサ等それぞれが単独の場合もあるが、これらの複数の組み合わせからなる場合もある。図2においては、電圧制御発振器Xとミキサ部Yを図示した。
【0019】
絶縁層10a〜10hはガラスセラミックスまたはセラミックスからなるものである。絶縁層10a〜10hの厚みは40〜150μmとされている。このような複数の絶縁層10a〜10h間に形成されている内部配線11は、金系、銀系、銅系の金属材料からなるものである。
【0020】
また、絶縁層10a〜10h間の内部配線11は、絶縁層10a〜10hの厚み方向に形成されたビアホール導体13によって接続されているものもあれば、容量結合等で分布定数的に接続されるものもある。このビアホール導体13も内部配線11と同様に金系、銀系、銅系の金属材料からなるものである。
【0021】
そして、絶縁基体1には、電圧制御発振器Xとミキサ部Yの二つの回路機能の間に、絶縁層10a〜10hの積層方向にシールド壁17が形成されている。このシールド壁17は、ビアホール導体13と同様に金系、銀系、銅系の金属材料からなるもので、本実施例では銀系導体を用いた。
【0022】
このシールド壁は17は、図2に示すように電圧制御発振器Xとミキサ部Yとの間を遮断して形成されている。回路機能Xのシールドを、図3(a)に示すように、シールド壁17と端面電極2aにより行っている。即ち、シールド壁17により電圧制御発振器Yとのシールドを、端面電極2aにより外部とのシールドを行っている。
【0023】
このシールド壁17には開口部19が形成されている。この開口部19は、図3(b)に示すような長方形状とされ、その短辺Lは、高周波信号(使用周波数)の波長λの1/40以下とされている。
【0024】
尚、この実施例では、回路機能Xを挟持するように、シールド壁17と端面電極2aを対向して形成した例について説明したが、図4に示すように、端面電極2aの代わりに絶縁基体1内にシールド壁17を形成し、シールド壁17により回路機能Xを挟持するようにしても良い。
【0025】
また、図5に示すように回路機能を取り囲むように閉ループ状のシールド壁17を形成しても良い。このような面方向に閉ループ状のシールド壁17を形成することにより、電磁波等の侵入、放出をより確実に遮断することができる。
【0026】
さらに、図4および図5において、上下に図3の内部配線11a、11bに相当するような内部配線を接続し、シールド壁17と内部配線により絶縁層の面方向に閉ループ状のシールド壁17を形成しても良いことは勿論である。この場合には、さらに電磁波等の侵入、放出を確実に遮断することができる。
【0027】
さらに、シールド壁17には、図6(a)に示すように横方向に長い長方形状の開口部、(b)に示すように上下に形成された長方形状のスリットからなる開口部、(c)に示すようにシールド壁17を左右に分割する溝状の開口部、(d)に示すようにシールド壁17を上下に分割する溝状の開口部であっても良いが、この場合でも、長方形状の開口部の短辺の長さLが高周波信号の波長λの1/40以下とすることが必要である。シールド壁17には複数の開口部19を設けても良いことは勿論である。
【0028】
本発明は、図7に示すように、高周波複合回路ブロックを完全に分割するように、シールド壁を形成した場合に、特に強度向上の効果が顕著である。
【0029】
次に、本発明の高周波複合回路ブロックの製造方法について説明する。先ず、絶縁層10a〜10hとなるスリップ材を作成する。
【0030】
スリップ材は、例えば、セラミック原料粉末と、光硬化可能なモノマー、例えばポリオキシエチル化トリメチロールプロパントリアクリレートと、有機バインダ、例えばアルキルメタクリレートと、可塑剤とを、有機溶剤、例えばエチルカルビトールアセテートに混合し、ボールミルで約48時間混練して作製される。
【0031】
セラミック原料粉末としては、金属元素として少なくともMg、Ti、Caを含有する複合酸化物であって、その金属元素酸化物による組成式を(1−x)MgTiO3 −xCaTiO3 (但し、式中xは重量比を表し、0.01≦x≦0.15)で表される主成分100重量部に対して、硼素含有化合物をB2 3 換算で3〜30重量部、アルカリ金属含有化合物をアルカリ金属炭酸塩換算で1〜25重量部添加含有してなるものが用いられる。
【0032】
尚、上述の実施例では溶剤系スリップ材を作成しているが、上述のように親水性の官能基を付加した光硬化可能なモノマー、例えば多官能基メタクリレートモノマー、有機バインダ、例えばカルボキシル変性アルキルメタクリレートを用いて、イオン交換水で混練した水系スリップ材を作成しても構わない。
【0033】
セラミック原料粉末としては、ガラス材料であるSiO2 、Al2 3 、ZnO、MgO、B2 3 を主成分とする結晶化ガラス粉末70重量%とセラミック材料であるアルミナ粉末30重量%とからなるもの用いられる。
【0034】
また、ビアホール導体13、内部配線11およびシールド壁17となる導電性ペーストを作成する。導電性ペーストは、低融点で且つ低抵抗の金属材料である例えば銀粉末と、硼珪酸系低融点ガラス、例えばB2 3 −SiO2 −BaOガラス、CaO−B2 3 −SiO2 ガラス、CaO−Al2 3 −B2 3 −SiO2 ガラスと、有機バインダ、例えばエチルセルロースとを、有機溶剤、例えば2,2,4−トリメチル−1,3−ペンタジオ−ルモノイソブチレ−トに混合し、3本ローラーにより均質混練して作成される。
【0035】
次に、図8(a)に示すように、まず、絶縁層用スリップ材を、支持基板33上に、上述のスリップをドクターブレード法によって塗布し、乾燥して、絶縁層10hとなる絶縁層成形体35hを形成する。支持基板33としてマイラーフイルムを用い、この支持基板33は焼成工程前に取り外される。塗布後の乾燥条件は60〜80℃で20分乾燥であり、薄層化・乾燥された絶縁層成形体35hの厚みは40μmである。
【0036】
この絶縁成形体35hにはビアーホル導体が形成されないため、直ちに、図2中の内部配線11aとなる内部配線パターンの印刷・乾燥を行う。具体的には、図8(b)に示すように上述の導電性ペーストを所定配線パターンの形成可能なスクリーン(図示せず)を介して、印刷・乾燥することにより、内部配線パターン36aが形成される。
【0037】
次に、下から2層目となる絶縁層10gを形成する。
具体的には、図8(c)に示すように、絶縁層10gとなる絶縁層成形体35gを、絶縁層成形体35h上の内部配線パターン36aを全て被覆するように、絶縁層成形体35hと同様に塗布・乾燥により形成する。
【0038】
この後、絶縁層成形体35gにシールド用貫通溝及びビアホール用貫通孔の形成を行う。シールド用貫通溝及びビアホール用貫通孔は、露光処理、現像処理、洗浄・乾燥処理により形成される。尚、シールド壁及びビアホール導体の形成の不要な絶縁層については、この貫通溝、孔の形成、そして次に続く導電性ペーストの充填工程は省略される。
【0039】
露光処理は、具体的には、図8(d)に示すように、絶縁層成形体35g上にシールド用貫通溝及びビアホール用貫通孔が形成される領域が遮光されるようなフォトターゲット37を載置して、超高圧水銀灯(10mW/cm2 )を光源として用いて露光を行なう。
【0040】
露光処理は、例えば、フォトターゲット37を絶縁基板上に近接または載置して、貫通溝、孔以外の領域に、低圧、高圧、超高圧の水銀灯系の露光光を照射する。これにより、貫通溝、孔以外の領域では、光硬化可能なモノマーが光重合反応を起こす。従って、貫通溝、孔部分のみが現像処理によって除去可能な溶化部となる。尚、実際には、フォトターゲット37を絶縁層成形体に接触させて露光した方が露光精度は向上する。また、最適露光時間は絶縁層成形体の厚み、シールド用貫通溝の幅、ビアホール用貫通孔の直径などで決まる。露光装置は所謂写真製版技術に用いられる一般的なものでよい。
【0041】
これにより、シールド用貫通溝及びビアホール用貫通孔が形成される領域の絶縁層成形体35gにおいては、光硬化可能なモノマの光重合反応がおこらず、貫通溝、孔が形成される領域以外の絶縁層成形体35gにおいては、光重合反応が起こる。ここで光重合反応が起こった部位を不溶化部といい、光重合反応が起こらない部位を溶化部という。尚、40μm程度の絶縁層成形体35gは、超高圧水銀灯(10mW/cm2 )を5〜10秒程度照射すれば露光を行うことができる。
【0042】
現像処理は、フォトターゲット37を除去した後、絶縁層成形体35gの溶化部をスプレー現像法やパドル現像法によって、現像液で除去するもので、具体的には1,1,1−トリクロロエタンを用いてスプレー法で現像を行う。その後、必要に応じて洗浄及び乾燥を行ない、図8(e)に示すように、シールド用貫通溝38およびビアホール用貫通孔39を形成する。
【0043】
次に、シールド壁及びビアホール導体となる導体部材を、絶縁層成形体に形成されたシールド用貫通溝38およびビアホール用貫通孔39に導電性ペーストを充填し、乾燥することにより形成する。充填方法は、例えばスクリーン印刷方法で行なう。具体的には、上述の工程で形成したシールド用貫通溝38およびビアホール用貫通孔39内に上述の導電性ペーストを充填し、乾燥する。シールド用貫通溝38およびビアホール用貫通孔39に相当する部位のみに印刷可能なスクリーンを用いて、印刷によってビアホール導体13及びシールド壁17となる導体部材を形成し、その後、50℃において10分乾燥する。
【0044】
次に、絶縁層成形体35gの表面に内部配線11となるパターンを導電性ペーストを用いて印刷・乾燥して形成する。印刷方法は、例えばスクリーン印刷方法で行なう。具体的には、図8(f)に示すように、絶縁層10gと絶縁層10fとの間に配置される内部配線11を、絶縁層成形体35h上に形成した内部配線パターン36aと同様のスクリーン印刷法にて形成し、乾燥し、内部配線パターン36を形成する。
【0045】
そして、図9に示すように、絶縁層用スリップ材の塗布・乾燥工程を繰り返し、下から3層目の絶縁層成形体を形成する。即ち、絶縁層10fとなる絶縁層成形体35fを塗布・印刷して形成し、さらに露光・現像処理によりシールド用貫通溝38を形成し、シールド壁17となる導電性ペーストを印刷充填し、内部配線11となる内部配線パターン36の形成を繰り返す。このような工程を繰り返して最上層の絶縁層成形体35aを形成し、露光・現像処理により貫通溝、孔を形成し、導電性ペーストを印刷充填して、図8に示すような8層の絶縁層を有する積層成形体41を形成する。
【0046】
尚、シールド壁17の開口部19は、開口部19の形成部分の絶縁層成形体を光重合反応させ、除去しないようにすることにより容易に作製できる。
【0047】
この後、表面電極3となる導体膜を最上層の絶縁層成形体35aの表面に印刷・乾燥により形成する。これは、各絶縁層成形体35a〜35h、内部配線11となる配線パターン36、ビアホール導体13およびシールド壁17となる導体部材の一括焼成時に、表面電極3となる導体膜をも一括的に焼成しようとするものである。
【0048】
次に、必要に応じて、積層成形体41の形状をプレスで整えたり、分割溝を形成したり、また、支持基板33を取り外す。
【0049】
次に、焼成を行う。焼成は、脱バインダー工程と、本焼成工程からなる。脱バインダー工程は、概ね600℃以下の温度領域であり、絶縁層成形体35a〜35h及び内部配線パターン36、導体部材に含まれている有機バインダ、光硬化可能なモノマを消失する過程であり、本焼成工程は、ピーク温度850〜1050℃、例えば、ピーク温度900℃で30分焼成する。
【0050】
これにより、図2に示したように、8層の絶縁層10a〜10hからなる絶縁基体1内に、シールド壁17、内部配線11、ビアホール導体13が形成され、さらに、表面電極3が形成された高周波複合回路ブロックが得られる。
【0051】
その後、表面処理として、さらに、厚膜抵抗体4や厚膜保護膜の印刷・焼きつけ、メッキ処理、さらに半導体ベアチップ7やチップ部品6の接合を行う。
【0052】
尚、図1においては、絶縁基体1の上面側のみに表面電極3、厚膜抵抗体4、チップ部品6が形成されているが、絶縁基体1の下面側にも形成してもよい。この時に、高周波複合回路ブロックの製造方法としては、絶縁体成形体35hを塗布・乾燥後、下面側に延びるビアホール導体を形成するために、露光・現像処理を行う必要がある。
【0053】
また、表面電極3は、絶縁層10a〜10hの焼成された積層体の表面に、印刷・乾燥し、所定雰囲気で焼きつけを行っても構わない。例えば、内部配線11にAg系導体を用い、表面電極3としてCu系導体を用いる場合、絶縁層成形体35a〜35hと内部配線11の配線パターンからなる積層成形体を、酸化性雰囲気又は中性雰囲気で焼成し、焼成された積層体の表面に、Cu系導体の印刷・乾燥を行い、中性雰囲気又は還元性雰囲気において780℃(AgとCuの共晶点)以下の温度で焼成する。
【0054】
また、支持基板33がアルミナセラミック基板を用いた場合には、焼成前に取り外すことなく、多層セラミック回路基板の下部層としてそのまま残存させても構わない。この場合、支持基板33であるアルミナセラミック基板にビアホール導体や内部配線パターンを予め形成しても良い。
【0055】
このような製造方法によれば、ビアホール導体13となる貫通孔が、フォトターゲット37を用いて、露光・現像処理によって作成されるために、フォトターゲット37のパターンによっては、複数種類の径の貫通穴を任意に形成するとことができる。これは、例えば、多層セラミック回路基板中にアース導体の内部配線を用いる場合、導電率を考慮して、孔径を任意に設定できるため極めて有益である。
【0056】
また、従来の製造方法、即ち、金型やNCパンチの打ち抜きや、スリップ材の印刷パターンによる接続では得ることができない径、例えば80μmで、さらに相対位置精度の高い貫通穴の形成が可能であるため、高密度の内部配線パターンを有する多層セラミック回路基板を容易に製造できる。
【0057】
また、絶縁層となるスリップ材の塗布により絶縁層成形体が形成されるため、絶縁層成形体の表面が、内部配線の配線パターンの積層状態にかかわらず、常に平面状態が維持でき、絶縁層成形体上に配線パターンを形成するにあたって、非常に精度が高くなる。
【0058】
上述の実施例では、内部配線11として、Au系、Ag系、Cu系の低融点金属材料を用いた低温焼成複合回路ブロックで説明したが、内部配線11として、タングステン、モリブデンなどの高融点金属材料が用いた、1300℃前後で焼成される複合回路ブロックであっても構わない。
【0059】
【実施例】
本発明の高周波複合回路ブロックの開口部を有するシールド壁のシールド効果を電磁場解析を用いて確認した。先ず、図10(a)に示すように、厚み1mm、長さ9mmの基板上下面にグランド層50を形成し、基板内に幅aが0.1mmの2条のストリップライン51を設け、それらの間に、厚みbが0.2mmのシールド壁53を設け、シールド壁53とストリップライン51との間の距離cを0.2mmに設定した。この基板の誘電率は19、誘電体のQfを16000とした。
【0060】
そして、図10(b)に示すように、シールド壁53の開口部55の短辺の長さLを、表1に示すように、高周波信号(周波数1.9GHz)の波長λの1/20である1.8mm、1/40である0.9mm、1/80である0.45mmに設定し、この場合の2条のストリップライン51間のアイソレーションS21を求め、表1に記載した。またシールド壁が形成されない場合についても解析し、表1に記載した。
【0061】
【表1】
Figure 0003667948
【0062】
この表1より、シールド壁に、開口部の短辺の長さLが、高周波信号の波長λの1/40以下である場合には、0〜3GHzまでの範囲においてシールド効果として充分である30dB以上を有しており、優れたシールド効果を有することが判る。
【0063】
【発明の効果】
本発明によれば、複数の回路機能間の干渉を、小型化を阻害せずに防止することができる。また、シールド壁に開口部を設けることにより回路機能間の干渉を防止できるとともに、基板強度を向上することができる。
【図面の簡単な説明】
【図1】本発明に係る高周波複合回路ブロックの斜視図である。
【図2】図1のA−A線における断面図である。
【図3】図2におけるシールド構造を示す説明図である。
【図4】シールド構造の他の例を示す説明図である。
【図5】シールド構造のさらに他の例を示す説明図である。
【図6】シールド壁に形成された開口部を示す説明図である。
【図7】高周波複合回路ブロックを2分割するシールド壁を形成した図である。
【図8】本発明の高周波複合回路ブロックの製造方法を説明する工程図である。
【図9】本発明の高周波複合回路ブロックの積層成形体を示す断面図である。
【図10】解析のために用いた高周波複合回路ブロックを説明するための図面である。
【符号の説明】
1・・・絶縁基体
2・・・端面電極
3・・・表面電極
4・・・厚膜抵抗体
6・・・チップ部品
7・・・半導体ベアチップ
10a〜10h・・・絶縁層
11・・・内部配線
13・・・ビアホール導体
17、53・・・シールド壁
19、55・・・開口部
35a〜35h・・・絶縁層成形体
36・・・内部配線パターン
37・・・フォトターゲット
41・・・積層成形体
X、Y・・・回路機能

Claims (1)

  1. 絶縁層を複数積層してなる絶縁基体と、この絶縁基体内に形成された複数の回路機能とを具備してなる高周波複合回路ブロックであって、前記回路機能間に、相互の干渉を防止するための面状のシールド壁を前記絶縁層の積層方向に形成してなり、該シールド壁に、短辺の長さが高周波信号の波長λの1/40以下の長方形状の開口部を1又は2個形成してなるとともに、該開口部を介して前記シールド壁の両側の絶縁層同士の接合を行うことを特徴とする高周波複合回路ブロック。
JP23462997A 1997-08-29 1997-08-29 高周波複合回路ブロック Expired - Fee Related JP3667948B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23462997A JP3667948B2 (ja) 1997-08-29 1997-08-29 高周波複合回路ブロック

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23462997A JP3667948B2 (ja) 1997-08-29 1997-08-29 高周波複合回路ブロック

Publications (2)

Publication Number Publication Date
JPH1174670A JPH1174670A (ja) 1999-03-16
JP3667948B2 true JP3667948B2 (ja) 2005-07-06

Family

ID=16974039

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23462997A Expired - Fee Related JP3667948B2 (ja) 1997-08-29 1997-08-29 高周波複合回路ブロック

Country Status (1)

Country Link
JP (1) JP3667948B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4514301B2 (ja) * 2000-09-28 2010-07-28 京セラ株式会社 多層配線基板の製造方法
SE0200715D0 (sv) * 2001-12-14 2002-03-11 Optillion Ab Feedthrough Interconnection Assembly

Also Published As

Publication number Publication date
JPH1174670A (ja) 1999-03-16

Similar Documents

Publication Publication Date Title
EP1614184B1 (en) Integrated passive devices fabricated utilizing multi-layer, organic laminates
JP3322199B2 (ja) 多層セラミック基板およびその製造方法
KR101183272B1 (ko) Rf/무선 다중 대역 응용들을 위한 액정 폴리머 및 다층폴리머 기반 수동 신호 처리 부품들
US8053682B2 (en) Multilayer ceramic substrate
JP2003101225A (ja) セラミック基板及び分割回路基板
JP3667948B2 (ja) 高周波複合回路ブロック
JP2000277916A (ja) 基板および分割基板
JPH10275979A (ja) セラミック基板および分割回路基板
JPH11186733A (ja) 高周波複合回路ブロック
JPH11273997A (ja) 電子部品及びその製造方法
JPH11312855A (ja) コンデンサ内蔵基板
JP3563580B2 (ja) 高周波複合回路基板およびその製造方法
JP3389383B2 (ja) 高周波複合回路ブロックおよびその製造方法
JP3550283B2 (ja) 高周波複合回路基板
JP2004031699A (ja) セラミック回路基板及びその製造方法
JP3591805B2 (ja) 高周波回路基板
JP2001044644A (ja) 多層回路基板およびその製法
JP3628804B2 (ja) 積層型電子部品およびその製造方法
JP4280131B2 (ja) 積層フィルタ
JP3904767B2 (ja) 多層回路基板
JP3323083B2 (ja) セラミック積層体の製造方法
JP4610113B2 (ja) セラミック多層基板の製法
JP3752453B2 (ja) 低温焼成多層配線基板及びその製造方法
JP3500244B2 (ja) セラミック基板の製造方法
JP2003051679A (ja) セラミック配線基板の製造方法及びセラミック配線基板

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040323

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040819

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050405

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050407

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080415

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090415

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090415

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100415

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110415

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees