JP2004031699A

JP2004031699A - セラミック回路基板及びその製造方法

Info

Publication number: JP2004031699A
Application number: JP2002186859A
Authority: JP
Inventors: Sentaro Yamamoto; 山元　泉太郎; Yuzuru Matsumoto; 松本　譲; Norimitsu Fukamizu; 深水　則光
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2002-06-26
Filing date: 2002-06-26
Publication date: 2004-01-29

Abstract

【課題】コンデンサを内蔵した回路基板や、高周波モジュールなどの高周波用回路基板として、層間剥離を来すことなく、誘電体層の薄層化や導体層の厚膜化を自由に制御可能なセラミック回路基板とその製造方法を提供する。
【解決手段】複数の誘電体層１ａ〜１ｈを積層してなる誘電体基板１と、誘電体基板１の表面および／または内部に形成された導体層３、７とを具備するセラミック回路基板において、厚さが１０μｍ以上であり、且つ誘電体層の厚さの２０〜９０％の厚さからなる厚膜導体層９を具備し、厚膜導体層９の厚さの７０％以上が、１つの誘電体層内に埋設されており、この厚膜導体層９を例えば、コンデンサの電極１１として用いることで、層間剥離を来すことなく、電極１１の厚膜化によって誘電体層１ｂの薄層化を実現し、静電容量を高めることができる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、コンデンサを内蔵したセラミック回路基板や、高周波用として優れた性能を有するセラミック回路基板とその製造方法に関するものである。
【０００２】
【従来技術】
セラミック回路基板は、そのセラミックスの優れた物性、例えば誘電特性、高絶縁性等から電子機器に広く応用されてきた。
【０００３】
これまでセラミック多層配線基板は、セラミック、またはガラスセラミックからなる絶縁層を複数積層してなり、絶縁層表面あるいは絶縁層間には導体層が形成され、これら導体層は絶縁層を貫通して形成されたビアホール導体によって互いに接続されて回路を形成している。
【０００４】
このようなセラミック多層配線基板は、誘電体層となるガラス粉末やセラミック粉末を用いてドクターブレード法などによってグリーンシートを作製し、このシートにＮＣパンチや金型などで貫通孔を形成した後、導電性ペーストを充填するとともに、シート表面に配線パターンを印刷形成し、その後、これらのシートを複数積層して、焼成するテープ積層工法によって作製される。
【０００５】
【発明が解決しようとする課題】
高周波モジュールなどの高周波用として用いられるセラミック回路基板は、高速化、高周波化、小型化の要求から、これまで部品表面に搭載していたコンデンサ、コイル等の表面実装部品をセラミック回路基板の内部に内蔵させる技術が必要になる。これらを実現するにはセラミック回路基板の内部に高容量のコンデンサを形成するために、誘電体層の薄層化とともに高周波化に伴う導体損失の改善のために配線回路層の厚膜化を兼ね備える必要がある。
【０００６】
ところが、従来より最も多用されているテープ積層工法では、テープ積層時の接着不良によって誘電体層と導体層との界面に層間剥離が生じ易い。この層間剥離の原因の大きな原因は、誘電体層表面に導体層を印刷塗布した時に生じる誘電体層と導体層との段差にある。これを防止するために導体層を印刷塗布した後に強制的に加圧処理して段差を低減させることも行われているが、導体層が厚いとほとんど段差は解消されず、この手法による層間剥離の対策には限界があった。
【０００７】
そのために、誘電体層の薄層化と導体層の厚膜化の両立が必要となるテープ積層工法ではこの二つの要求特性を兼ね備えるセラミック回路基板を製造することは事実上、困難であった。
【０００８】
従って、本発明は、高周波モジュールなどの高周波用として、またはコンデンサなどを内蔵可能な、必要な誘電体層の薄層化と導体層の厚膜化を兼ね備えたセラミック回路基板とその製造方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明者等は、高周波モジュール部品用のセラミック回路基板に求められる高周波特性を満足させるには誘電体層と導体層の厚さを適正化させることが必要であり、また、この要求を満たすにはテープ積層工法ではデラミネーションの課題から困難であることが判った。
【００１０】
そこで本発明によれば、誘電体層と導体層の厚さの割合を最適化させ、更にテープ積層工法に代わる新規な製造プロセスを採用することで、これら課題を解決できることを見出した。
【００１１】
即ち、本発明のセラミック回路基板は、複数の誘電体層を積層してなる誘電体基板と、該誘電体基板の表面および／または内部に形成された導体層とを具備するセラミック回路基板において、厚さが１０μｍ以上であり、且つ前記誘電体層の厚さの２０〜９０％の厚さからなる厚膜導体層を具備し、該厚膜導体層の厚さの７０％以上が、１つの誘電体層内に埋設されていることを特徴とするものである。
【００１２】
そして、前記厚膜導体層は、コンデンサを形成するための一方の電極を形成しており、前記厚膜導体層がコンデンサを形成する誘電体層に埋め込まれていることによってコンデンサを形成する誘電体層の薄層化を図ることができ、コンデンサとしての機能を高めることができる。
【００１３】
その場合、前記誘電体基板が、誘電率の異なる２種以上の誘電体層との積層体から構成され、前記コンデンサが高誘電率の誘電体層に形成されているか、または前記誘電体基板のうちの１つの層内において、低誘電率材料からなる誘電体層の一部分に高誘電率の誘電体層が埋め込まれており、該高誘電率の誘電体層が前記コンデンサを形成していることが望ましい。
【００１４】
また、前記厚膜導体層は、高周波伝送線路における信号線を構成していることによって高周波信号の損失を低減することができる。その場合、厚膜導体層は、低誘電率材料からなる誘電体層内に埋め込まれていることによって、さらに低損失化を図ることができる。
【００１５】
このようなセラミック回路基板を製造する方法としては、（ａ）所定の基材の表面に、導体ペーストによって導体層を形成する工程と、（ｂ）該導体層の表面を含む基材表面に誘電体スラリーを塗布して誘電体層を形成する工程と、（ｃ）（ａ）（ｂ）の工程を繰り返すことによって多層化する工程と、作製した積層体を一括して焼成する工程とを具備し、前記導体層のうち、一部の導体層の焼成後の厚さが１０μｍ以上であり且つその導体層表面に塗布される前記誘電体層の厚さの２０〜９０％の厚さからなることを特徴とする。
【００１６】
また、前記（ｂ）工程後の（ａ）工程との間に、前記誘電体層の表面から導体層に至る貫通孔を形成する工程と、該貫通孔内に誘電体層とは異なる材料を充填する工程とを具備することによって、導体層間を接続するビアホール導体や、高誘電体層、さらにはキャビティを任意の箇所に形成することができる。
【００１７】
さらに、前記貫通孔を形成する工程は、誘電体スラリーに感光特性を付与し、誘電体層を形成した後に露光現像を行い、光照射部以外の部分を除去することによって、一括して任意の形状に形成することができる。
【００１８】
なお、前記誘電体層と異なる材料としては、前記誘電体層よりも高い誘電率を有する誘電体材料、または導体ペーストからなることが望ましい。
【００１９】
【発明の実施の形態】
図１に、本発明のセラミック回路基板の一例の（ａ）概略斜視図および（ｂ）概略断面図を示した。
【００２０】
図１のセラミック回路基板Ａによれば、セラミック焼結体からなる誘電体基板１の側面および表面には、側面導体層２や表面導体層３が形成されている。そして、この回路基板Ａの表面には、ＩＣ、インダクタ、抵抗、コンデンサなどのチップ部品４が半田によって実装され、表面導体層３と接続されている。
【００２１】
また、誘電体基板１の表面にはキャビティ部５が形成されており、このキャビティ部５には半導体ベアチップ６が収容され、ワイヤにより表面導体層３と接続されている。誘電体基板１の表面導体層３上には、必要に応じて厚膜抵抗体膜や厚膜保護膜が形成されたり、メッキ処理される。
【００２２】
また、誘電体基板１は、具体的には、図１（ｂ）の概略断面図に示すように、誘電体層１ａ〜１ｈの積層体によって形成され、各誘電体層間には、内部導体層７が設けられ、ビアホール導体８によって内部導体層７間、または表面導体層３と電気的に接続されている。
【００２３】
この誘電体層１ａ〜１ｈは、通常、１５０μｍ以下の厚さからなるが、特に小型化を図る上では、７５μｍ以下、特に３０〜７５μｍの厚さから構成される。
【００２４】
本発明によれば、このセラミック回路基板Ａに形成された表面導体層３や内部導体層７の中に、厚膜導体層９を具備する。この厚膜導体層９は、厚さの７０％以上、特に８０％以上、さらには９０％以上が１つの誘電体層内に埋設されており、厚膜導体層９の厚さは、１０μｍ以上、厚膜導体層９が埋め込まれている誘電体層の厚さの２０〜９０％の厚さからなるものである。
【００２５】
本発明によれば、この厚膜導体層９は図２に示すように、コンデンサＣを形成する電極の１つとして好適に用いられる。図２によれば、回路基板Ａにおける誘電体層１ｂの上下に電極１１、１２が形成されているが、このうち、下側の電極１１を厚膜導体層によって形成したものである。各電極１１、１２はビアホール導体８と接続され、一対の表面導体層３と接続され、一対の表面導体層３間で静電容量が引き出される。
【００２６】
かかる構造のコンデンサにおいては、このコンデンサの静電容量は、従来より同一の誘電体材料に対して、電極間距離が短いほど静電容量が大きくなることが知られている。通常、電極１１、１２に挟まれた誘電体層１ｂの厚さはそれぞれ統一される結果、必然的にその静電容量も定まってしまう。
【００２７】
これに対して、本発明によれば、図３の電極１１の厚さｔと静電容量との関係に示される通り、誘電体層１ｂの厚さａが不変であっても、電極１１が誘電体層１ｂに埋め込まれた状態となっており、その電極１１の厚さｔを大きくするに従い、電極１１、１２間に挟持された誘電体層１ｂの厚さは（ａ−ｔ）の関係で小さくなる結果、静電容量を任意に高めることができる。特に、厚膜導体層からなる電極１１の厚さｔは、１０μｍ以上であり、且つ誘電体層１ｄの全体厚さａの２０〜９０％であることが効果的である。即ち、この厚さが２０％よりも小さいと従来の構造のコンデンサに対して静電容量の向上があまり望めず、９０％よりも厚いと電極１１、１２間の絶縁抵抗が小さくなり、高い静電容量を得ることはできない。
【００２８】
なお、かかるコンデンサＣにおいては、回路基板Ａにおける誘電体層１ｂは、誘電体層１ａ、１ｃを構成する誘電体よりも高い誘電率を有する誘電体材料によって形成してもよいし、図２（ｂ）に示すように、電極１１、１２によって挟まれた部分の一部のみを高誘電率材料１ｂ’によって形成することもできる。
【００２９】
通常、高誘電率層の表面には、配線回路を形成することが難しいが、図２（ｂ）のように、高誘電率層を部分的に形成すると、コンデンサを形成した同一層内であっても内部導体層を形成することができる。
【００３０】
また、コンデンサＣを形成する電極１１のみを厚膜導体層によって形成し、他の部分では、通常の厚さの導体層によって形成することもできる。また、同一層内の導体層をすべて厚膜導体層によって形成することも可能である。
【００３１】
なお、上記電極１１の厚さｔは、３０μｍ以上であり、その７０％以上が誘電体層１ｂに埋め込まれており、誘電体層１ｂの厚さａの３０〜８０％であることが、さらに誘電体層１ｂの厚さは７５μｍ以下であることが望ましい。また、上記の例では、電極１１を厚膜導体層によって形成したが、上側の電極１２を、または電極１１、１２の両方を厚膜導体層によって形成してもよい。
【００３２】
また、本発明における厚膜導体層は、図４に示すように、高周波伝送線路における信号線路としても好適に使用される。即ち、図４においては、誘電体層１ｈを挟んで信号線路１５とグランド層１６とが形成され、これによってマイクロストリップ線路を形成している。本発明によれば、この信号線路１５の厚さを１０μｍ以上、且つ誘電体層１ｈの厚さの２０〜９０％とし、信号線路１５の厚さの７０％以上を誘電体層１ｈに埋め込むことによって、伝送損失の小さい高周波伝送線路を形成することができる。通常、信号線路１５の厚さｔは、デラミネーションの発生を防止する目的から、グリーンシート表面へ導体ペーストを塗布方法では、その信号線路の厚さは自ずと制限される。
【００３３】
しかしながら、本発明に従い、信号線路１５の厚さの７０％以上を誘電体層１ｈに埋め込むことによってデラミネーションの発生や平坦度を損ねることがなく、図５の信号線路１５の厚さｔと伝送損失との関係に示すように、信号線路１５の厚さｔを大きくすることができるために、信号線路１５の電導度を高くできる結果、信号の伝送損失を低減することができる。なお、この厚膜導体層からなる信号線路１５の厚さｔが１０μｍよりも小さい、あるいは誘電体層の厚さａの２０％よりも薄いと伝送損失を低減する効果が小さく、誘電体層の厚さａの９０％よりも厚いと信号線路１５とグランド層１６間の絶縁性を損ねてしまい、伝送損失が増大してしまうためである。
【００３４】
なお、上記信号線路１５の厚さｔは、３０μｍ以上、誘電体層１ｈの厚さａの３０〜８０％であることが望ましい。
【００３５】
さらに、本発明によれば、厚膜導体層は、図６に示すように、１Ａ以上の大きな電流を流す場合の導体層として好適に使用される。即ち、図６においては、誘電体層１ｃにおいて、パワートランジスタなどへの電流供給のための導体層として、大電流用導体層１７が厚膜導体層によって形成されている。この大電流用導体層１７は、誘電体層１ｃに埋め込まれた構造となっていることから、大電流用導体層１７は、誘電体層１ｃの厚さａ内で自由に厚さを制御できる。但し、この大電流用導体層１７の厚さｔが１０μｍ以下、または誘電体層１ｃの厚さａの２０％未満では機能的に不十分であり、誘電体層１ｃの厚さａの９０％を超えると、隣接する導体層との絶縁抵抗が小さくなり、リークなどが発生しやすくなる。この大電流用導体層１７の厚さｔは、３０μｍ以上、誘電体層１ｃの厚さａの３０〜８０％であることが望ましい。
（製造方法）
次に、本発明のセラミック回路基板の製造方法を、
図７に基いて説明する。先ず、誘電体層１ａ〜１ｈを形成するためのスリップ材を作製する。スリップ材は、例えば、セラミック粉末、ガラス粉末、あるいはそれらの混合粉末に、光硬化可能なモノマー、例えばポリオキシエチル化トリメチロールプロパントリアクリレートと、有機バインダ、例えばアルキルメタクリレートと、可塑剤とを、有機溶剤、例えばエチルカルビトールアセテートに混合し、ボールミルで混練して調製する。
【００３６】
尚、上述の実施例では溶剤系スリップ材を作製しているが、親水性の官能基を付加した光硬化可能なモノマー、例えば多官能基メタクリレートモノマー、有機バインダ、例えばカルボキシル変性アルキルメタクリレートを用いて、イオン交換水で混練した水系スリップ材であっても良い。
【００３７】
セラミック粉末としては、例えば、ＳｉＯ_２−Ｂ_２Ｏ_３系、ＳｉＯ_２−Ｂ_２Ｏ_３−Ａｌ_２Ｏ_３系、ＳｉＯ_２−Ａｌ_２Ｏ_３−アルカリ金属酸化物系、さらには、これらの系にアルカリ金属酸化物、ＺｎＯ、ＰｂＯ、Ｐｂ、ＺｒＯ_２、ＴｉＯ_２、等を配合した混合組成物や、ガラス組成物、さらには、ガラス組成物にＡｌ_２Ｏ_３、ＳｉＯ_２、フォルステライト、コージェライト、ムライト、ＡｌＮ、Ｓｉ_３Ｎ_４、ＳｉＣなどの骨材（フィラー）を混合したもので、８００〜１０５０℃の低温で焼成されるものであることが望ましい。
【００３８】
セラミック粉末としては、上記の他に、金属元素として少なくともＭｇ、Ｔｉ、Ｃａを含有する複合酸化物であって、その金属元素酸化物による組成式を（１−ｘ）ＭｇＴｉＯ_３−ｘＣａＴｉＯ_３（但し、式中ｘは重量比を表し、０．０１≦ｘ≦０．１５）で表される主成分１００重量部に対して、硼素含有化合物をＢ_２Ｏ_３換算で３〜３０重量部、アルカリ金属含有化合物をアルカリ金属炭酸塩換算で１〜２５重量部添加含有してなるものも好適に用いられる。
【００３９】
次に、ビアホール導体８、内部導体層７および表面導体層３を形成するための導電性ペーストを調製する。導電性ペーストは、低融点で且つ低抵抗の金属材料である例えば、銅粉末や銀粉末に、Ｂ_２Ｏ_３−ＳｉＯ_２−ＢａＯ、ＣａＯ−Ｂ_２Ｏ_３−ＳｉＯ_２、ＣａＯ−Ａｌ_２Ｏ_３−Ｂ_２Ｏ_３−ＳｉＯ_２などの低融点ガラス、エチルセルロースなどの有機バインダ、トルエン、２，２，４−トリメチル−１，３−ペンタジオールモノイソブチレートなどの有機溶剤を混合し、３本ローラにより均質混練して調製される。
【００４０】
本発明のセラミック回路基板の製造方法として、図２（ａ）のコンデンサを具備した回路基板の製造方法を例に説明する。まず、図７（ａ）に示すように、基材２０上に、導体ペーストをスクリーン印刷などによって、焼成後の厚さが１０μｍ以上、特に３０μｍ以上、且つ後述する誘電体層２２の厚さの２０〜９０％の厚さからなる電極１１となる厚膜導体層の電極パターン２１を形成する。この電極パターン２１は、一回のスクリーン印刷では所定の厚さに達しない場合、繰り返し重ねて印刷すればよく、その回数を調整することによって任意の厚さで調整できる。
【００４１】
次に、図７（ｂ）に示すように、上述の誘電体層を形成するスリップ材をドクターブレード法によって、電極パターン２１を含む基材２０の表面に塗布・乾燥して、誘電体層２２を形成する。ここで、基材２０としては樹脂フィルム、金属フィルムなどからなり、後述する焼成工程前に取り外される。
【００４２】
そして、図７（ｃ）に示すように、ビアホール導体８を形成するために、誘電体層２２を貫通し電極パターン２１に到達する貫通孔２３を形成する。この貫通孔２３は、感光性を有する誘電体層２２上に、貫通孔２３が形成される領域が遮光されるようなフォトターゲットを載置して、例えば、超高圧水銀灯（１０ｍＷ／ｃｍ^２）を光源として用いて露光を行なう。これにより、誘電体層２２の貫通孔２３が形成される領域においては、光硬化可能なモノマーの光重合反応がおこらず、貫通孔２３が形成される領域以外の誘電体層２２の領域においては、光重合反応が起こる。ここで光重合反応が起こった部位を露光部といい、光重合反応が起こらない部位を非露光部という。
【００４３】
現像処理は、誘電体層２２の非露光部を現像液で除去するもので、具体的には、例えば、トリエタノールアミン水溶液などの現像液を誘電体層２２の表面に噴霧処理して行う。この現像処理により、誘電体層２２における非露光部を溶解除去して貫通孔２３を形成する。
【００４４】
この誘電体層２２を光硬化性の樹脂を含むスリップで形成し、露光・現像処理することによって、貫通孔２３として、直径が５００μｍ以下、特に２００μｍ以下、深さが２００μｍ以下、特に１００μｍ以下の貫通孔を高い精度で形成することができる。
【００４５】
次に、図７（ｄ）に示すように、スクリーン印刷法等によって、貫通孔２３へ導電性ペーストを充填し、約６０〜９０℃で乾燥してビアホール導体２４を形成する。また、合わせて、誘電体層２２の表面にも導電性ペーストを用いて電極１２を形成するための電極パターン２５を形成する。
【００４６】
このときの電極パターン２５は、通常の１０〜２０μｍ程度の厚さの導体層でも、本発明による厚膜導体層で形成してもよい。この例では厚さ１０〜５０μｍの通常の厚さで形成される。
【００４７】
上記の図７（ａ）〜（ｄ）によって、誘電体層２２が一対の電極２１、２５に挟まれたコンデンサを形成することができる。
【００４８】
次に、このコンデンサの上にさらに誘電体層１ａおよび内部導体層７および表面導体層３を形成する場合、図７（ｅ）に示すように、電極パターン２５の表面に、図７（ｂ）と同様に、上述の誘電体層を形成するスリップ材をドクターブレード法によって、電極パターン２５を含む誘電体層２２の表面に塗布・乾燥して、誘電体層２６を形成する。
【００４９】
そして、図７（ｆ）に示すように、露光、現像工程を経て、ビアホール導体８を形成するために、誘電体層２６を貫通し電極パターン２５およびビアホール導体２４に到達する貫通孔２７、２８を形成する。
【００５０】
その後、図７（ｇ）に示すように、この貫通孔２７、２８にスクリーン印刷法などによって導電性ペーストを充填してビアホール導体２９、３０を形成するのに引き続き、スクリーン印刷法によって表面導体パターン３１、３２を形成する。
【００５１】
このようにして、図２（ａ）に示したような誘電体層１ｂが一対の電極１１、１２によって挟まれたコンデンサを具備する構造が形成できる。
【００５２】
なお、この説明では、便宜上、基材２０の表面に厚膜導体層からなる電極パターン２１を具備するコンデンサを形成したが、図７（ａ）に示すように、このコンデンサは、誘電体層１ｃ上に形成されているために、基材２０を誘電体層１ｃと位置付けることによって、図１、図２（ａ）に示すようなコンデンサを内蔵したセラミック回路基板を作成することができる。
【００５３】
次に、図２（ｂ）のように、コンデンサを形成する部分が高誘電率の誘電体材料によって形成されたコンデンサを形成する方法について図８をもとに説明する。この場合、図７の（ｂ）の基材２０の表面に形成された誘電体層２２に対して前述した貫通孔２３を形成する方法と同様にして、図８（ａ）に示すように、露光・現像処理を施して、図８（ｂ）に示すように、ビアホール導体用の貫通孔３３とともに、高誘電率の誘電体材料を充填するための貫通孔３４を形成する。
【００５４】
そして、図８（ｃ）スクリーン印刷法などに貫通孔３３に導電性ペーストを充填してビアホール導体３５を形成するとともに、高誘電率の誘電体材料のスリップ材を貫通孔３４に流し込むことによって高誘電率層３６を形成する。
【００５５】
その後、図８（ｄ）に示すように、高誘電率層３６の表面に一方の電極パターン２５をスクリーン印刷などによって導電性ペーストを用いて印刷塗布する。
【００５６】
その後は、図７（ｅ）（ｆ）（ｇ）の工程を経ることによって高誘電率層３６をのコンデンサを形成することが可能となる。
【００５７】
本発明によれば、図７、図８に示したようにして作製された積層成形体を脱バイ工程で、成形体中に含まれている有機バインダ、光硬化可能なモノマーを消失し、焼成工程にて窒素などの不活性雰囲気中で８００〜１０５０℃の温度で焼成することによって緻密化させる。
【００５８】
その後、必要に応じて、表面処理として、さらに、基板表面に厚膜抵抗膜や厚膜保護膜の印刷・焼きつけ、メッキ処理、さらにＩＣチップを含む電子部品４、６の接合を行うことによってセラミック回路基板を作製することができる。
【００５９】
尚、図２のセラミック回路基板においては、絶縁基板１の上面側のみに表面導体層３、電子部品４、６が形成されているが、絶縁基体１の下面側にも形成してもよい。
【００６０】
また、表面導体層３は、絶縁層１ａ〜１ｈの焼成された積層体の表面に、印刷・乾燥し、所定雰囲気で焼きつけを行っても良い。例えば、内部配線７、８、９にＡｇ系導体を用い、表面導体層３としてＣｕ系導体を用いる場合、焼成された積層体の表面に、Ｃｕ系導体の印刷・乾燥を行い、中性雰囲気又は還元性雰囲気で７８０℃（ＡｇとＣｕの共晶点）以下の温度で焼成する。
【００６１】
上記の製造方法においては、図２（ａ）（ｂ）のコンデンサを内蔵したセラミック回路基板を例にして説明したが、図４のマイクロストリップ線路における信号線路１５および図６の大電流用導体層１７は、いずれも図７の製造方法に基づき容易に作成することができる。
【００６２】
【実施例】
本発明における誘電体層と厚膜導体層によるデラミネーションとの関係を調べ、構造体をテープ工法で製造した場合と比較した。
【００６３】
実験では、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＺｎＯ、ＭｇＯ、Ｂ_２Ｏ_３を主成分とする結晶化ガラス粉末７０重量％と、アルミナ粉末３０重量％とからなるガラス−セラミック粉末と、光硬化可能なモノマーであるポリオキシエチル化トリメチロールプロパントリアクリレートと、有機バインダであるアルキルメタクリレートと、可塑剤とを、有機溶剤であるエチルカルビトールアセテートに混合し、ボールミルで約４８時間混練して溶剤系スリップ材Ａを作製した。
【００６４】
また、表面導体層３、内部導体層７、厚膜導体層９、ビアホール導体８を形成するための導電性ペーストは、銀粉末と、ＣａＯ−Ｂ_２Ｏ_３−ＳｉＯ_２からなる硼珪酸系低融点ガラスを用い、有機溶剤として２，２，４−トリメチル−１，３−ペンタジオールモノイソブチレートに混合し３本ロールミルで均質に混練して作製した。
【００６５】
そして、基材の表面に、上記スリップ材を塗布、乾燥した後、導電性ペーストを所定の厚さになるように、スクリーン印刷法によって電極パターンを印刷塗布、乾燥した。その後、再度、スリップ材を電極パターン上に塗布、乾燥した。そして、作成した積層物を９００℃で、２時間焼成して、図９に示すような評価用の回路基板を作成した。
【００６６】
作成した評価用回路基板の断面を観察して、誘電体層Ａの厚さａ、導体層Ｂの厚さｔを測定した。また、導体層Ｂの誘電体層Ａへの埋め込み量ｗを実測した。
【００６７】
そして、焼成後の断面から導体層の周囲における層間剥離の有無を各試料について５０個のサンプルについて個々に調査し、その結果を表１に示した。
【００６８】
【表１】

【００６９】
その結果、従来のテープ工法の場合、誘電体層の厚さが７５μｍ以下の薄い場合において、厚膜導体層の厚さｔが１０μｍ以上となると、層間剥離が顕著に見られた。これに対して、本発明によれば、導体層の厚さが１０μｍ以上の場合においても導体層の７０％以上が誘電体層に埋め込まれており、それによって誘電体層の厚さが７５μｍ以下と薄い場合であっても層間剥離はほとんど観察されなかった。
【００７０】
このことから、層間剥離を来すことなく、誘電体層および導体層の厚さを自由に設定できることから、誘電体層の厚さが一定である場合であっても、電極厚さを制御することによって任意の静電容量を得ることができ、またマイクロストリップ線路においては伝送損失を低減することができる。
【００７１】
【発明の効果】
以上詳述した通り、本発明によれば、層間剥離を来すことなく、誘電体層や導体層の厚さを任意に制御することができるために、誘電体層の厚さが一定である場合であっても、電極厚さを制御することによってコンデンサにおける誘電体層の薄層化を実現することができ、また、表面導体層および内部導体層の任意の箇所の導体層の厚膜化を実現することができ、マイクロストリップ線路の伝送損失の低減化や、大電流用導体層を容易に形成することができる。
【図面の簡単な説明】
【図１】セラミック回路基板の一例を示す（ａ）概略斜視図と、（ｂ）本発明における回路基板の概略断面図である。
【図２】本発明のセラミック回路基板の内部に形成されたコンデンサの構造の一例（ａ）および他の例（ｂ）を説明するための概略断面図である。
【図３】本発明のセラミック回路基板の内部に形成されたコンデンサにおける電極の厚さと静電容量との関係を説明するための図である。
【図４】本発明のセラミック回路基板の内部に形成されたマイクロストリップ線路の一例を説明するための概略断面図である。
【図５】本発明のセラミック回路基板の内部に形成されたマイクロストリップ線路の信号線路の厚さと伝送損失との関係を示す図である。
【図６】本発明のセラミック回路基板の内部に形成された大電流用の導体層の概略断面図である。
【図７】図２（ａ）のコンデンサの構造を製造するための工程図である。
【図８】図２（ｂ）のコンデンサの構造を製造するための工程図である。
【図９】実施例における評価用回路基板の概略断面図である。
【符号の説明】
Ａ　セラミック回路基板
Ｃ　コンデンサ
１　誘電体基板
１ａ〜１ｈ　誘電体層
２　側面導体層
３　表面導体層
４　チップ部品
７　内部導体層
８　ビアホール導体
９　厚膜導体層
１１、１２　電極

Claims

複数の誘電体層を積層してなる誘電体基板と、該誘電体基板の表面および／または内部に形成された導体層とを具備するセラミック回路基板において、厚さが１０μｍ以上であり、且つ前記誘電体層の厚さの２０〜９０％の厚さからなる厚膜導体層を具備し、該厚膜導体層の厚さの７０％以上が、１つの誘電体層内に埋設されていることを特徴とするセラミック回路基板。
前記厚膜導体層が、コンデンサを形成するための一方の電極を形成しており、前記厚膜導体層がコンデンサを形成する誘電体層に埋め込まれていることを特徴とする請求項１記載のセラミック回路基板。
前記誘電体基板が、誘電率の異なる２種以上の誘電体層との積層体から構成され、前記コンデンサが高誘電率の誘電体層に形成されている請求項２記載のセラミック回路基板。
前記誘電体基板のうちの１つの層内において、低誘電率の誘電体層の一部分に高誘電率の誘電体層が埋め込まれており、該高誘電率の誘電体層が前記コンデンサを形成していることを特徴とする請求項２記載のセラミック回路基板。
前記厚膜導体層が、高周波伝送線路における信号線を構成していることを特徴とする請求項１記載のセラミック回路基板。
（ａ）所定の基材の表面に、導体ペーストによって導体層を形成する工程と、（ｂ）該導体層の表面を含む基材表面に誘電体スラリーを塗布して誘電体層を形成する工程と、（ｃ）（ａ）（ｂ）の工程を繰り返すことによって多層化する工程と、作製した積層体を一括して焼成する工程とを具備するセラミック回路基板の製造方法において、前記導体層のうち、一部の導体層の焼成後の厚さが１０μｍ以上であり且つその導体層表面に塗布される前記誘電体層の厚さの２０〜９０％の厚さからなることを特徴とするセラミック回路基板の製造方法。
前記（ｂ）工程後の（ａ）工程との間に、前記誘電体層の表面から前記導体層に至る貫通孔を形成する工程と、該貫通孔内に誘電体層とは異なる材料を充填する工程とを具備する請求項６記載のセラミック回路基板の製造方法。
前記誘電体層とは異なる材料が、前記誘電体層よりも高い誘電率を有する誘電体材料からなることを特徴とする請求項７記載のセラミック回路基板の製造方法。
前記誘電体層とは異なる材料が、導体ペーストからなることを特徴とする請求項７記載のセラミック回路基板の製造方法。
前記貫通孔を形成する工程が、誘電体スラリーに感光特性を付与し、誘電体層を形成した後に露光現像を行い、光照射部以外の部分を除去することによって行われる請求項７乃至請求項９のいずれか記載のセラミック回路基板の製造方法。