JPH11103170A - 抵抗体内蔵多層セラミック回路基板 - Google Patents
抵抗体内蔵多層セラミック回路基板Info
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- JPH11103170A JPH11103170A JP9264565A JP26456597A JPH11103170A JP H11103170 A JPH11103170 A JP H11103170A JP 9264565 A JP9264565 A JP 9264565A JP 26456597 A JP26456597 A JP 26456597A JP H11103170 A JPH11103170 A JP H11103170A
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- resistor
- conductor
- circuit board
- insulating layer
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Abstract
(57)【要約】
【課題】ターミナル効果を抑制でき、焼成後のデラミネ
ーションを防止することができるとともに、抵抗値の調
整が容易な抵抗体内蔵多層セラミック回路基板を提供す
る。 【解決手段】積層された複数のセラミックスからなる絶
縁層１０ａ〜１０ｅと、該絶縁層１０ａ〜１０ｅ間に形
成された抵抗体接続用の一対の内部導体１３と、該一対
の内部導体１３に接続されたビアホール導体１４と、両
端部が前記一対の内部導体１３に接続された抵抗体１６
とを具備してなる抵抗体内蔵多層セラミック回路基板に
おいて、一対の内部導体１３間に内部導体間絶縁層１５
が形成されており、かつ、抵抗体１６の両端部が一対の
内部導体１３の積層方向側の面のみに接続されているも
のである。
ーションを防止することができるとともに、抵抗値の調
整が容易な抵抗体内蔵多層セラミック回路基板を提供す
る。 【解決手段】積層された複数のセラミックスからなる絶
縁層１０ａ〜１０ｅと、該絶縁層１０ａ〜１０ｅ間に形
成された抵抗体接続用の一対の内部導体１３と、該一対
の内部導体１３に接続されたビアホール導体１４と、両
端部が前記一対の内部導体１３に接続された抵抗体１６
とを具備してなる抵抗体内蔵多層セラミック回路基板に
おいて、一対の内部導体１３間に内部導体間絶縁層１５
が形成されており、かつ、抵抗体１６の両端部が一対の
内部導体１３の積層方向側の面のみに接続されているも
のである。
Description
【０００１】
【発明の属する技術分野】本発明は、抵抗体内蔵多層セ
ラミック回路基板に関するものである。
ラミック回路基板に関するものである。
【０００２】
【従来技術】従来、抵抗体を有するセラミック回路基板
は、基板表面または裏面にスクリーン印刷方式により厚
膜抵抗体を形成する構造のものが主流であったが、実装
の高密度化や小型化の要求に伴い、多層化により抵抗体
を基板に内蔵する方式も検討されてきている。
は、基板表面または裏面にスクリーン印刷方式により厚
膜抵抗体を形成する構造のものが主流であったが、実装
の高密度化や小型化の要求に伴い、多層化により抵抗体
を基板に内蔵する方式も検討されてきている。
【０００３】従来、抵抗体を内蔵する多層セラミック回
路基板は、図３に示すように、セラミックスからなる絶
縁層１ａ〜１ｅを積層してなり、絶縁層１ａ〜１ｅ間に
内部配線３を形成し、この内部配線３にビアホール導体
４を接続し、さらに、内部配線３に抵抗体５を接続して
構成されていた。
路基板は、図３に示すように、セラミックスからなる絶
縁層１ａ〜１ｅを積層してなり、絶縁層１ａ〜１ｅ間に
内部配線３を形成し、この内部配線３にビアホール導体
４を接続し、さらに、内部配線３に抵抗体５を接続して
構成されていた。
【０００４】このような抵抗体内蔵多層セラミック回路
基板は、銀や銀−パラジウム等の銀系導体からなるビア
ホール導体及び配線パターンを、セラミックグリーンシ
ート上にスクリーン印刷等により形成するとともに、前
記ビアホール導体及び配線パターンを端子電極とし、こ
れらの間にスクリーン印刷により酸化ルテニウム( Ｒｕ
Ｏ2 ）−ガラス系抵抗体を形成し、このようなセラミッ
クグリーンシートを複数積層し一体化して焼成すること
により得られる。
基板は、銀や銀−パラジウム等の銀系導体からなるビア
ホール導体及び配線パターンを、セラミックグリーンシ
ート上にスクリーン印刷等により形成するとともに、前
記ビアホール導体及び配線パターンを端子電極とし、こ
れらの間にスクリーン印刷により酸化ルテニウム( Ｒｕ
Ｏ2 ）−ガラス系抵抗体を形成し、このようなセラミッ
クグリーンシートを複数積層し一体化して焼成すること
により得られる。
【０００５】
【発明が解決しようとする課題】一般に抵抗体の設計
は、図４に示すように、シート抵抗の抵抗体ペーストに
対して、長さＬと幅Ｗを変えて所望の抵抗値が得られる
ように行う。抵抗体５の抵抗値Ｒはその長さＬと幅Ｗに
関してその膜厚Ｔが一定の場合、抵抗値Ｒ＝ρ×Ｌ／Ｗ
Ｔ（ρは定数）なる関係がある。しかし実際には抵抗値
Ｒは抵抗体５の長さＬと幅Ｗに関して比例関係とはなら
ない。それは図４に示したように、端子電極となる導体
６と抵抗体５との接触部分がある一定の抵抗値をもつ
為、その接触部分Ｓの面積により抵抗値が変動する( タ
ーミナル効果) ことと関係する。特に長さＬに対して幅
Ｗが大きくなる場合は、この接触抵抗の影響が大きくな
り、抵抗体５の設計が難しくなる。したがって、これを
いかに小さくしかつ安定化させるかが、回路設計を行う
上で重要な課題であった。
は、図４に示すように、シート抵抗の抵抗体ペーストに
対して、長さＬと幅Ｗを変えて所望の抵抗値が得られる
ように行う。抵抗体５の抵抗値Ｒはその長さＬと幅Ｗに
関してその膜厚Ｔが一定の場合、抵抗値Ｒ＝ρ×Ｌ／Ｗ
Ｔ（ρは定数）なる関係がある。しかし実際には抵抗値
Ｒは抵抗体５の長さＬと幅Ｗに関して比例関係とはなら
ない。それは図４に示したように、端子電極となる導体
６と抵抗体５との接触部分がある一定の抵抗値をもつ
為、その接触部分Ｓの面積により抵抗値が変動する( タ
ーミナル効果) ことと関係する。特に長さＬに対して幅
Ｗが大きくなる場合は、この接触抵抗の影響が大きくな
り、抵抗体５の設計が難しくなる。したがって、これを
いかに小さくしかつ安定化させるかが、回路設計を行う
上で重要な課題であった。
【０００６】この接触抵抗の影響を小さくする為の手段
としては、接触抵抗の影響を小さくする為の手段とし
て、端子電極となる導体６と抵抗体５との接触部分の面
積を低減することが考えられる。しかしながら、従来の
グリーンシート積層方式による抵抗体内蔵多層セラミッ
ク回路基板の製造方法では、対向する一対の導体６間に
スクリーン印刷により抵抗体５を作製するため、導体６
の端面７に抵抗体５が接触し、導体６と抵抗体５との接
触面積を低減するにも限界があった。さらに、従来では
スクリーン印刷により抵抗体５を作製するため、印刷精
度の観点から接続の確実性を考慮し、導体６の表面にあ
る程度の面積をもって抵抗体５を形成する必要があり、
導体６と抵抗体５との接触面積を低減するにも限界があ
った。
としては、接触抵抗の影響を小さくする為の手段とし
て、端子電極となる導体６と抵抗体５との接触部分の面
積を低減することが考えられる。しかしながら、従来の
グリーンシート積層方式による抵抗体内蔵多層セラミッ
ク回路基板の製造方法では、対向する一対の導体６間に
スクリーン印刷により抵抗体５を作製するため、導体６
の端面７に抵抗体５が接触し、導体６と抵抗体５との接
触面積を低減するにも限界があった。さらに、従来では
スクリーン印刷により抵抗体５を作製するため、印刷精
度の観点から接続の確実性を考慮し、導体６の表面にあ
る程度の面積をもって抵抗体５を形成する必要があり、
導体６と抵抗体５との接触面積を低減するにも限界があ
った。
【０００７】また、先の関係式より抵抗体５の幅Ｗは変
えずに膜厚Ｔを大きくするという方法がある。しかしな
がら、従来のグリーンシート積層方式による抵抗体内蔵
多層セラミック回路基板の製造方法では、スクリーン印
刷により作製できる抵抗体５の膜厚Ｔは１５〜２０μｍ
程度であり、高膜厚化するとデラミネーションが発生す
るため限界があり、抵抗体５の幅Ｗが大きくならざるを
得ず、接触抵抗の影響が大きくなり、抵抗体５の設計が
困難であった。
えずに膜厚Ｔを大きくするという方法がある。しかしな
がら、従来のグリーンシート積層方式による抵抗体内蔵
多層セラミック回路基板の製造方法では、スクリーン印
刷により作製できる抵抗体５の膜厚Ｔは１５〜２０μｍ
程度であり、高膜厚化するとデラミネーションが発生す
るため限界があり、抵抗体５の幅Ｗが大きくならざるを
得ず、接触抵抗の影響が大きくなり、抵抗体５の設計が
困難であった。
【０００８】さらに、スクリーン印刷による抵抗体の断
面は、図５に示すように台形状であり、しかも上面には
凹凸が形成されているため、抵抗値の制御が困難であっ
た。
面は、図５に示すように台形状であり、しかも上面には
凹凸が形成されているため、抵抗値の制御が困難であっ
た。
【０００９】さらに、スクリーン印刷では抵抗体の膜厚
の制御が困難であり、抵抗値の制御が困難であった。
の制御が困難であり、抵抗値の制御が困難であった。
【００１０】本発明は、ターミナル効果を抑制できる抵
抗体内蔵多層セラミック回路基板を提供し、さらには、
抵抗値の調整が容易な抵抗体内蔵多層セラミック回路基
板を提供することを目的とする。
抗体内蔵多層セラミック回路基板を提供し、さらには、
抵抗値の調整が容易な抵抗体内蔵多層セラミック回路基
板を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の抵抗体内蔵多層
セラミック回路基板は、積層された複数のセラミックス
からなる絶縁層と、該絶縁層間に形成された抵抗体接続
用の一対の内部導体と、該一対の内部導体にそれぞれ接
続されたビアホール導体と、両端部が前記一対の内部導
体にそれぞれ接続された抵抗体とを具備してなる抵抗体
内蔵多層セラミック回路基板において、前記一対の内部
導体間に内部導体間絶縁層が形成されており、かつ、前
記抵抗体の両端部が前記一対の内部導体の積層方向側の
面のみに接続されているものである。
セラミック回路基板は、積層された複数のセラミックス
からなる絶縁層と、該絶縁層間に形成された抵抗体接続
用の一対の内部導体と、該一対の内部導体にそれぞれ接
続されたビアホール導体と、両端部が前記一対の内部導
体にそれぞれ接続された抵抗体とを具備してなる抵抗体
内蔵多層セラミック回路基板において、前記一対の内部
導体間に内部導体間絶縁層が形成されており、かつ、前
記抵抗体の両端部が前記一対の内部導体の積層方向側の
面のみに接続されているものである。
【００１２】ここで、抵抗体の断面が矩形状であること
が望ましく、また、抵抗体の厚みが３０μｍ以上である
ことが望ましい。
が望ましく、また、抵抗体の厚みが３０μｍ以上である
ことが望ましい。
【００１３】
【作用】本発明の抵抗体内蔵多層セラミック回路基板に
よれば、内部導体間に内部導体間絶縁層が形成され、抵
抗体の両端部が一対の内部導体の積層方向側の面のみに
接続されているため、端子電極となる内部導体と抵抗体
との接触部分の面積を小さくすることができ、抵抗体と
導体との接触により起こる抵抗値変動（ターミナル効
果）の影響を抑制することが可能となり、回路設計上の
問題を低減することが可能となる。
よれば、内部導体間に内部導体間絶縁層が形成され、抵
抗体の両端部が一対の内部導体の積層方向側の面のみに
接続されているため、端子電極となる内部導体と抵抗体
との接触部分の面積を小さくすることができ、抵抗体と
導体との接触により起こる抵抗値変動（ターミナル効
果）の影響を抑制することが可能となり、回路設計上の
問題を低減することが可能となる。
【００１４】また、抵抗体の断面を矩形状としたので、
抵抗値の制御が容易となる。
抵抗値の制御が容易となる。
【００１５】さらに、抵抗体の厚みを３０μｍ以上とす
ることにより、端子電極となる内部導体と抵抗体との接
触部分の面積をさらに小さくすることができる。また、
抵抗体の厚み方向への寸法の自由度が広がるため、抵抗
体面積を縮小することができ、回路の小型化・高密度化
も可能となる。
ることにより、端子電極となる内部導体と抵抗体との接
触部分の面積をさらに小さくすることができる。また、
抵抗体の厚み方向への寸法の自由度が広がるため、抵抗
体面積を縮小することができ、回路の小型化・高密度化
も可能となる。
【００１６】
【発明の実施の形態】図１は、本発明の抵抗体内蔵多層
セラミック回路基板を示すもので、図において符号１０
ａ〜１０ｅは絶縁層を示している。これらの絶縁層１０
ａ〜１０ｅはセラミックスから構成されており、その厚
みは４０〜１００μｍとされている。
セラミック回路基板を示すもので、図において符号１０
ａ〜１０ｅは絶縁層を示している。これらの絶縁層１０
ａ〜１０ｅはセラミックスから構成されており、その厚
みは４０〜１００μｍとされている。
【００１７】尚、本発明で用いるセラミックスとは、ガ
ラス−セラミックスも含む概念である。
ラス−セラミックスも含む概念である。
【００１８】絶縁層１０ａ〜１０ｅ間には、金系、銀
系、銅系の金属材料、例えば銀や銀−パラジウム等の銀
系導体からなる内部配線１２が形成されており、絶縁層
１０ａ〜１０ｅの厚みを貫くビアホール導体１４によっ
て接続されている。このビアホール導体１４も内部配線
１２と同様に金系、銀系、銅系の金属材料、例えば銀系
導体から構成されている。
系、銅系の金属材料、例えば銀や銀−パラジウム等の銀
系導体からなる内部配線１２が形成されており、絶縁層
１０ａ〜１０ｅの厚みを貫くビアホール導体１４によっ
て接続されている。このビアホール導体１４も内部配線
１２と同様に金系、銀系、銅系の金属材料、例えば銀系
導体から構成されている。
【００１９】そして、内部配線１２の一部が抵抗体接続
用の一対の内部導体１３とされており、一対の抵抗体接
続用の内部導体１３の間には、絶縁層１０ａ〜１０ｅと
同様の材料からなる内部導体間絶縁層１５が形成され、
その厚みは内部導体１３と同一厚みとされている。即
ち、一対の内部導体１３の端面間には、内部導体間絶縁
層１５が形成されていることになる。
用の一対の内部導体１３とされており、一対の抵抗体接
続用の内部導体１３の間には、絶縁層１０ａ〜１０ｅと
同様の材料からなる内部導体間絶縁層１５が形成され、
その厚みは内部導体１３と同一厚みとされている。即
ち、一対の内部導体１３の端面間には、内部導体間絶縁
層１５が形成されていることになる。
【００２０】さらに、内部導体１３における絶縁層１０
ａ〜１０ｅの積層方向側の面に、即ち、内部導体１３の
下面には、例えば、酸化ルテニウム( ＲｕＯ2 ）−ガラ
ス系抵抗体１６の両端部が接続されている。この抵抗体
１６は、厚みが３０μｍ以上とされ、かつ、断面が矩形
状とされている。断面は正方形であっても良いことは勿
論である。
ａ〜１０ｅの積層方向側の面に、即ち、内部導体１３の
下面には、例えば、酸化ルテニウム( ＲｕＯ2 ）−ガラ
ス系抵抗体１６の両端部が接続されている。この抵抗体
１６は、厚みが３０μｍ以上とされ、かつ、断面が矩形
状とされている。断面は正方形であっても良いことは勿
論である。
【００２１】基板の表面には表面配線１７や表面抵抗体
が形成されたり、電子部品１８が半田やボンディング細
線によって接合され、さらに、図示していないが厚膜保
護膜が形成されたり、メッキ処理されたりして構成され
ている。
が形成されたり、電子部品１８が半田やボンディング細
線によって接合され、さらに、図示していないが厚膜保
護膜が形成されたり、メッキ処理されたりして構成され
ている。
【００２２】このような抵抗体内蔵多層セラミック回路
基板は、複数積層されたセラミックスからなる絶縁層
と、該絶縁層間に形成された抵抗体接続用の一対の内部
導体と、該一対の内部導体にそれぞれ接続されたビアホ
ール導体と、両端部が一対の内部導体にそれぞれ接続さ
れた抵抗体とを有する抵抗体内蔵多層セラミック回路基
板の製造方法であって、 （ａ）少なくともセラミック原料粉末と、光硬化可能な
モノマーとを含有するスリップを作製する工程 （ｂ）前記スリップを薄層化し、乾燥して絶縁層成形体
を形成する工程 （ｃ）前記絶縁層成形体に露光処理を施し、該絶縁層成
形体を硬化させる工程 （ｄ）（ｂ）、（ｃ）の工程を順次繰り返して前記絶縁
層成形体が複数積層された積層成形体を作製するととも
に、前記（ｃ）工程で得られた絶縁層成形体に絶縁層成
形体を形成し、この絶縁層成形体の抵抗体を形成する位
置に、露光現像処理して抵抗体用溝を作製し、該抵抗体
用溝に抵抗体用ペーストを充填し、この抵抗体塗布膜の
両端部に接続するように、内部導体用のペーストを塗布
する工程 （ｅ）前記積層成形体を８５０〜１０５０℃で焼成する
工程 上述の（ａ）〜（ｅ）の工程を経て作製される。
基板は、複数積層されたセラミックスからなる絶縁層
と、該絶縁層間に形成された抵抗体接続用の一対の内部
導体と、該一対の内部導体にそれぞれ接続されたビアホ
ール導体と、両端部が一対の内部導体にそれぞれ接続さ
れた抵抗体とを有する抵抗体内蔵多層セラミック回路基
板の製造方法であって、 （ａ）少なくともセラミック原料粉末と、光硬化可能な
モノマーとを含有するスリップを作製する工程 （ｂ）前記スリップを薄層化し、乾燥して絶縁層成形体
を形成する工程 （ｃ）前記絶縁層成形体に露光処理を施し、該絶縁層成
形体を硬化させる工程 （ｄ）（ｂ）、（ｃ）の工程を順次繰り返して前記絶縁
層成形体が複数積層された積層成形体を作製するととも
に、前記（ｃ）工程で得られた絶縁層成形体に絶縁層成
形体を形成し、この絶縁層成形体の抵抗体を形成する位
置に、露光現像処理して抵抗体用溝を作製し、該抵抗体
用溝に抵抗体用ペーストを充填し、この抵抗体塗布膜の
両端部に接続するように、内部導体用のペーストを塗布
する工程 （ｅ）前記積層成形体を８５０〜１０５０℃で焼成する
工程 上述の（ａ）〜（ｅ）の工程を経て作製される。
【００２３】尚、上記工程では、内部配線、ビアホール
導体の形成については省略したが、必要に応じて形成す
る必要がある。内部配線は、露光処理後の絶縁層成形体
に導電性ペーストを塗布することにより、また、ビアホ
ール導体は、スリップを薄層化し、乾燥した絶縁層成形
体に、ビアホールの形成位置に露光現像処理しビアホー
ル用の貫通孔を作製し、この貫通孔に導電性ペーストを
充填することにより形成できる。
導体の形成については省略したが、必要に応じて形成す
る必要がある。内部配線は、露光処理後の絶縁層成形体
に導電性ペーストを塗布することにより、また、ビアホ
ール導体は、スリップを薄層化し、乾燥した絶縁層成形
体に、ビアホールの形成位置に露光現像処理しビアホー
ル用の貫通孔を作製し、この貫通孔に導電性ペーストを
充填することにより形成できる。
【００２４】具体的な本発明の抵抗体内蔵多層セラミッ
ク回路基板の製造方法は、先ず、絶縁層１０ａ〜１０ｅ
となるスリップ材を作成する。
ク回路基板の製造方法は、先ず、絶縁層１０ａ〜１０ｅ
となるスリップ材を作成する。
【００２５】スリップ材は、例えば、ガラス材料である
ＳｉＯ2 、Ａｌ2 Ｏ3 、ＺｎＯ、ＭｇＯ、Ｂ2 Ｏ3 を主
成分とする結晶化ガラス粉末７０重量％とセラミック材
料であるアルミナ粉末３０重量％とからなるセラミック
原料粉末と、光硬化可能なモノマー、例えばポリオキシ
エチル化トリメチロールプロパントリアクリレートと、
有機バインダ、例えばアルキルメタクリレートと、可塑
剤とを、有機溶剤、例えばエチルカルビトールアセテー
トに混合し、ボールミルで約４８時間混練して作製され
る。
ＳｉＯ2 、Ａｌ2 Ｏ3 、ＺｎＯ、ＭｇＯ、Ｂ2 Ｏ3 を主
成分とする結晶化ガラス粉末７０重量％とセラミック材
料であるアルミナ粉末３０重量％とからなるセラミック
原料粉末と、光硬化可能なモノマー、例えばポリオキシ
エチル化トリメチロールプロパントリアクリレートと、
有機バインダ、例えばアルキルメタクリレートと、可塑
剤とを、有機溶剤、例えばエチルカルビトールアセテー
トに混合し、ボールミルで約４８時間混練して作製され
る。
【００２６】尚、上述の実施例では溶剤系スリップ材を
作製しているが、上述のように親水性の官能基を付加し
た光硬化可能なモノマー、例えば多官能基メタクリレー
トモノマー、有機バインダ、例えばカルボキシル変性ア
ルキルメタクリレートを用いて、イオン交換水で混練し
た水系スリップ材を作成しても構わない。
作製しているが、上述のように親水性の官能基を付加し
た光硬化可能なモノマー、例えば多官能基メタクリレー
トモノマー、有機バインダ、例えばカルボキシル変性ア
ルキルメタクリレートを用いて、イオン交換水で混練し
た水系スリップ材を作成しても構わない。
【００２７】セラミック原料粉末としては、金属元素と
して少なくともＭｇ、Ｔｉ、Ｃａを含有する複合酸化物
であって、その金属元素酸化物による組成式を（１−
ｘ）ＭｇＴｉＯ3 −ｘＣａＴｉＯ3 （但し、式中ｘは重
量比を表し、０．０１≦ｘ≦０．１５）で表される主成
分１００重量部に対して、硼素含有化合物をＢ2 Ｏ3 換
算で３〜３０重量部、アルカリ金属含有化合物をアルカ
リ金属炭酸塩換算で１〜２５重量部添加含有してなるも
のであっても良い。
して少なくともＭｇ、Ｔｉ、Ｃａを含有する複合酸化物
であって、その金属元素酸化物による組成式を（１−
ｘ）ＭｇＴｉＯ3 −ｘＣａＴｉＯ3 （但し、式中ｘは重
量比を表し、０．０１≦ｘ≦０．１５）で表される主成
分１００重量部に対して、硼素含有化合物をＢ2 Ｏ3 換
算で３〜３０重量部、アルカリ金属含有化合物をアルカ
リ金属炭酸塩換算で１〜２５重量部添加含有してなるも
のであっても良い。
【００２８】また、内部配線１２及び内部導体１３、ビ
アホール導体１４となる導電性ペーストを作成する。導
電性ペーストは、低融点で且つ低抵抗の金属材料である
例えば銀粉末と、硼珪酸系低融点ガラス、例えばＢ2 Ｏ
3 −ＳｉＯ2 −ＢａＯガラス、ＣａＯ−Ｂ2 Ｏ3 −Ｓｉ
Ｏ2 ガラス、ＣａＯ−Ａｌ2 Ｏ3 −Ｂ2 Ｏ3 −ＳｉＯ2
ガラスと、有機バインダ、例えばエチルセルロースと
を、有機溶剤、例えば２，２，４−トリメチル−１，３
−ペンタジオ−ルモノイソブチレ−トに混合し、３本ロ
ーラーにより均質混練して作成される。
アホール導体１４となる導電性ペーストを作成する。導
電性ペーストは、低融点で且つ低抵抗の金属材料である
例えば銀粉末と、硼珪酸系低融点ガラス、例えばＢ2 Ｏ
3 −ＳｉＯ2 −ＢａＯガラス、ＣａＯ−Ｂ2 Ｏ3 −Ｓｉ
Ｏ2 ガラス、ＣａＯ−Ａｌ2 Ｏ3 −Ｂ2 Ｏ3 −ＳｉＯ2
ガラスと、有機バインダ、例えばエチルセルロースと
を、有機溶剤、例えば２，２，４−トリメチル−１，３
−ペンタジオ−ルモノイソブチレ−トに混合し、３本ロ
ーラーにより均質混練して作成される。
【００２９】さらに、抵抗体１６となる抵抗体ペースト
を作製する。抵抗体ペーストは酸化ルテニウム等の低抵
抗の金属材料を導電成分とし、ＰｂＯ−Ｂ2 Ｏ3 −Ｓｉ
Ｏ2ガラス等を絶縁成分としてこれらを所望のシート抵
抗値が得られるような配合比率で混合し、これにエチル
セルロース等の有機バインダー及びテルピネオール等の
有機溶剤を混合して、３本ローラーにより均質混練する
ことにより得られる。
を作製する。抵抗体ペーストは酸化ルテニウム等の低抵
抗の金属材料を導電成分とし、ＰｂＯ−Ｂ2 Ｏ3 −Ｓｉ
Ｏ2ガラス等を絶縁成分としてこれらを所望のシート抵
抗値が得られるような配合比率で混合し、これにエチル
セルロース等の有機バインダー及びテルピネオール等の
有機溶剤を混合して、３本ローラーにより均質混練する
ことにより得られる。
【００３０】先ず、上述のスリップ材を、用意された支
持基板上に、塗布・乾燥を行い、最下層となる絶縁層を
形成する。具体的には、図２（ａ）に示すように、ま
ず、支持基板２５上に、上述のスリップ材をドクターブ
レード法によって塗布・乾燥して、絶縁層１ａを構成す
る絶縁層成形体３１ａ−１を形成する。ここで、支持基
板２５としては、マイラーフイルムを用い、焼成工程前
に取り外される。塗布後の乾燥条件は、６０〜８０℃で
２０分乾燥であり、薄層化・乾燥された絶縁層成形体３
１ａ−１の厚みは１００μｍである。
持基板上に、塗布・乾燥を行い、最下層となる絶縁層を
形成する。具体的には、図２（ａ）に示すように、ま
ず、支持基板２５上に、上述のスリップ材をドクターブ
レード法によって塗布・乾燥して、絶縁層１ａを構成す
る絶縁層成形体３１ａ−１を形成する。ここで、支持基
板２５としては、マイラーフイルムを用い、焼成工程前
に取り外される。塗布後の乾燥条件は、６０〜８０℃で
２０分乾燥であり、薄層化・乾燥された絶縁層成形体３
１ａ−１の厚みは１００μｍである。
【００３１】次に、絶縁層成形体３１ａ−１に、ビアホ
ール用の貫通孔の形成を行う。貫通孔の形成は、露光処
理、現像処理、洗浄・乾燥処理により行う。
ール用の貫通孔の形成を行う。貫通孔の形成は、露光処
理、現像処理、洗浄・乾燥処理により行う。
【００３２】具体的には、露光処理は、図２（ａ）に示
すように絶縁層成形体３１ａ−１上に、貫通孔が形成さ
れる領域が遮光されるようなフォトターゲット１０ａ−
１を載置して、超高圧水銀灯（２０ｍＪ／ｃｍ2 ）を光
源として用いて露光を行なう。
すように絶縁層成形体３１ａ−１上に、貫通孔が形成さ
れる領域が遮光されるようなフォトターゲット１０ａ−
１を載置して、超高圧水銀灯（２０ｍＪ／ｃｍ2 ）を光
源として用いて露光を行なう。
【００３３】これにより、貫通孔が形成される領域の絶
縁層成形体３１ａ−１においては、光硬化可能なモノマ
の光重合反応がおこらず、貫通孔が形成される領域以外
の絶縁層成形体３１ａ−１においては、光重合反応が起
こる。ここで光重合反応が起こった部位を不溶化部ｘと
いい、光重合反応が起こらない部位を溶化部ｙという。
尚、１００μｍ程度の絶縁層成形体３１ａ−１は、超高
圧水銀灯（１０ｍＪ／ｃｍ2 ）を５〜１０秒程度照射す
れば露光を行うことができる。
縁層成形体３１ａ−１においては、光硬化可能なモノマ
の光重合反応がおこらず、貫通孔が形成される領域以外
の絶縁層成形体３１ａ−１においては、光重合反応が起
こる。ここで光重合反応が起こった部位を不溶化部ｘと
いい、光重合反応が起こらない部位を溶化部ｙという。
尚、１００μｍ程度の絶縁層成形体３１ａ−１は、超高
圧水銀灯（１０ｍＪ／ｃｍ2 ）を５〜１０秒程度照射す
れば露光を行うことができる。
【００３４】現像処理は、絶縁層成形体３１ａ−１の溶
化部ｙを現像液で除去するもので、具体的には１，１，
１−トリクロロエタンをスプレー法で現像を行う。
化部ｙを現像液で除去するもので、具体的には１，１，
１−トリクロロエタンをスプレー法で現像を行う。
【００３５】この現像処理により、図２（ｂ）に示すよ
うに、絶縁層成形体３１ａ−１に８０〜１００μｍ径の
貫通孔４０ａ−１を形成することができる。その後、絶
縁層成形体３１ａ−１を現像によって生じる不要なカス
などを洗浄、乾燥工程により完全に除去する。
うに、絶縁層成形体３１ａ−１に８０〜１００μｍ径の
貫通孔４０ａ−１を形成することができる。その後、絶
縁層成形体３１ａ−１を現像によって生じる不要なカス
などを洗浄、乾燥工程により完全に除去する。
【００３６】次に、貫通孔４０ａ−１へ導体ペーストの
充填・乾燥して導体部材を形成する。具体的には、図２
（ｃ）に示すように、上述の工程で形成した貫通孔４０
ａ−１内に上述の導電性ペーストを充填し、乾燥する。
貫通孔４０ａ−１に相当する部位のみに印刷可能なスク
リーンを用いて印刷によって、ビアホール導体１４とな
る導体部材４１ａ−１を形成し、その後、５０℃・１０
分乾燥する。
充填・乾燥して導体部材を形成する。具体的には、図２
（ｃ）に示すように、上述の工程で形成した貫通孔４０
ａ−１内に上述の導電性ペーストを充填し、乾燥する。
貫通孔４０ａ−１に相当する部位のみに印刷可能なスク
リーンを用いて印刷によって、ビアホール導体１４とな
る導体部材４１ａ−１を形成し、その後、５０℃・１０
分乾燥する。
【００３７】次に抵抗体の形成を次の順序にて行う。ま
ず絶縁層成形体３１ａ−１上に、図２（ｄ）に示すよう
に、抵抗体の膜厚に相当する厚みをもつ絶縁層成形体３
１ａ−２を、上述のスリップ材を用いてドクターブレー
ド法により塗布し、乾燥して形成する。この絶縁層成形
体３１ａ−２の厚みは４０μｍである。
ず絶縁層成形体３１ａ−１上に、図２（ｄ）に示すよう
に、抵抗体の膜厚に相当する厚みをもつ絶縁層成形体３
１ａ−２を、上述のスリップ材を用いてドクターブレー
ド法により塗布し、乾燥して形成する。この絶縁層成形
体３１ａ−２の厚みは４０μｍである。
【００３８】次に、この絶縁層成形体３１ａ−２に抵抗
体を形成する為の貫通溝およびビアホール導体用の貫通
孔を形成する。具体的には図２（ｄ）に示すように、貫
通溝および貫通孔が形成される領域が遮光されたフォト
ターゲット１０ａ−２を用いて、上述の超高圧水銀灯に
より露光を行い、現像処理を行って、長さ２００〜３０
０μｍ、幅１００〜２００μｍの抵抗体用の貫通溝５０
ｂ、及び径８０〜１００μｍのビアホール導体用の貫通
孔４０ａ−２を形成することができる。
体を形成する為の貫通溝およびビアホール導体用の貫通
孔を形成する。具体的には図２（ｄ）に示すように、貫
通溝および貫通孔が形成される領域が遮光されたフォト
ターゲット１０ａ−２を用いて、上述の超高圧水銀灯に
より露光を行い、現像処理を行って、長さ２００〜３０
０μｍ、幅１００〜２００μｍの抵抗体用の貫通溝５０
ｂ、及び径８０〜１００μｍのビアホール導体用の貫通
孔４０ａ−２を形成することができる。
【００３９】次に、図２（ｅ）に示すように、スクリー
ン印刷により貫通溝５０ｂへの抵抗体ペーストの充填及
び貫通孔４０ａ−２への導体ペーストの充填を行うこと
により、抵抗体５となる抵抗体部材５１ｂ及びビアホー
ル導体１４となる導体部材４１ａ−２を形成する。
ン印刷により貫通溝５０ｂへの抵抗体ペーストの充填及
び貫通孔４０ａ−２への導体ペーストの充填を行うこと
により、抵抗体５となる抵抗体部材５１ｂ及びビアホー
ル導体１４となる導体部材４１ａ−２を形成する。
【００４０】次に、内部配線１２及び一対の抵抗体接続
用内部導体１３となる導体部材の印刷・乾燥を行う。具
体的には図２（ｆ）に示すように、内部配線パターン２
１ａ及び一対の抵抗体接続用内部導体パターン２２ａを
上述の導電性ペーストを用いて絶縁層成形体３１ａ−２
上にスクリーン印刷法にて形成し、乾燥を行う。
用内部導体１３となる導体部材の印刷・乾燥を行う。具
体的には図２（ｆ）に示すように、内部配線パターン２
１ａ及び一対の抵抗体接続用内部導体パターン２２ａを
上述の導電性ペーストを用いて絶縁層成形体３１ａ−２
上にスクリーン印刷法にて形成し、乾燥を行う。
【００４１】この後、図２（ｇ）に示すように、絶縁層
成形体３１ａの上面に絶縁層成形体３１ｂを成形し、露
光・現像を行い、図２（ｈ）に示すように、貫通孔に導
電性ペーストを充填してビアホール導体４１ｂを有する
絶縁層成形体３１ｂを形成する。
成形体３１ａの上面に絶縁層成形体３１ｂを成形し、露
光・現像を行い、図２（ｈ）に示すように、貫通孔に導
電性ペーストを充填してビアホール導体４１ｂを有する
絶縁層成形体３１ｂを形成する。
【００４２】この後、絶縁膜の塗布・乾燥工程、露光・
現像工程及び導体及び抵抗体ペーストの充填または印刷
を繰り返して、図２（ｉ）に示すような積層成形体を作
製する。本実施例では、下から１層目と２層目の間、及
び４層目と５層目の間にそれぞれ抵抗体部材５１ｂ及び
５１ｄを内蔵する積層成形体を作製した。
現像工程及び導体及び抵抗体ペーストの充填または印刷
を繰り返して、図２（ｉ）に示すような積層成形体を作
製する。本実施例では、下から１層目と２層目の間、及
び４層目と５層目の間にそれぞれ抵抗体部材５１ｂ及び
５１ｄを内蔵する積層成形体を作製した。
【００４３】次に、必要に応じて、この積層成形体をプ
レスで形状を整えたり、分割溝を形成したり、また、支
持基板２５を取り外す。
レスで形状を整えたり、分割溝を形成したり、また、支
持基板２５を取り外す。
【００４４】次に、焼成を行う。焼成は、脱バインダー
工程と、本焼成工程からなる。脱バインダー工程は、概
ね６００℃以下の温度領域であり、絶縁層成形体３１ａ
〜３１ｅ、内部配線パターン２１、抵抗体接続用内部導
体パターン２２、導電部材４１、及び抵抗体部材５１に
含まれている有機バインダーや光硬化可能なモノマーを
消失する過程であり、本焼成工程は、ピーク温度８５０
〜１０５０℃、例えば、９００℃３０分ピークの焼成過
程である。
工程と、本焼成工程からなる。脱バインダー工程は、概
ね６００℃以下の温度領域であり、絶縁層成形体３１ａ
〜３１ｅ、内部配線パターン２１、抵抗体接続用内部導
体パターン２２、導電部材４１、及び抵抗体部材５１に
含まれている有機バインダーや光硬化可能なモノマーを
消失する過程であり、本焼成工程は、ピーク温度８５０
〜１０５０℃、例えば、９００℃３０分ピークの焼成過
程である。
【００４５】これにより、絶縁層１０ａ〜１０ｅ間に内
部配線１２、抵抗体接続用内部導体１３、ビアホール導
体１４、内部導体間絶縁層１５及び抵抗体１６が形成さ
れた抵抗体内蔵多層セラミック回路基板が作製される。
部配線１２、抵抗体接続用内部導体１３、ビアホール導
体１４、内部導体間絶縁層１５及び抵抗体１６が形成さ
れた抵抗体内蔵多層セラミック回路基板が作製される。
【００４６】その後、表面処理として、さらに、厚膜保
護膜の印刷・焼きつけ、メッキ処理、さらにＩＣチップ
を含む電子部品１８の接合を行うことにより、図１に示
したような抵抗体内蔵多層セラミック基板が完成する。
護膜の印刷・焼きつけ、メッキ処理、さらにＩＣチップ
を含む電子部品１８の接合を行うことにより、図１に示
したような抵抗体内蔵多層セラミック基板が完成する。
【００４７】また、支持基板２５としてアルミナセラミ
ック基板を用いた場合には、焼成前に取り外すことな
く、多層セラミック回路基板の下部層としてそのまま残
存させても構わない。この場合、支持基板２５であるア
ルミナセラミック基板にビアホール導体や内部配線パタ
ーンを予め形成してもよい。
ック基板を用いた場合には、焼成前に取り外すことな
く、多層セラミック回路基板の下部層としてそのまま残
存させても構わない。この場合、支持基板２５であるア
ルミナセラミック基板にビアホール導体や内部配線パタ
ーンを予め形成してもよい。
【００４８】以上のように構成された抵抗体内蔵多層セ
ラミック回路基板では、一対の抵抗体接続用内部導体１
３間に内部導体間絶縁層１５が形成され、抵抗体１６の
両端部が内部導体１３の下面に接続されているので、抵
抗体１６は内部導体１３の端面には接触していないた
め、端子電極となる内部導体１３と抵抗体１６との接触
部分の面積を小さくすることができ、抵抗体１６と内部
導体１３との接触により起こる抵抗値変動（ターミナル
効果）の影響を抑制することができ、回路設計上の問題
を低減できる。
ラミック回路基板では、一対の抵抗体接続用内部導体１
３間に内部導体間絶縁層１５が形成され、抵抗体１６の
両端部が内部導体１３の下面に接続されているので、抵
抗体１６は内部導体１３の端面には接触していないた
め、端子電極となる内部導体１３と抵抗体１６との接触
部分の面積を小さくすることができ、抵抗体１６と内部
導体１３との接触により起こる抵抗値変動（ターミナル
効果）の影響を抑制することができ、回路設計上の問題
を低減できる。
【００４９】また、従来のスクリーン印刷法では内蔵さ
れる抵抗体の膜厚は、デラミネーション等の発生を考慮
すると１５〜２０μｍ程度であったが、本発明では、３
０μｍ以上と大きくできるため抵抗体の幅を小さくで
き、このため端子電極となる導体と抵抗体との接触部分
の面積をさらに小さくすることができる。
れる抵抗体の膜厚は、デラミネーション等の発生を考慮
すると１５〜２０μｍ程度であったが、本発明では、３
０μｍ以上と大きくできるため抵抗体の幅を小さくで
き、このため端子電極となる導体と抵抗体との接触部分
の面積をさらに小さくすることができる。
【００５０】さらに、抵抗体の厚み方向への寸法の自由
度が広がる為、例えば、図２（ｅ）の絶縁層成形体３１
ａ−２の厚みを変更することにより抵抗体の厚みを調整
でき、抵抗体面積を縮小することができ、回路の小型化
・高密度化も可能となる。
度が広がる為、例えば、図２（ｅ）の絶縁層成形体３１
ａ−２の厚みを変更することにより抵抗体の厚みを調整
でき、抵抗体面積を縮小することができ、回路の小型化
・高密度化も可能となる。
【００５１】さらにまた、抵抗体形成部分にフォトリソ
法により溝を形成し、これに抵抗体ペーストを充填して
抵抗体を形成するので、抵抗体の断面が矩形状となり、
スクリーン印刷法に比べて抵抗体の形状精度及び位置精
度が向上でき、抵抗値の制御が容易となる。また、本発
明の基板における抵抗体表面は、ほぼ平坦となり、抵抗
値の制御がさらに容易となる。
法により溝を形成し、これに抵抗体ペーストを充填して
抵抗体を形成するので、抵抗体の断面が矩形状となり、
スクリーン印刷法に比べて抵抗体の形状精度及び位置精
度が向上でき、抵抗値の制御が容易となる。また、本発
明の基板における抵抗体表面は、ほぼ平坦となり、抵抗
値の制御がさらに容易となる。
【００５２】さらに、従来、抵抗体の膜厚を大きくした
グリーンシートを多層積層した場合、その膜厚段差によ
り積層一体化したグリーンシート間の密着性が悪くなる
ことがあり、焼成後に層間密着不良( デラミネーショ
ン) を引き起こすことがあったが、本発明においてはこ
のような問題は全くない。
グリーンシートを多層積層した場合、その膜厚段差によ
り積層一体化したグリーンシート間の密着性が悪くなる
ことがあり、焼成後に層間密着不良( デラミネーショ
ン) を引き起こすことがあったが、本発明においてはこ
のような問題は全くない。
【００５３】
【発明の効果】本発明によれば、抵抗体の両端部が、一
対の抵抗体接続用内部導体の積層方向側の面で接続して
いるため、抵抗体と内部導体との接触部分の面積を小さ
くすることができ、抵抗体と内部配線との接触により起
こる抵抗値変動（ターミナル効果）の影響を抑制するこ
とが可能となり、回路設計上の問題を低減することがで
きる。
対の抵抗体接続用内部導体の積層方向側の面で接続して
いるため、抵抗体と内部導体との接触部分の面積を小さ
くすることができ、抵抗体と内部配線との接触により起
こる抵抗値変動（ターミナル効果）の影響を抑制するこ
とが可能となり、回路設計上の問題を低減することがで
きる。
【００５４】また、抵抗体の断面を矩形状とすることに
より抵抗値の制御が容易となる。
より抵抗値の制御が容易となる。
【００５５】さらに、抵抗体の厚みを３０μｍ以上とす
ることにより、端子電極となる内部導体と抵抗体との接
触部分の面積をさらに小さくすることができる。また、
抵抗体の厚み方向への寸法の自由度が広がる為、抵抗体
面積を縮小することができ、回路の小型化・高密度化を
促進できる。
ることにより、端子電極となる内部導体と抵抗体との接
触部分の面積をさらに小さくすることができる。また、
抵抗体の厚み方向への寸法の自由度が広がる為、抵抗体
面積を縮小することができ、回路の小型化・高密度化を
促進できる。
【図１】本発明の抵抗体内蔵多層セラミック回路基板の
断面図である。
断面図である。
【図２】本発明の抵抗体内蔵多層セラミック回路基板の
製法を説明する工程図である。
製法を説明する工程図である。
【図３】従来の抵抗体内蔵多層セラミック回路基板の断
面図である。
面図である。
【図４】抵抗体とその抵抗体用端子電極のターミナル効
果を説明するための図である。
果を説明するための図である。
【図５】図４のａ−ａ線に沿う断面図である。
１０ａ〜１０ｅ・・・絶縁層 １２・・・内部配線 １３・・・抵抗体接続用内部導体 １４・・・ビアホール導体 １５・・・内部導体間絶縁層 １６・・・抵抗体
Claims (3)
- 【請求項１】積層された複数のセラミックスからなる絶
縁層と、該絶縁層間に形成された抵抗体接続用の一対の
内部導体と、該一対の内部導体にそれぞれ接続されたビ
アホール導体と、両端部が前記一対の内部導体にそれぞ
れ接続された抵抗体とを具備してなる抵抗体内蔵多層セ
ラミック回路基板において、前記一対の内部導体間に内
部導体間絶縁層が形成されており、かつ、前記抵抗体の
両端部が前記一対の内部導体の積層方向側の面のみに接
続されていることを特徴とする抵抗体内蔵多層セラミッ
ク回路基板。 - 【請求項２】前記抵抗体の断面が矩形状であることを特
徴とする請求項１記載の抵抗体内蔵多層セラミック回路
基板。 - 【請求項３】前記抵抗体の厚みが３０μｍ以上であるこ
とを特徴とする請求項１または２記載の抵抗体内蔵多層
セラミック回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264565A JPH11103170A (ja) | 1997-09-29 | 1997-09-29 | 抵抗体内蔵多層セラミック回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264565A JPH11103170A (ja) | 1997-09-29 | 1997-09-29 | 抵抗体内蔵多層セラミック回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11103170A true JPH11103170A (ja) | 1999-04-13 |
Family
ID=17405060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9264565A Pending JPH11103170A (ja) | 1997-09-29 | 1997-09-29 | 抵抗体内蔵多層セラミック回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11103170A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468195B1 (ko) * | 2002-11-28 | 2005-01-26 | 주식회사 호진플라텍 | 다층 인쇄 회로 기판을 제조하는 방법 |
| WO2008096464A1 (ja) * | 2007-02-06 | 2008-08-14 | Ibiden Co., Ltd. | プリント配線板及びそのプリント配線板の製造方法 |
| WO2010129002A1 (en) * | 2009-05-04 | 2010-11-11 | R&D Circuits Inc. | Method and apparatus for improving power and loss for interconect configurations |
| JP2017130388A (ja) * | 2016-01-21 | 2017-07-27 | 大日本印刷株式会社 | 加熱電極装置、通電加熱ガラス、及び乗物 |
-
1997
- 1997-09-29 JP JP9264565A patent/JPH11103170A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468195B1 (ko) * | 2002-11-28 | 2005-01-26 | 주식회사 호진플라텍 | 다층 인쇄 회로 기판을 제조하는 방법 |
| WO2008096464A1 (ja) * | 2007-02-06 | 2008-08-14 | Ibiden Co., Ltd. | プリント配線板及びそのプリント配線板の製造方法 |
| JPWO2008096464A1 (ja) * | 2007-02-06 | 2010-05-20 | イビデン株式会社 | プリント配線板及びそのプリント配線板の製造方法 |
| US7902463B2 (en) | 2007-02-06 | 2011-03-08 | Ibiden, Co. Ltd. | Printed wiring board and method of manufacturing the same |
| JP4702904B2 (ja) * | 2007-02-06 | 2011-06-15 | イビデン株式会社 | プリント配線板及びそのプリント配線板の製造方法 |
| US8621748B2 (en) | 2007-02-06 | 2014-01-07 | Ibiden Co., Ltd. | Manufacturing method for a printed wiring board |
| WO2010129002A1 (en) * | 2009-05-04 | 2010-11-11 | R&D Circuits Inc. | Method and apparatus for improving power and loss for interconect configurations |
| EP2428105A1 (en) * | 2009-05-04 | 2012-03-14 | R&D Circuits Inc. | Method and apparatus for improving power and loss for interconect configurations |
| EP2428105A4 (en) * | 2009-05-04 | 2013-05-29 | R & D Circuits Inc | METHOD AND DEVICE FOR INCREASED PERFORMANCE AND LESS LOSS IN NETWORK CONFIGURATIONS |
| JP2017130388A (ja) * | 2016-01-21 | 2017-07-27 | 大日本印刷株式会社 | 加熱電極装置、通電加熱ガラス、及び乗物 |
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|
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