JPH11103170A - 抵抗体内蔵多層セラミック回路基板 - Google Patents
抵抗体内蔵多層セラミック回路基板Info
- Publication number
- JPH11103170A JPH11103170A JP9264565A JP26456597A JPH11103170A JP H11103170 A JPH11103170 A JP H11103170A JP 9264565 A JP9264565 A JP 9264565A JP 26456597 A JP26456597 A JP 26456597A JP H11103170 A JPH11103170 A JP H11103170A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- conductor
- circuit board
- insulating layer
- built
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
ーションを防止することができるとともに、抵抗値の調
整が容易な抵抗体内蔵多層セラミック回路基板を提供す
る。 【解決手段】積層された複数のセラミックスからなる絶
縁層10a〜10eと、該絶縁層10a〜10e間に形
成された抵抗体接続用の一対の内部導体13と、該一対
の内部導体13に接続されたビアホール導体14と、両
端部が前記一対の内部導体13に接続された抵抗体16
とを具備してなる抵抗体内蔵多層セラミック回路基板に
おいて、一対の内部導体13間に内部導体間絶縁層15
が形成されており、かつ、抵抗体16の両端部が一対の
内部導体13の積層方向側の面のみに接続されているも
のである。
Description
ラミック回路基板に関するものである。
は、基板表面または裏面にスクリーン印刷方式により厚
膜抵抗体を形成する構造のものが主流であったが、実装
の高密度化や小型化の要求に伴い、多層化により抵抗体
を基板に内蔵する方式も検討されてきている。
路基板は、図3に示すように、セラミックスからなる絶
縁層1a〜1eを積層してなり、絶縁層1a〜1e間に
内部配線3を形成し、この内部配線3にビアホール導体
4を接続し、さらに、内部配線3に抵抗体5を接続して
構成されていた。
基板は、銀や銀−パラジウム等の銀系導体からなるビア
ホール導体及び配線パターンを、セラミックグリーンシ
ート上にスクリーン印刷等により形成するとともに、前
記ビアホール導体及び配線パターンを端子電極とし、こ
れらの間にスクリーン印刷により酸化ルテニウム( Ru
O2 )−ガラス系抵抗体を形成し、このようなセラミッ
クグリーンシートを複数積層し一体化して焼成すること
により得られる。
は、図4に示すように、シート抵抗の抵抗体ペーストに
対して、長さLと幅Wを変えて所望の抵抗値が得られる
ように行う。抵抗体5の抵抗値Rはその長さLと幅Wに
関してその膜厚Tが一定の場合、抵抗値R=ρ×L/W
T(ρは定数)なる関係がある。しかし実際には抵抗値
Rは抵抗体5の長さLと幅Wに関して比例関係とはなら
ない。それは図4に示したように、端子電極となる導体
6と抵抗体5との接触部分がある一定の抵抗値をもつ
為、その接触部分Sの面積により抵抗値が変動する( タ
ーミナル効果) ことと関係する。特に長さLに対して幅
Wが大きくなる場合は、この接触抵抗の影響が大きくな
り、抵抗体5の設計が難しくなる。したがって、これを
いかに小さくしかつ安定化させるかが、回路設計を行う
上で重要な課題であった。
としては、接触抵抗の影響を小さくする為の手段とし
て、端子電極となる導体6と抵抗体5との接触部分の面
積を低減することが考えられる。しかしながら、従来の
グリーンシート積層方式による抵抗体内蔵多層セラミッ
ク回路基板の製造方法では、対向する一対の導体6間に
スクリーン印刷により抵抗体5を作製するため、導体6
の端面7に抵抗体5が接触し、導体6と抵抗体5との接
触面積を低減するにも限界があった。さらに、従来では
スクリーン印刷により抵抗体5を作製するため、印刷精
度の観点から接続の確実性を考慮し、導体6の表面にあ
る程度の面積をもって抵抗体5を形成する必要があり、
導体6と抵抗体5との接触面積を低減するにも限界があ
った。
えずに膜厚Tを大きくするという方法がある。しかしな
がら、従来のグリーンシート積層方式による抵抗体内蔵
多層セラミック回路基板の製造方法では、スクリーン印
刷により作製できる抵抗体5の膜厚Tは15〜20μm
程度であり、高膜厚化するとデラミネーションが発生す
るため限界があり、抵抗体5の幅Wが大きくならざるを
得ず、接触抵抗の影響が大きくなり、抵抗体5の設計が
困難であった。
面は、図5に示すように台形状であり、しかも上面には
凹凸が形成されているため、抵抗値の制御が困難であっ
た。
の制御が困難であり、抵抗値の制御が困難であった。
抗体内蔵多層セラミック回路基板を提供し、さらには、
抵抗値の調整が容易な抵抗体内蔵多層セラミック回路基
板を提供することを目的とする。
セラミック回路基板は、積層された複数のセラミックス
からなる絶縁層と、該絶縁層間に形成された抵抗体接続
用の一対の内部導体と、該一対の内部導体にそれぞれ接
続されたビアホール導体と、両端部が前記一対の内部導
体にそれぞれ接続された抵抗体とを具備してなる抵抗体
内蔵多層セラミック回路基板において、前記一対の内部
導体間に内部導体間絶縁層が形成されており、かつ、前
記抵抗体の両端部が前記一対の内部導体の積層方向側の
面のみに接続されているものである。
が望ましく、また、抵抗体の厚みが30μm以上である
ことが望ましい。
よれば、内部導体間に内部導体間絶縁層が形成され、抵
抗体の両端部が一対の内部導体の積層方向側の面のみに
接続されているため、端子電極となる内部導体と抵抗体
との接触部分の面積を小さくすることができ、抵抗体と
導体との接触により起こる抵抗値変動(ターミナル効
果)の影響を抑制することが可能となり、回路設計上の
問題を低減することが可能となる。
抵抗値の制御が容易となる。
ることにより、端子電極となる内部導体と抵抗体との接
触部分の面積をさらに小さくすることができる。また、
抵抗体の厚み方向への寸法の自由度が広がるため、抵抗
体面積を縮小することができ、回路の小型化・高密度化
も可能となる。
セラミック回路基板を示すもので、図において符号10
a〜10eは絶縁層を示している。これらの絶縁層10
a〜10eはセラミックスから構成されており、その厚
みは40〜100μmとされている。
ラス−セラミックスも含む概念である。
系、銅系の金属材料、例えば銀や銀−パラジウム等の銀
系導体からなる内部配線12が形成されており、絶縁層
10a〜10eの厚みを貫くビアホール導体14によっ
て接続されている。このビアホール導体14も内部配線
12と同様に金系、銀系、銅系の金属材料、例えば銀系
導体から構成されている。
用の一対の内部導体13とされており、一対の抵抗体接
続用の内部導体13の間には、絶縁層10a〜10eと
同様の材料からなる内部導体間絶縁層15が形成され、
その厚みは内部導体13と同一厚みとされている。即
ち、一対の内部導体13の端面間には、内部導体間絶縁
層15が形成されていることになる。
a〜10eの積層方向側の面に、即ち、内部導体13の
下面には、例えば、酸化ルテニウム( RuO2 )−ガラ
ス系抵抗体16の両端部が接続されている。この抵抗体
16は、厚みが30μm以上とされ、かつ、断面が矩形
状とされている。断面は正方形であっても良いことは勿
論である。
が形成されたり、電子部品18が半田やボンディング細
線によって接合され、さらに、図示していないが厚膜保
護膜が形成されたり、メッキ処理されたりして構成され
ている。
基板は、複数積層されたセラミックスからなる絶縁層
と、該絶縁層間に形成された抵抗体接続用の一対の内部
導体と、該一対の内部導体にそれぞれ接続されたビアホ
ール導体と、両端部が一対の内部導体にそれぞれ接続さ
れた抵抗体とを有する抵抗体内蔵多層セラミック回路基
板の製造方法であって、 (a)少なくともセラミック原料粉末と、光硬化可能な
モノマーとを含有するスリップを作製する工程 (b)前記スリップを薄層化し、乾燥して絶縁層成形体
を形成する工程 (c)前記絶縁層成形体に露光処理を施し、該絶縁層成
形体を硬化させる工程 (d)(b)、(c)の工程を順次繰り返して前記絶縁
層成形体が複数積層された積層成形体を作製するととも
に、前記(c)工程で得られた絶縁層成形体に絶縁層成
形体を形成し、この絶縁層成形体の抵抗体を形成する位
置に、露光現像処理して抵抗体用溝を作製し、該抵抗体
用溝に抵抗体用ペーストを充填し、この抵抗体塗布膜の
両端部に接続するように、内部導体用のペーストを塗布
する工程 (e)前記積層成形体を850〜1050℃で焼成する
工程 上述の(a)〜(e)の工程を経て作製される。
導体の形成については省略したが、必要に応じて形成す
る必要がある。内部配線は、露光処理後の絶縁層成形体
に導電性ペーストを塗布することにより、また、ビアホ
ール導体は、スリップを薄層化し、乾燥した絶縁層成形
体に、ビアホールの形成位置に露光現像処理しビアホー
ル用の貫通孔を作製し、この貫通孔に導電性ペーストを
充填することにより形成できる。
ク回路基板の製造方法は、先ず、絶縁層10a〜10e
となるスリップ材を作成する。
SiO2 、Al2 O3 、ZnO、MgO、B2 O3 を主
成分とする結晶化ガラス粉末70重量%とセラミック材
料であるアルミナ粉末30重量%とからなるセラミック
原料粉末と、光硬化可能なモノマー、例えばポリオキシ
エチル化トリメチロールプロパントリアクリレートと、
有機バインダ、例えばアルキルメタクリレートと、可塑
剤とを、有機溶剤、例えばエチルカルビトールアセテー
トに混合し、ボールミルで約48時間混練して作製され
る。
作製しているが、上述のように親水性の官能基を付加し
た光硬化可能なモノマー、例えば多官能基メタクリレー
トモノマー、有機バインダ、例えばカルボキシル変性ア
ルキルメタクリレートを用いて、イオン交換水で混練し
た水系スリップ材を作成しても構わない。
して少なくともMg、Ti、Caを含有する複合酸化物
であって、その金属元素酸化物による組成式を(1−
x)MgTiO3 −xCaTiO3 (但し、式中xは重
量比を表し、0.01≦x≦0.15)で表される主成
分100重量部に対して、硼素含有化合物をB2 O3 換
算で3〜30重量部、アルカリ金属含有化合物をアルカ
リ金属炭酸塩換算で1〜25重量部添加含有してなるも
のであっても良い。
アホール導体14となる導電性ペーストを作成する。導
電性ペーストは、低融点で且つ低抵抗の金属材料である
例えば銀粉末と、硼珪酸系低融点ガラス、例えばB2 O
3 −SiO2 −BaOガラス、CaO−B2 O3 −Si
O2 ガラス、CaO−Al2 O3 −B2 O3 −SiO2
ガラスと、有機バインダ、例えばエチルセルロースと
を、有機溶剤、例えば2,2,4−トリメチル−1,3
−ペンタジオ−ルモノイソブチレ−トに混合し、3本ロ
ーラーにより均質混練して作成される。
を作製する。抵抗体ペーストは酸化ルテニウム等の低抵
抗の金属材料を導電成分とし、PbO−B2 O3 −Si
O2ガラス等を絶縁成分としてこれらを所望のシート抵
抗値が得られるような配合比率で混合し、これにエチル
セルロース等の有機バインダー及びテルピネオール等の
有機溶剤を混合して、3本ローラーにより均質混練する
ことにより得られる。
持基板上に、塗布・乾燥を行い、最下層となる絶縁層を
形成する。具体的には、図2(a)に示すように、ま
ず、支持基板25上に、上述のスリップ材をドクターブ
レード法によって塗布・乾燥して、絶縁層1aを構成す
る絶縁層成形体31a−1を形成する。ここで、支持基
板25としては、マイラーフイルムを用い、焼成工程前
に取り外される。塗布後の乾燥条件は、60〜80℃で
20分乾燥であり、薄層化・乾燥された絶縁層成形体3
1a−1の厚みは100μmである。
ール用の貫通孔の形成を行う。貫通孔の形成は、露光処
理、現像処理、洗浄・乾燥処理により行う。
すように絶縁層成形体31a−1上に、貫通孔が形成さ
れる領域が遮光されるようなフォトターゲット10a−
1を載置して、超高圧水銀灯(20mJ/cm2 )を光
源として用いて露光を行なう。
縁層成形体31a−1においては、光硬化可能なモノマ
の光重合反応がおこらず、貫通孔が形成される領域以外
の絶縁層成形体31a−1においては、光重合反応が起
こる。ここで光重合反応が起こった部位を不溶化部xと
いい、光重合反応が起こらない部位を溶化部yという。
尚、100μm程度の絶縁層成形体31a−1は、超高
圧水銀灯(10mJ/cm2 )を5〜10秒程度照射す
れば露光を行うことができる。
化部yを現像液で除去するもので、具体的には1,1,
1−トリクロロエタンをスプレー法で現像を行う。
うに、絶縁層成形体31a−1に80〜100μm径の
貫通孔40a−1を形成することができる。その後、絶
縁層成形体31a−1を現像によって生じる不要なカス
などを洗浄、乾燥工程により完全に除去する。
充填・乾燥して導体部材を形成する。具体的には、図2
(c)に示すように、上述の工程で形成した貫通孔40
a−1内に上述の導電性ペーストを充填し、乾燥する。
貫通孔40a−1に相当する部位のみに印刷可能なスク
リーンを用いて印刷によって、ビアホール導体14とな
る導体部材41a−1を形成し、その後、50℃・10
分乾燥する。
ず絶縁層成形体31a−1上に、図2(d)に示すよう
に、抵抗体の膜厚に相当する厚みをもつ絶縁層成形体3
1a−2を、上述のスリップ材を用いてドクターブレー
ド法により塗布し、乾燥して形成する。この絶縁層成形
体31a−2の厚みは40μmである。
体を形成する為の貫通溝およびビアホール導体用の貫通
孔を形成する。具体的には図2(d)に示すように、貫
通溝および貫通孔が形成される領域が遮光されたフォト
ターゲット10a−2を用いて、上述の超高圧水銀灯に
より露光を行い、現像処理を行って、長さ200〜30
0μm、幅100〜200μmの抵抗体用の貫通溝50
b、及び径80〜100μmのビアホール導体用の貫通
孔40a−2を形成することができる。
ン印刷により貫通溝50bへの抵抗体ペーストの充填及
び貫通孔40a−2への導体ペーストの充填を行うこと
により、抵抗体5となる抵抗体部材51b及びビアホー
ル導体14となる導体部材41a−2を形成する。
用内部導体13となる導体部材の印刷・乾燥を行う。具
体的には図2(f)に示すように、内部配線パターン2
1a及び一対の抵抗体接続用内部導体パターン22aを
上述の導電性ペーストを用いて絶縁層成形体31a−2
上にスクリーン印刷法にて形成し、乾燥を行う。
成形体31aの上面に絶縁層成形体31bを成形し、露
光・現像を行い、図2(h)に示すように、貫通孔に導
電性ペーストを充填してビアホール導体41bを有する
絶縁層成形体31bを形成する。
現像工程及び導体及び抵抗体ペーストの充填または印刷
を繰り返して、図2(i)に示すような積層成形体を作
製する。本実施例では、下から1層目と2層目の間、及
び4層目と5層目の間にそれぞれ抵抗体部材51b及び
51dを内蔵する積層成形体を作製した。
レスで形状を整えたり、分割溝を形成したり、また、支
持基板25を取り外す。
工程と、本焼成工程からなる。脱バインダー工程は、概
ね600℃以下の温度領域であり、絶縁層成形体31a
〜31e、内部配線パターン21、抵抗体接続用内部導
体パターン22、導電部材41、及び抵抗体部材51に
含まれている有機バインダーや光硬化可能なモノマーを
消失する過程であり、本焼成工程は、ピーク温度850
〜1050℃、例えば、900℃30分ピークの焼成過
程である。
部配線12、抵抗体接続用内部導体13、ビアホール導
体14、内部導体間絶縁層15及び抵抗体16が形成さ
れた抵抗体内蔵多層セラミック回路基板が作製される。
護膜の印刷・焼きつけ、メッキ処理、さらにICチップ
を含む電子部品18の接合を行うことにより、図1に示
したような抵抗体内蔵多層セラミック基板が完成する。
ック基板を用いた場合には、焼成前に取り外すことな
く、多層セラミック回路基板の下部層としてそのまま残
存させても構わない。この場合、支持基板25であるア
ルミナセラミック基板にビアホール導体や内部配線パタ
ーンを予め形成してもよい。
ラミック回路基板では、一対の抵抗体接続用内部導体1
3間に内部導体間絶縁層15が形成され、抵抗体16の
両端部が内部導体13の下面に接続されているので、抵
抗体16は内部導体13の端面には接触していないた
め、端子電極となる内部導体13と抵抗体16との接触
部分の面積を小さくすることができ、抵抗体16と内部
導体13との接触により起こる抵抗値変動(ターミナル
効果)の影響を抑制することができ、回路設計上の問題
を低減できる。
れる抵抗体の膜厚は、デラミネーション等の発生を考慮
すると15〜20μm程度であったが、本発明では、3
0μm以上と大きくできるため抵抗体の幅を小さくで
き、このため端子電極となる導体と抵抗体との接触部分
の面積をさらに小さくすることができる。
度が広がる為、例えば、図2(e)の絶縁層成形体31
a−2の厚みを変更することにより抵抗体の厚みを調整
でき、抵抗体面積を縮小することができ、回路の小型化
・高密度化も可能となる。
法により溝を形成し、これに抵抗体ペーストを充填して
抵抗体を形成するので、抵抗体の断面が矩形状となり、
スクリーン印刷法に比べて抵抗体の形状精度及び位置精
度が向上でき、抵抗値の制御が容易となる。また、本発
明の基板における抵抗体表面は、ほぼ平坦となり、抵抗
値の制御がさらに容易となる。
グリーンシートを多層積層した場合、その膜厚段差によ
り積層一体化したグリーンシート間の密着性が悪くなる
ことがあり、焼成後に層間密着不良( デラミネーショ
ン) を引き起こすことがあったが、本発明においてはこ
のような問題は全くない。
対の抵抗体接続用内部導体の積層方向側の面で接続して
いるため、抵抗体と内部導体との接触部分の面積を小さ
くすることができ、抵抗体と内部配線との接触により起
こる抵抗値変動(ターミナル効果)の影響を抑制するこ
とが可能となり、回路設計上の問題を低減することがで
きる。
より抵抗値の制御が容易となる。
ることにより、端子電極となる内部導体と抵抗体との接
触部分の面積をさらに小さくすることができる。また、
抵抗体の厚み方向への寸法の自由度が広がる為、抵抗体
面積を縮小することができ、回路の小型化・高密度化を
促進できる。
断面図である。
製法を説明する工程図である。
面図である。
果を説明するための図である。
Claims (3)
- 【請求項1】積層された複数のセラミックスからなる絶
縁層と、該絶縁層間に形成された抵抗体接続用の一対の
内部導体と、該一対の内部導体にそれぞれ接続されたビ
アホール導体と、両端部が前記一対の内部導体にそれぞ
れ接続された抵抗体とを具備してなる抵抗体内蔵多層セ
ラミック回路基板において、前記一対の内部導体間に内
部導体間絶縁層が形成されており、かつ、前記抵抗体の
両端部が前記一対の内部導体の積層方向側の面のみに接
続されていることを特徴とする抵抗体内蔵多層セラミッ
ク回路基板。 - 【請求項2】前記抵抗体の断面が矩形状であることを特
徴とする請求項1記載の抵抗体内蔵多層セラミック回路
基板。 - 【請求項3】前記抵抗体の厚みが30μm以上であるこ
とを特徴とする請求項1または2記載の抵抗体内蔵多層
セラミック回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9264565A JPH11103170A (ja) | 1997-09-29 | 1997-09-29 | 抵抗体内蔵多層セラミック回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9264565A JPH11103170A (ja) | 1997-09-29 | 1997-09-29 | 抵抗体内蔵多層セラミック回路基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11103170A true JPH11103170A (ja) | 1999-04-13 |
Family
ID=17405060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9264565A Pending JPH11103170A (ja) | 1997-09-29 | 1997-09-29 | 抵抗体内蔵多層セラミック回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11103170A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100468195B1 (ko) * | 2002-11-28 | 2005-01-26 | 주식회사 호진플라텍 | 다층 인쇄 회로 기판을 제조하는 방법 |
WO2008096464A1 (ja) * | 2007-02-06 | 2008-08-14 | Ibiden Co., Ltd. | プリント配線板及びそのプリント配線板の製造方法 |
WO2010129002A1 (en) * | 2009-05-04 | 2010-11-11 | R&D Circuits Inc. | Method and apparatus for improving power and loss for interconect configurations |
JP2017130388A (ja) * | 2016-01-21 | 2017-07-27 | 大日本印刷株式会社 | 加熱電極装置、通電加熱ガラス、及び乗物 |
-
1997
- 1997-09-29 JP JP9264565A patent/JPH11103170A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100468195B1 (ko) * | 2002-11-28 | 2005-01-26 | 주식회사 호진플라텍 | 다층 인쇄 회로 기판을 제조하는 방법 |
WO2008096464A1 (ja) * | 2007-02-06 | 2008-08-14 | Ibiden Co., Ltd. | プリント配線板及びそのプリント配線板の製造方法 |
JPWO2008096464A1 (ja) * | 2007-02-06 | 2010-05-20 | イビデン株式会社 | プリント配線板及びそのプリント配線板の製造方法 |
US7902463B2 (en) | 2007-02-06 | 2011-03-08 | Ibiden, Co. Ltd. | Printed wiring board and method of manufacturing the same |
JP4702904B2 (ja) * | 2007-02-06 | 2011-06-15 | イビデン株式会社 | プリント配線板及びそのプリント配線板の製造方法 |
US8621748B2 (en) | 2007-02-06 | 2014-01-07 | Ibiden Co., Ltd. | Manufacturing method for a printed wiring board |
WO2010129002A1 (en) * | 2009-05-04 | 2010-11-11 | R&D Circuits Inc. | Method and apparatus for improving power and loss for interconect configurations |
EP2428105A1 (en) * | 2009-05-04 | 2012-03-14 | R&D Circuits Inc. | Method and apparatus for improving power and loss for interconect configurations |
EP2428105A4 (en) * | 2009-05-04 | 2013-05-29 | R & D Circuits Inc | METHOD AND DEVICE FOR INCREASED PERFORMANCE AND LESS LOSS IN NETWORK CONFIGURATIONS |
JP2017130388A (ja) * | 2016-01-21 | 2017-07-27 | 大日本印刷株式会社 | 加熱電極装置、通電加熱ガラス、及び乗物 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2003101225A (ja) | セラミック基板及び分割回路基板 | |
JP3351043B2 (ja) | 多層セラミック基板の製造方法 | |
JPH11103170A (ja) | 抵抗体内蔵多層セラミック回路基板 | |
JPH1070364A (ja) | セラミック基板及びその製造方法並びに分割回路基板 | |
JP3231987B2 (ja) | 多層セラミック回路基板の製造方法 | |
JP3236769B2 (ja) | セラミック基板及びその製造方法並びに分割回路基板 | |
US6846375B2 (en) | Method of manufacturing multilayer ceramic wiring board and conductive paste for use | |
JP2000216545A (ja) | セラミック多層配線基板の製造方法 | |
JP2004031699A (ja) | セラミック回路基板及びその製造方法 | |
JPH10275979A (ja) | セラミック基板および分割回路基板 | |
JP2003007559A (ja) | 積層電子部品の製造方法および積層電子部品 | |
JP3389383B2 (ja) | 高周波複合回路ブロックおよびその製造方法 | |
JP3500244B2 (ja) | セラミック基板の製造方法 | |
JP2003204161A (ja) | 配線基板の製造方法 | |
JP2005072500A (ja) | 複合シート、積層体およびそれらの製造方法、ならびに積層部品 | |
JP3393676B2 (ja) | 多層セラミック回路基板の製造方法 | |
JP3495203B2 (ja) | 回路基板の製造方法 | |
JP2515165B2 (ja) | 多層配線基板の製造方法 | |
JP2734404B2 (ja) | セラミック配線基板およびその製造方法 | |
JP4610113B2 (ja) | セラミック多層基板の製法 | |
JP2001284826A (ja) | 多層基板および分割多層基板 | |
JP3563580B2 (ja) | 高周波複合回路基板およびその製造方法 | |
JPH05267854A (ja) | セラミック多層配線基板及びその製造方法 | |
JP2004063703A (ja) | セラミック多層回路基板及びその製造方法 | |
JPH11243281A (ja) | 高周波回路基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040113 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040524 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040527 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040820 |