WO2011132476A1 - 積層基板を備えた電子部品 - Google Patents

積層基板を備えた電子部品 Download PDF

Info

Publication number
WO2011132476A1
WO2011132476A1 PCT/JP2011/056011 JP2011056011W WO2011132476A1 WO 2011132476 A1 WO2011132476 A1 WO 2011132476A1 JP 2011056011 W JP2011056011 W JP 2011056011W WO 2011132476 A1 WO2011132476 A1 WO 2011132476A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductor pattern
dielectric layer
electronic component
conductor
dielectric
Prior art date
Application number
PCT/JP2011/056011
Other languages
English (en)
French (fr)
Inventor
田中　浩二
Original Assignee
株式会社 村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社 村田製作所 filed Critical 株式会社 村田製作所
Priority to JP2012511589A priority Critical patent/JPWO2011132476A1/ja
Publication of WO2011132476A1 publication Critical patent/WO2011132476A1/ja
Priority to US13/649,558 priority patent/US8802995B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/008—Electric or magnetic shielding of printed inductances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0969—Apertured conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets

Definitions

  • the present invention relates to an electronic component including a multilayer substrate, and more particularly to an electronic component including a multilayer substrate in which a conductor pattern is disposed between dielectric layers.
  • the laminated substrate is formed of a material in which the dielectric layer and the conductor pattern disposed between the dielectric layers are different from each other, even if the dielectric layer and the conductor pattern are in close contact with each other, This is weaker than when dielectric layers made of the same material are joined.
  • the conductor pattern of the ground electrode is arranged over a wide area on the dielectric layer, the portion where the bonding force is weak continues, so there are cracks and delamination near the interface between the dielectric layer and the conductor pattern. It tends to occur.
  • the present invention can prevent the occurrence of cracks and delamination near the interface between the conductor pattern and the dielectric layer even when the conductor pattern is arranged over a wide range on the dielectric layer.
  • the present invention intends to provide an electronic component provided with a multilayer substrate.
  • the present invention provides an electronic component including a laminated substrate configured as follows.
  • the multilayer substrate of the electronic component including the multilayer substrate includes: (a) a plurality of dielectric layers stacked on each other; and (b) disposed along the main surface of the dielectric layer and electrically connected to the ground. And (c) electrically connected to a portion other than the ground, which is disposed along the main surface of the dielectric layer and faces the first conductor pattern only through the dielectric layer. And a second conductor pattern forming a strip line or a microstrip line. An opening is formed in the first conductor pattern, and the dielectric layers on both sides of the first conductor pattern sandwiching the first conductor pattern in the stacking direction of the dielectric layer through the opening. Only join together. When viewed through from the laminating direction in which the dielectric layers are laminated, the entire second conductor pattern substantially overlaps the portion of the first conductor pattern excluding the opening.
  • the first conductor sandwiching the first conductor pattern via the opening formed in the first conductor pattern.
  • the dielectric layers on both sides of the conductor pattern are bonded to each other, and the bonding between the layers is strengthened. That is, the bonding between the dielectric layers is stronger than the bonding between the dielectric layer and the first conductor pattern.
  • the opening in the first conductor pattern by forming the opening in the first conductor pattern, it is possible to cut off the continuity of the weakly bonding portion where the dielectric layer and the first conductor pattern are in contact with each other. Generation of cracks, delamination, etc. in the vicinity of the interface with the first conductor pattern can be prevented.
  • the entire second conductor pattern faces the first conductor pattern electrically connected to the ground only through the dielectric layer, an opening is added to the first conductor pattern.
  • the constant value (inductance etc.) of the inductor element formed by the second conductor pattern is not affected.
  • the second conductor pattern includes an electrode of a capacitor element.
  • the constant value (capacitance, etc.) of the capacitor element included in the second conductor pattern is not affected.
  • the first conductor pattern when seen through from the stacking direction, is formed with an interval over the entire circumference between the first conductor pattern and the outer periphery of the dielectric layer adjacent to the first conductor pattern. Further, it is disposed inside the dielectric layer.
  • the outer peripheral region of the dielectric layer adjacent to the first conductor pattern extends in a ring shape outside the first conductor pattern.
  • a portion having a relatively weak bonding force where the dielectric layer and the first conductor pattern are in contact with each other has a relatively strong bonding force between the outer peripheral regions of the dielectric layers on both sides of the first conductor pattern. Since they are surrounded, the bonding between the dielectric layers on both sides of the first conductor pattern is further strengthened.
  • the portion having a relatively weak bonding force between the first conductor pattern and the dielectric layer is not exposed on the side surface of the multilayer substrate, it is possible to prevent the generation of cracks and delamination between layers due to an external impact. it can.
  • the first conductor pattern is arranged in 80% of the area of the main surface of the dielectric layer adjacent to the first conductor pattern.
  • the effect of strengthening the bonding by the opening formed in the first conductor pattern becomes more remarkable.
  • the dielectric layer is made of a low-temperature co-fired ceramic.
  • the shape, size, position, number, etc. of the openings formed in the first conductor pattern when manufacturing a multilayer substrate for electronic components using low-temperature co-fired ceramics (Low-Temperature-Co-fired-Ceramics)
  • Low-Temperature-Co-fired-Ceramics Low-Temperature-Co-fired-Ceramics
  • the electronic component having the multilayer substrate of the present invention prevents the occurrence of cracks and delamination near the interface between the conductor pattern and the dielectric layer even when the conductor pattern is arranged over a wide range on the dielectric layer. be able to.
  • Example 1 It is a disassembled perspective view which shows schematic structure of the electronic component provided with the multilayer substrate.
  • Example 1 It is a top view which shows the upper surface of the dielectric material layer by which the 1st conductor pattern is arrange
  • Example 1 It is a top view which shows the upper surface of the dielectric material layer by which the 2nd conductor pattern is arrange
  • Example 1 It is sectional drawing of the multilayer substrate of an electronic component. (Example 2) It is a top view which shows the upper surface of the dielectric material layer arrange
  • Example 1 An electronic component 10 including the multilayer substrate of Example 1 will be described with reference to FIGS.
  • FIG. 1 is an exploded perspective view showing a schematic configuration of an electronic component 10 provided with the laminated body of Example 1.
  • the electronic component 10 includes a laminated substrate in which a plurality of dielectric layers that are dielectric materials are laminated. Illustration of dielectric layers other than the dielectric layers 11 to 15 is omitted.
  • Conductive conductive patterns are formed on the top surfaces 11a, 12a, and 14a of the dielectric layers 11, 12, and 14, respectively.
  • a conductor pattern (not shown) formed on the upper surface 11a of the uppermost dielectric layer 11 is an external electrode on which the component 18 is mounted.
  • the first conductor pattern 20 formed on substantially the entire upper surface 12a of the intermediate dielectric layer 12 is a ground electrode that is electrically connected to the ground.
  • the second conductor patterns 22 and 24 formed on the upper surface 14a of the intermediate dielectric layer 14 are formed in a spiral shape and form an inductor element.
  • mounting electrodes (not shown) for mounting the electronic component 10 on a circuit board or the like are formed.
  • Mounting electrodes may be formed on the side surfaces of the multilayer body, that is, on the outer peripheral surface of the dielectric layer.
  • a conductor pattern formed along the upper surface or the lower surface of the dielectric layer such as a ground electrode, an electrode of a capacitor element, an inductor element, and a wiring, or a dielectric layer
  • An electric circuit is formed inside the multilayer substrate by the interlayer connection conductors penetrating the substrate.
  • FIG. 2 is a plan view showing the upper surface 12a of the dielectric layer 12 on which the first conductor pattern 20 is disposed.
  • FIG. 3 is a plan view showing the upper surface 14a of the dielectric layer 14 on which the second conductor patterns 22 and 24 are arranged. As shown in FIG. 2, openings 20a to 20h are formed in the first conductor pattern 20 electrically connected to the ground.
  • the first conductor pattern 20 in which the openings 20a to 20h are formed is sandwiched between the opposing dielectric layers adjacent to the main surface of the first conductor pattern 20. Only the dielectric layers on both sides of the first conductor pattern 20 sandwiching the first conductor pattern 20 are joined to each other through the openings 20a to 20h formed in the first conductor pattern 20. That is, only the dielectric layer exists in the openings 20a to 20h, and there are no conductor patterns or interlayer connection conductors other than the dielectric layer.
  • the bonding between the dielectric layers is stronger than the bonding between the dielectric layer and the first conductor pattern 20, even if the first conductor pattern 20 is arranged over a wide range on the dielectric layer 12.
  • the dielectric layers arranged on both sides of the first conductor pattern 20 are bonded to each other through the openings 20a to 20h formed in the first conductor pattern 20, and the bonding between the layers is reinforced.
  • the continuity of the portion where the bonding strength between the first conductor pattern 20 and the dielectric layers on both sides of the first conductor pattern 20 is weak can be cut off, so that cracks in the vicinity of the interface between the dielectric layer and the first conductor pattern 20 And delamination can be prevented.
  • the first conductor pattern 20 when the first conductor pattern 20 is disposed on substantially the entire upper surface 12 a of the dielectric layer 12, that is, 80% or more of the area of the upper surface 12 a of the dielectric layer 12, an opening is formed in the first conductor pattern 20.
  • the effect of strengthening the bonding between the layers by forming 20a to 20h becomes more remarkable.
  • the first conductor pattern 20 is formed to be spaced over the entire circumference between the outer periphery 12 s of the dielectric layer 12 adjacent to the first conductor pattern 20.
  • the weak joint portion where the dielectric layer 12 and the first conductor pattern 20 are in contact is surrounded by the strong joint portion between the outer peripheral areas of the dielectric layers on both sides of the first conductor pattern 20 over the entire circumference. Therefore, the bonding between the dielectrics on both sides of the first conductor pattern 20 is further strengthened.
  • the portion having a relatively weak bonding force between the first conductor pattern 20 and the dielectric layer is not exposed on the side surface of the multilayer substrate, generation of cracks or delamination between layers due to external impact is prevented. be able to.
  • Regions between the first conductor pattern 20 and the second conductor patterns 22 and 24 that is, the dielectric layer 12, the dielectric layer 13 immediately above the dielectric layer 14, and those dielectric layers not shown) 2), the entire second conductor patterns 22 and 24 indicated by chain lines in FIG. 2 are formed in the openings 20a to 20h of the first conductor pattern 20. It overlaps with the part except. That is, the entire second conductor patterns 22 and 24 are opposed to the first conductor pattern 20 through only the dielectric layer, and the second conductor patterns 22 and 24 are opposed to the first conductor pattern 20. No conductor pattern other than the dielectric layer, interlayer connection conductor, or the like is disposed in the region to be processed. Therefore, even if the openings 20a to 20h are added to the first conductor pattern 20, the constant value (inductance or the like) of the inductor element formed by the second conductor patterns 22 and 24 is not affected.
  • the dielectric layers 11 to 15 are formed of ceramic or resin.
  • the dielectric layer is made of low-temperature co-fired ceramics (Low Temperature Co-fired Ceramics)
  • conductor patterns and interlayer connection conductors can be printed on the ceramic green sheets formed using low-temperature co-fired ceramics by printing a conductor paste.
  • a laminated substrate is formed by forming, laminating ceramic green sheets, and firing. By adjusting the shape, size, position, number, and the like of the openings 20a to 20h formed in the first conductor pattern 20, it is possible to reduce warpage of the laminated substrate due to temperature changes during firing.
  • Example 2 An electronic component including the multilayer substrate of Example 2 will be described with reference to FIG.
  • FIG. 4 is a cross-sectional view of the electronic component laminate 30 of the second embodiment. As shown in FIG. 4, in the laminate 30, a plurality of dielectric layers 31 to 35 are laminated together. Between the third dielectric layer 33 and the fourth dielectric layer 34, a first conductor pattern 40 which is a ground electrode electrically connected to the ground is formed.
  • Second conductive patterns 52, 54, 56, and 58 are formed on the lower surface 35 b of the fifth dielectric layer 35 between the first dielectric layer 35 and the fifth dielectric layer 35, respectively.
  • the second conductor patterns 52, 54, 56, and 58 are opposed to the first conductor pattern 40 through only the dielectric layers 32 and 33, 33, 34, and 34 and 35, respectively.
  • the second conductor patterns 52, 54, 56, and 58 form electrodes of capacitor elements that are electrically connected to other than the ground, or inductor elements.
  • Openings 40a, 40b, and 40c are formed in the first conductor pattern 40. Only the dielectric layers 33 and 34 on both sides of the first conductor pattern 40 are joined to each other through the openings 40a, 40b, and 40c. By forming the openings 40a, 40b, and 40c in the first conductor pattern 40, it is possible to cut off the continuity of the weakly bonding portion where the dielectric layers 33 and 34 are in contact with the first conductor pattern 40. Generation of cracks, delamination, and the like near the interface between the dielectric layers 33 and 34 and the first conductor pattern 40 can be prevented.
  • openings other than the openings 40a, 40b, and 40c are formed in the first conductor pattern 40, and not only the dielectric layers but also the dielectric layers are formed through the openings other than the openings 40a, 40b, and 40c.
  • a penetrating interlayer connection conductor or the like may be joined.
  • the second conductor pattern 52 is formed on the portion of the first conductor pattern 40 excluding the openings 40a, 40b, and 40c. , 54, 56, 58 are overlapped. That is, in the first conductor pattern 40, the regions 42, 44, 46 in which the second conductor patterns 52, 54, 56, 58 are opposed to the dielectric layer 32 only through the dielectric layers 32, 33, 34, 34, and 35. , 48 are not formed with openings 40a, 40b, 40c.
  • the entire second conductor patterns 52, 54, 56, and 58 are connected to the first conductor pattern 40 that is electrically connected to the ground only through the dielectric layers 32 and 33, 33, 34, 34, and 35. Therefore, even if the openings 40a, 40b, and 40c are added to the first conductor pattern 40, they are constant values (capacitance values) of the capacitor element or the inductor element formed by the second conductor patterns 52, 54, 56, and 58. , Inductance, etc.).
  • the overlay position may be shifted from layer to layer. For this reason, the position of the conductor pattern may shift, and the constant value of the capacitor element or inductor element formed by the conductor pattern may change.
  • either one of the second conductor patterns 52, 54, 56, and 58 or the regions 42, 44, 46, and 48 of the first conductor pattern 40 facing them is formed to be larger than the other. It may be. That is, the second conductor patterns 52, 54, 56, and 58 are substantially electrically connected to the ground only through the dielectric layers 32 and 33, 33, 34, and 34 and 35. It is only necessary to face one conductor pattern 40.
  • the bonding is strengthened by forming an opening in the first conductor pattern to be the ground electrode, and cracks and delamination near the interface between the dielectric layer and the first conductor pattern are formed. Generation of lamination and the like can be prevented.
  • the second conductor pattern is not limited to the electrode of the capacitor element and the inductor element that are electrically connected other than the ground, and may form a strip line or a microstrip line.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

　導体パターンと誘電体層との界面付近におけるクラックやデラミネーションなどの発生を防止することができる積層基板を備えた電子部品する。　積層基板は、互いに積層された複数の誘電体層と、誘電体層１２の主面１２ａに沿って配置され、グランドに電気的に接続される第１の導体パターン２０と、誘電体層の主面に沿って配置され、誘電体層のみを介して第１の導体パターン２０と対向し、インダクタ素子を形成する第２の導体パターン２２，２４とを含む。第１の導体パターン２０の開口部２０ａ～２０ｈを介して、第１の導体パターン２０の両側の誘電体層のみが互いに接合する。積層方向から透視したときに、第１の導体パターン２０の開口部２０ａ～２０ｈを除く部分に、第２の導体パターン４２，４４の全体が重なっている。

Description

積層基板を備えた電子部品
　本発明は、積層基板を備えた電子部品に関し、詳しくは、誘電体層の間に導体パターンが配置された積層基板を備えた電子部品に関する。
　従来、誘電体層の間に導体パターンが配置された積層基板を備えた種々の電子部品が提案されている。例えば特許文献１に開示された高周波モジュールは、図５の平面図に示すように、積層基板の内部に配置される誘電体層２１８上にグランド電極２４４が略全面に形成されている。
特開２００６－１５７８８０号公報
　積層基板は、誘電体層と、誘電体層の間に配置される導体パターンとが異なる材料で形成されるため、誘電体層と導体パターンとが密着しても、互いに接合する接合力は、同じ材料で形成された誘電体層同士が接合する場合よりも弱くなる。特に、誘電体層上の広範囲に渡ってグランド電極の導体パターンが配置されていると、接合力が弱い部分が連続するため、誘電体層と導体パターンとの界面付近においてクラックやデラミネーションなどが発生しやすくなる。
　本発明は、かかる実情に鑑み、誘電体層上の広範囲に渡って導体パターンが配置されても、導体パターンと誘電体層との界面付近におけるクラックやデラミネーションなどの発生を防止することができる積層基板を備えた電子部品を提供しようとするものである。
　本発明は、上記課題を解決するために、以下のように構成した積層基板を備えた電子部品を提供する。
　積層基板を備えた電子部品の前記積層基板は、（ａ）互いに積層された複数の誘電体層と、（ｂ）前記誘電体層の主面に沿って配置され、グランドに電気的に接続される第１の導体パターンと、（ｃ）前記誘電体層の主面に沿って配置され、前記誘電体層のみを介して前記第１の導体パターンと対向する、グランド以外に電気的に接続されるインダクタ素子、ストリップライン、又はマイクロストリップラインを形成する第２の導体パターンとを含む。前記第１の導体パターンに開口部が形成され、該開口部を介して、前記誘電体層の積層方向に、前記第１の導体パターンを挟む前記第１の導体パターンの両側の前記誘電体層のみが互いに接合する。前記誘電体層が積層された積層方向から透視したときに、実質的に、前記第１の導体パターンの前記開口部を除く部分に、前記第２の導体パターンの全体が重なっている。
　上記構成によれば、誘電体層上の広範囲に渡って第１の導体パターンが配置されても、第１の導体パターンに形成された開口部を介して、第１の導体パターンを挟む第１の導体パターンの両側の誘電体層同士が接合し、層間の接合が強化される。すなわち、誘電体層同士の接合は、誘電体層と第１の導体パターンとの接合よりも強固である。
　上記構成によれば、第１の導体パターンに開口部を形成することで、誘電体層と第１の導体パターンとが接する接合力の弱い部分の連続を断ち切ることができるので、誘電体層と第１の導体パターンとの界面付近におけるクラックやデラミネーションなどの発生を防止することができる。
　また、第２の導体パターンの全体が、誘電体層のみを介して、グランドに電気的に接続される第１の導体パターンに対向するため、第１の導体パターンに開口部が追加されても、第２の導体パターンにより形成されるインダクタ素子の定数値（インダクタンス等）に影響を与えることがない。
　好ましくは、前記第２の導体パターンはコンデンサ素子の電極を含む。
　この場合、第１の導体パターンに開口部が追加されても、第２の導体パターンに含まれるコンデンサ素子の定数値（キャパシタンス等）に影響を与えることがない。
　好ましくは、前記積層方向から透視したときに、前記第１の導体パターンは、前記第１の導体パターンに隣接する前記誘電体層の外周との間に全周に渡って間隔が形成されるように、当該誘電体層の内側に配置されている。
　この場合、積層方向から透視したときに、第１の導体パターンの外側には、第１の導体パターンに隣接する誘電体層の外周領域が環状に延在している。誘電体層と第１の導体パターンとが接する相対的に接合力の弱い部分は、第１の導体パターンの両側の誘電体層の外周領域同士の相対的に接合力の強い部分によって全周に渡って囲まれるため、第１の導体パターンの両側の誘電体層同士の接合がより強化される。また、第１の導体パターンと誘電体層との相対的に接合力の弱い部分が積層基板の側面に露出しないので、外部からの衝撃による層間のクラックやデラミネーションなどの発生を防止することができる。
　好ましくは、前記第１の導体パターンは、前記第１の導体パターンに隣接する前記誘電体層の前記主面の面積の８０％に配置される。
　誘電体層の主面の略全面に第１の導体パターンが配置されている場合、第１の導体パターンに形成された開口部により接合を強化する効果がより顕著になる。
　好ましくは、前記誘電体層が、低温同時焼成セラミックスからなる。
　この場合、低温同時焼成セラミックス（Low Temperature Co-fired Ceramics）を用いて電子部品の積層基板を作製する際に、第１の導体パターンに形成される開口の形状や大きさ、位置、個数などを調整することによって、焼成時の温度変化による積層基板の反りを低減することができる。
　本発明の積層基板を備えた電子部品は、誘電体層上の広範囲に渡って導体パターンが配置されても、導体パターンと誘電体層との界面付近におけるクラックやデラミネーションなどの発生を防止することができる。
積層基板を備えた電子部品の概略構成を示す分解斜視図である。（実施例１） 第１の導体パターンが配置される誘電体層の上面を示す平面図である。（実施例１） 第２の導体パターンが配置される誘電体層の上面を示す平面図である。（実施例１） 電子部品の積層基板の断面図である。（実施例２） 積層基板の内部に配置される誘電体層の上面を示す平面図である。（従来例）
　以下、本発明の実施の形態について、図１～図４を参照しながら説明する。
　＜実施例１＞　実施例１の積層基板を備えた電子部品１０について、図１～図３を参照しながら説明する。
　図１は、実施例１の積層体を備えた電子部品１０の概略構成を示す分解斜視図である。図１に示すように、電子部品１０は、誘電体である複数の誘電体層が積層された積層基板を備えている。なお、誘電体層１１～１５以外の誘電体層の図示は省略している。
　誘電体層１１，１２，１４の上面１１ａ，１２ａ，１４ａには、導電性を有する導体パターンが形成されている。最上層の誘電体層１１の上面１１ａに形成された導体パターン（図示せず）は、部品１８が実装される外部電極である。中間の誘電体層１２の上面１２ａの略全面に形成された第１の導体パターン２０は、グランドに電気的に接続されるグランド電極である。中間の誘電体層１４の上面１４ａに形成された第２の導体パターン２２，２４は、渦巻き形状に形成されており、インダクタ素子を形成する。
　最下層の誘電体層１５の下面１５ｂには、電子部品１０を回路基板などに実装するための実装電極（図示せず）が形成されている。積層体の側面、すなわち誘電体層の外周面に、実装電極を形成してもよい。
　図示していないが、導体パターン２０，２２，２４以外に、グランド電極、コンデンサ素子の電極、インダクタ素子、配線など、誘電体層の上面又は下面に沿って形成された導体パターンや、誘電体層を貫通する層間接続導体によって、積層基板の内部に電気回路が構成される。
　図２は、第１の導体パターン２０が配置される誘電体層１２の上面１２ａを示す平面図である。図３は、第２の導体パターン２２，２４が配置される誘電体層１４の上面１４ａを示す平面図である。図２に示すように、グランドに電気的に接続される第１の導体パターン２０には、開口部２０ａ～２０ｈが形成されている。
　開口部２０ａ～２０ｈが形成された第１の導体パターン２０は、第１の導体パターン２０の主面に隣接し対向する誘電体層によって挟まれている。第１の導体パターン２０を挟む第１の導体パターン２０の両側の誘電体層同士のみが、第１の導体パターン２０に形成された開口部２０ａ～２０ｈを介して互いに接合する。すなわち、開口部２０ａ～２０ｈには、誘電体層のみが存在しており、誘電体層以外の導体パターンや層間接続導体などは、存在していない。
　誘電体層同士の接合は、誘電体層と第１の導体パターン２０との接合よりも、強固であるため、誘電体層１２上の広範囲に渡って第１の導体パターン２０が配置されても、第１の導体パターン２０の両側に配置された誘電体層同士は、第１の導体パターン２０に形成された開口部２０ａ～２０ｈを介して互いに接合し、層間の接合が強化される。これにより、第１の導体パターン２０とその両側の誘電体層との間の接合力が弱い部分の連続を断ち切ることができるので、誘電体層と第１の導体パターン２０との界面付近におけるクラックやデラミネーションなどの発生を防止することができる。
　特に、第１の導体パターン２０が誘電体層１２の上面１２ａの略全面、すなわち、誘電体層１２の上面１２ａの面積の８０％以上に配置された場合、第１の導体パターン２０に開口部２０ａ～２０ｈを形成して層間の接合を強化する効果が、より顕著になる。
　また、積層方向から透視したときに、第１の導体パターン２０は、第１の導体パターン２０に隣接する誘電体層１２の外周１２ｓとの間に全周に渡って間隔が形成されるように、誘電体層２０の内側に配置されている。すなわち、第１の導体パターン２０の外側には、第１の導体パターン２０に隣接する誘電体層１２の外周領域１２ｋが環状に延在している。誘電体層１２と第１の導体パターン２０とが接する接合力の弱い部分は、第１の導体パターン２０の両側の誘電体層の外周領域同士の接合力の強い部分によって全周に渡って囲まれるため、第１の導体パターン２０の両側の誘電体同士の接合がより強化される。さらに、第１の導体パターン２０と誘電体層との相対的に接合力の弱い部分は、積層基板の側面に露出しないので、外部からの衝撃による層間のクラックやデラミネーションなどの発生を防止することができる。
　第１の導体パターン２０と第２の導体パターン２２，２４との間の領域（すなわち、誘電体層１２と、誘電体層１４の直ぐ上の誘電体層１３と、図示しないそれらの誘電体層の間の誘電体層とを含む領域）を積層方向から透視したときに、図２において鎖線で示す第２の導体パターン２２，２４の全体が、第１の導体パターン２０の開口部２０ａ～２０ｈを除く部分に重なっている。すなわち、第２の導体パターン２２，２４の全体が、誘電体層のみを介して第１の導体パターン２０と対向しており、第２の導体パターン２２，２４が第１の導体パターン２０と対向する領域内には、誘電体層以外の導体パターンや層間接続導体などは配置されていない。そのため、第１の導体パターン２０に開口部２０ａ～２０ｈが追加されても、第２の導体パターン２２，２４により形成されるインダクタ素子の定数値（インダクタンス等）に影響を与えることがない。
　誘電体層１１～１５は、セラミックや樹脂により形成される。
　特に誘電体層が、低温同時焼成セラミックス（Low Temperature Co-fired Ceramics）からなる場合には、低温同時焼成セラミックスを用いて形成したセラミックグリーンシートに導体ペーストの印刷等により導体パターンや層間接続導体を形成し、セラミックグリーンシートを積層し、焼成することにより、積層基板を形成する。第１の導体パターン２０に形成される開口部２０ａ～２０ｈの形状や大きさ、位置、個数などを調整することによって、焼成時の温度変化による積層基板の反りを低減することができる。
　＜実施例２＞　実施例２の積層基板を備えた電子部品について、図４を参照しながら説明する。
　図４は、実施例２の電子部品の積層体３０の断面図である。図４に示すように、積層体３０は、複数の誘電体層３１～３５が互いに積層されている。３層目の誘電体層３３と４層目の誘電体層３４との間には、グランドに電気的に接続されるグランド電極である第１の導体パターン４０が形成されている。
　１層目の誘電体層３１と２層目の誘電体層３２との間、２層目の誘電体層３２と３層目の誘電体層３３との間、４層目の誘電体層３４と５層目の誘電体層３５との間、５層目の誘電体層３５の下面３５ｂには、それぞれ、第２の導体パターン５２，５４，５６，５８が形成されている。第２の導体パターン５２，５４，５６，５８は、それぞれ、誘電体層３２と３３，３３，３４，３４と３５のみを介して第１の導体パターン４０と対向する。第２の導体パターン５２，５４，５６，５８は、コンデンサ素子の電極であってグランド以外に電気的に接続される電極、又はインダクタ素子を形成する。
　第１の導体パターン４０には、開口部４０ａ，４０ｂ，４０ｃが形成されている。開口部４０ａ，４０ｂ，４０ｃを介して、第１の導体パターン４０の両側の誘電体層３３，３４のみが互いに接合している。第１の導体パターン４０に開口部４０ａ，４０ｂ，４０ｃを形成することで、誘電体層３３，３４と第１の導体パターン４０とが接する接合力の弱い部分の連続を断ち切ることができるので、誘電体層３３，３４と第１の導体パターン４０との界面付近におけるクラックやデラミネーションなどの発生を防止することができる。
　なお、第１の導体パターン４０に開口部４０ａ，４０ｂ，４０ｃ以外の開口部が形成され、開口部４０ａ，４０ｂ，４０ｃ以外の開口部を介して、誘電体層のみならず、誘電体層を貫通する層間接続導体等が接合されてもよい。
　誘電体層３１～３５が積層された積層方向（図４において上下方向）から透視したときに、第１の導体パターン４０の開口部４０ａ，４０ｂ，４０ｃを除く部分に、第２の導体パターン５２，５４，５６，５８の全体が重なっている。すなわち、第１の導体パターン４０には、第２の導体パターン５２，５４，５６，５８が誘電体層３２と３３，３３，３４，３４と３５のみを介して対向する領域４２，４４，４６，４８には、開口部４０ａ，４０ｂ，４０ｃが形成されていない。
　第２の導体パターン５２，５４，５６，５８の全体が、誘電体層３２と３３，３３，３４，３４と３５のみを介して、グランドに電気的に接続される第１の導体パターン４０に対向するため、第１の導体パターン４０に開口部４０ａ，４０ｂ，４０ｃが追加されても、第２の導体パターン５２，５４，５６，５８により形成されるコンデンサ素子又はインダクタ素子の定数値（キャパシタンス、インダクタンス等）に影響を与えることがない。
　なお、誘電体層を積層するときに層ごとに重ね合わせの位置がずれてしまうことが起こりうる。このため、導体パターンの位置がずれて、導体パターンにより形成されるコンデンサ素子またはインダクタ素子の定数値が変化してしまうことがある。これを防ぐために、第２の導体パターン５２，５４，５６，５８、または、それらと対向する第１の導体パターン４０の領域４２，４４，４６，４８のどちらか一方を他方より大きく形成するようにしてもよい。すなわち、実質的に、第２の導体パターン５２，５４，５６，５８の全体が、誘電体層３２と３３，３３，３４，３４と３５のみを介して、グランドに電気的に接続される第１の導体パターン４０に対向していればよい。
　＜まとめ＞　以上に説明したように、グランド電極となる第１の導体パターンに開口部を形成することで接合を強化して、誘電体層と第１の導体パターンとの界面付近におけるクラックやデラミネーションなどの発生を防止することができる。
　なお、本発明は、上記実施の形態に限定されるものではなく、種々変更を加えて実施することが可能である。
　例えば、第２の導体パターンは、グランド以外に電気的に接続されるコンデンサ素子の電極やインダクタ素子に限らず、ストリップラインやマイクロストリップラインを形成してもよい。
　１０　電子部品
　１１～１５　誘電体層
　１１ａ，１２ａ，１４ａ　上面（主面）
　１８　部品
　２０　第１の導体パターン
　２０ａ～２０ｈ　開口部
　２２，２４　第２の導体パターン
　３０　積層基板
　３１～３５　誘電体層
　４０　第１の導体パターン
　４０ａ，４０ｂ，４０ｃ　開口部
　５２，５４，５６，５８　第２の導体パターン

Claims (5)

  1. 　互いに積層された複数の誘電体層と、
    　前記誘電体層の主面に沿って配置され、グランドに電気的に接続される第１の導体パターンと、
    　前記誘電体層の主面に沿って配置され、前記誘電体層のみを介して前記第１の導体パターンと対向する、グランド以外に電気的に接続されるインダクタ素子、ストリップライン、又はマイクロストリップラインを形成する第２の導体パターンと、
    を含む積層基板を備えた電子部品において、
    　前記第１の導体パターンに開口部が形成され、該開口部を介して、前記誘電体層の積層方向に、前記第１の導体パターンを挟む前記第１の導体パターンの両側の前記誘電体層のみが互いに接合し、
    　前記誘電体層が積層された積層方向から透視したときに、実質的に、前記第１の導体パターンの前記開口部を除く部分に、前記第２の導体パターンの全体が重なっていることを特徴する、積層基板を備えた電子部品。
  2. 　前記第２の導体パターンはコンデンサ素子の電極を含むことを特徴とする、請求項１に記載の積層基板を備えた電子部品。
  3. 　前記積層方向から透視したときに、前記第１の導体パターンは、前記第１の導体パターンに隣接する前記誘電体層の外周との間に全周に渡って間隔が形成されるように、当該誘電体層の内側に配置されていることを特徴とする、請求項１又は請求項２に記載の積層基板を備えた電子部品。
  4. 　前記第１の導体パターンは、前記第１の導体パターンに隣接する前記誘電体層の前記主面の面積の８０％以上に配置されていることを特徴とする、請求項１乃至請求項３のいずれか一つに記載の積層基板を備えた電子部品。
  5. 　前記誘電体層が、低温同時焼成セラミックスからなることを特徴とする、請求項１乃至請求項４のいずれか一つに記載の積層基板を備えた電子部品。
PCT/JP2011/056011 2010-04-20 2011-03-15 積層基板を備えた電子部品 WO2011132476A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012511589A JPWO2011132476A1 (ja) 2010-04-20 2011-03-15 積層基板を備えた電子部品
US13/649,558 US8802995B2 (en) 2010-04-20 2012-10-11 Electronic component including multilayer substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-097415 2010-04-20
JP2010097415 2010-04-20

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/649,558 Continuation US8802995B2 (en) 2010-04-20 2012-10-11 Electronic component including multilayer substrate

Publications (1)

Publication Number Publication Date
WO2011132476A1 true WO2011132476A1 (ja) 2011-10-27

Family

ID=44834015

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/056011 WO2011132476A1 (ja) 2010-04-20 2011-03-15 積層基板を備えた電子部品

Country Status (3)

Country Link
US (1) US8802995B2 (ja)
JP (1) JPWO2011132476A1 (ja)
WO (1) WO2011132476A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5672414B2 (ja) * 2012-10-12 2015-02-18 株式会社村田製作所 Ｈｆ帯無線通信デバイス

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324979A (ja) * 2001-04-24 2002-11-08 Ngk Spark Plug Co Ltd 配線基板
JP2003017613A (ja) * 2001-06-28 2003-01-17 Kyocera Corp 配線基板およびこれを用いた半導体装置
JP2004031699A (ja) * 2002-06-26 2004-01-29 Kyocera Corp セラミック回路基板及びその製造方法
JP2004356264A (ja) * 2003-05-28 2004-12-16 Hitachi Ltd 受動部品内蔵基板及びそれを用いた高周波回路モジュール

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005353835A (ja) * 2004-06-10 2005-12-22 Ngk Spark Plug Co Ltd 配線基板
JP4134129B2 (ja) 2004-10-28 2008-08-13 Ｔｄｋ株式会社 高周波モジュール

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002324979A (ja) * 2001-04-24 2002-11-08 Ngk Spark Plug Co Ltd 配線基板
JP2003017613A (ja) * 2001-06-28 2003-01-17 Kyocera Corp 配線基板およびこれを用いた半導体装置
JP2004031699A (ja) * 2002-06-26 2004-01-29 Kyocera Corp セラミック回路基板及びその製造方法
JP2004356264A (ja) * 2003-05-28 2004-12-16 Hitachi Ltd 受動部品内蔵基板及びそれを用いた高周波回路モジュール

Also Published As

Publication number Publication date
US8802995B2 (en) 2014-08-12
US20130092419A1 (en) 2013-04-18
JPWO2011132476A1 (ja) 2013-07-18

Similar Documents

Publication Publication Date Title
US10811194B2 (en) Composite electronic component and resistor
JP5962754B2 (ja) 電子部品
KR101219006B1 (ko) 칩형 코일 부품
WO2012046829A1 (ja) 部品内蔵基板およびその製造方法
JP5621573B2 (ja) コイル内蔵基板
CN108364785B (zh) 层叠电容器及电子部件装置
WO2008044483A1 (fr) Élément électrique composite
JP5757376B1 (ja) 多層基板の製造方法、多層基板および電磁石
KR20050120780A (ko) 세라믹 다층기판
JP2012060013A (ja) 電子部品モジュール、電子部品およびその製造方法
US9444126B2 (en) High-frequency signal line
JP5842859B2 (ja) 多層配線基板およびこれを備えるモジュール
US9204545B2 (en) Multilayer substrate
WO2011132476A1 (ja) 積層基板を備えた電子部品
JP6232836B2 (ja) コンデンサ素子
JP4837275B2 (ja) 積層型コンデンサの実装構造
JP2002271038A (ja) 複合多層基板およびその製造方法ならびに電子部品
JP4975668B2 (ja) 積層型コンデンサ及びその実装構造
JP2005333012A5 (ja)
JP5036591B2 (ja) 配線基板
JP2009027044A (ja) 積層コンデンサ及びコンデンサ内蔵配線基板
JP2012160496A (ja) 積層型電子部品および積層型電子部品の製造方法
WO2018181077A1 (ja) 積層型電子部品および積層型電子部品モジュール
JP2006303020A (ja) コンデンサ内蔵プリント配線板
JP2005050920A (ja) コンデンサ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11771816

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2012511589

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11771816

Country of ref document: EP

Kind code of ref document: A1