KR20080020386A - 멀티 칩 패키지 - Google Patents

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Abstract

본 발명은 멀티 칩 패키지(Multi Chip Package)를 개시한다. 개시된 본 발명의 멀티 칩 패키지는, 내부에 회로패턴이 형성된 인쇄회로기판과, 상기 인쇄회로기판 상부에 이격된 한 쌍이 적어도 둘 이상 스택 배치된 베어 웨이퍼와, 상기 베어 웨이퍼의 상면 및 하면을 둘러싸도록 구비된 전기적 연결부재와, 상기 전기적 연결부재를 포함한 베어 웨이퍼와 인쇄회로기판 사이에 개재되어 상호간을 물리적 및 전기적으로 연결시키는 솔더와, 상기 전기적 연결부재를 포함한 베어 웨이퍼의 상면 및 하면 각각에 부착된 반도체 칩 및 상기 인쇄회로기판의 하면에 부착된 실장부재를 특징으로 한다.

Description

멀티 칩 패키지{Multi Chip Package}
도 1은 종래의 멀티 칩 패키지를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 인쇄회로기판 22 : 솔더
23 : 베어웨이퍼 24 : FPCB테입
25 : 범프 28 : 솔더볼
29 : 반도체칩
본 발명은 멀티 칩 패키지에 관한 것으로, 보다 상세하게는, FPCB 테입이 구비된 베어 웨이퍼를 이용한 멀티 칩 패키지에 관한 것이다.
최근 휴대용 전자제품들(portable electronic devices)의 크기가 점점 소형화됨에 따라, 상기 휴대용 전자제품들 내에 장착되는 반도체 패키지들의 크기도 작아지고 있다. 또한, 패키지의 집적용량(capacity)을 증가시키기 위하여 하나의 반도체 패키지 내에 복수개의 반도체 칩들을 탑재시키는 기술, 즉, 멀티 칩 패키지 기술이 널리 사용되고 있다. 이러한 멀티칩 패키지는 기판상에 복수의 반도체칩을 수직으로 쌓아 올림에 따라 완성품 세트(finished product set)내에서 반도체칩이 차지하는 면적을 크게 줄일 수 있어 단위 면적당 반도체칩의 집적도를 향상시킬 수 있는 유용한 기술이다.
멀티 칩 패키징 기술이 적용된 멀티 칩 패키지로서 잘 알려진 형태는, 복수의 반도체 소자가 적층 형태로 내재되어 있는 것과, 병렬로 배열된 형태로 내재되어 있는 것이다. 전자의 경우 반도체 소자를 적층시키는 구조이므로 제조 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 평면상에 두 개의 반도체 칩을 배열시키는 구조이므로 크기 감소에 의한 소형화의 장점을 얻기가 어렵다. 보통 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 소자를 적층시키는 형태가 많이 사용된다.
도 1은 종래의 멀티 칩 패키지를 도시한 단면도이다.
도시된 바와 같이, 종래의 멀티 칩 패키지(1)는, 인쇄회로기판(2) 상에 제1반도체 칩(3)이 접착제로 부착되어 있고, 상기 제1반도체칩(3) 상에 다시 제2반도체 칩(4)이 접착제로 부착되어 있는 구조이다. 각각의 반도체 칩들(3, 4)은 본딩패드가 가장자리 및 중앙에 형성된 에지패드형과 센터패드형의 반도체 칩으로서, 제1반도체 칩(3)의 크기가 제2반도체 칩(4)의 크기보다 크다.
또한, 제1반도체 칩(3)은 센터패드형으로서, 내부에 RDL(redistribution layer ; 5)을 구비하여 가장자리의 본딩패드와 연결된다. 그리고, 제2반도체 칩(4)은 제1반도체 칩(3)의 집적회로가 형성된 활성면이 본딩패드 내측 영역에 부착되어 있다.
각각의 반도체 칩(3, 4)들의 본딩패드는 인쇄회로기판(2) 상에 형성되어 있는 본딩패드(6)에 금속와이어(7, 8)로 본딩되어 인쇄회로기판(2)의 하면에 부착되어 있는 솔더볼(9)과 전기적으로 연결된다. 그리고, 상기 반도체 칩들(3, 4)과 금속와이어(7, 8)를 포함하는 인쇄회로기판(2) 상면이 봉지제(10)로 밀봉되어 있는 구조이다.
그러나, 전술한 바와 같은 종래의 멀티 칩 패키지는, 스택시키는 각각의 반도체 칩들의 갯수가 증가함에 따라서 와이어 본딩의 수도 같이 증가하므로, 이에 따른, 많은 와이어들 간의 간섭으로 인한 전기적 효율성 저하가 야기된다.
또한, 와이어들 사이의 그러한 간섭을 피하고자 와이어들 간을 일정간격 이격시켜 본딩시킬려면, 인쇄회로기판 상의 본딩패드가 수평방향으로 길게 배열되어야함으로, 결국 그에 따른 패키지의 전체 크기가 증가하게 된다.
게다가, 스택되는 반도체칩이 센터패드형일 경우, 반도체 칩 내부에 이중금속배선층을 취해야 하므로, 그에 따른 공정도 추가된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 전기적 효율성을 증가시킬 수 있는 멀티 칩 패키지를 제공함에 그 목적이 있다.
또한, 추가적인 공정이 없는 멀티 칩 패키지를 제공함에 그 다른 목적이 있다.
게다가, 전체 크기를 감소시킬 수 있는 멀티 칩 패키지를 제공함에 그 또 다 른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 내부에 회로패턴이 형성된 인쇄회로기판; 상기 인쇄회로기판 상부에 이격된 한 쌍이 적어도 둘 이상 스택 배치된 베어 웨이퍼; 상기 베어 웨이퍼의 상면 및 하면을 둘러싸도록 구비된 전기적 연결부재; 상기 전기적 연결부재를 포함한 베어 웨이퍼와 인쇄회로기판 사이에 개재되어 상호간을 물리적 및 전기적으로 연결시키는 솔더; 상기 전기적 연결부재를 포함한 베어 웨이퍼의 상면 및 하면 각각에 부착된 반도체 칩; 및 상기 인쇄회로기판의 하면에 부착된 실장부재;를 포함하는 것을 특징으로 하는 멀티 칩 패키지를 제공한다.
여기서, 상기 전기적 연결부재는 FPCB 테입인 것을 특징으로 한다.
상기 전기적 연결부재는 이격된 한 쌍의 베어 웨이퍼의 마주 보는 면에서 접히도록 부착된 것을 특징으로 한다.
상기 실장부재는 솔더볼 인 것을 특징으로 한다.
상기 상면 및 하면 각각에 반도체 칩이 부착된 베어 웨이퍼는 두 개가 솔더에 의해 스택 배치된 것을 특징으로 한다.
상기 베어 웨이퍼와 반도체 칩 간 사이에 개재되어 상호간을 물리적 및 전기적으로 연결시키는 범프를 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 반도체 칩 간을 스택함에 있어서 FPCB 테입이 부착된 베어 웨이퍼를 이용한다.
이 경우, 본 발명은 종래 멀티 칩 패키지에서와 같이 와이어를 이용하여 스택하지 않고 베어 웨이퍼와 솔더 범프를 이용함으로서, 와이어 간의 발생하는 전기적 효율성의 감소를 배제할 수 있다.
또한, FPCB 테입을 구비한 베어 웨이퍼를 사용함으로서, RDL층 형성으로 인하여 발생하는 추가적인 공정을 줄일 수 있다.
자세하게, 도 2는 본 발명의 실시예에 따른 멀티 칩 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 멀티 칩 패키지는 인쇄회로기판 상에 반도체 칩들이, 각각 마주 보게 이격 배치된 최소한 한 쌍 이상의, 예컨대 2개의 베어 웨이퍼에 의해 스택되는 형상으로 배치된 구조이다. 구체적으로는, 일면에 회로패턴이 형성된 인쇄회로기판(21) 상에 솔더(22)를 매개로, 마주 보게 이격되어 배치된 베어 웨이퍼(23) 한 쌍이 적어도 둘 이상 스택 되게 배치된다.
여기서, 상기 베어 웨이퍼(23)의 상면과 하면은, 이격된 마주 보는 면에서 FPCB 테입(24)이 접혀지도록 부착된다.
계속해서 상기 FPCB 테입(24)이 부착된 베어 웨이퍼(23) 상면 및 하면에 다수 개의 범프(25)를 매개로 센터패드형의 반도체 칩(29)이 각각 부착된다. 그리고, 상기 인쇄회로기판(21)과 베어 웨이퍼(23)간은 솔더(22)가 개재되어 물리적 및 전 기적으로 연결시켜준다. 이어서, 상기 인쇄회로기판(21)의 하면에 솔더볼(28)이 부착된다.
이와 같이 본 발명의 멀티 칩 패키지는, 와이어본딩 방식을 배제하고 베어 웨이퍼를 이용하여 반도체 칩들간을 물리적 및 전기적으로 스택되게 배치시킴으로서, 전기적 연결을 위해 요구되는 공간이 작아져 전체 패키지의 크기를 줄일 수 있다.
또한, 베어 웨이퍼와 반도체칩이 동일한 재료로 구성되어 있기 때문에, 열적 피로를 줄여 구조적으로 안정성을 가질 수 있다.
게다가, FPCB 테입을 이용함으로서, 베어 웨이퍼에 회로패턴을 만드는 추가적인 공정을 줄일 수 있다.
부가하여, 본 발명에서는 두 개의 베어 웨이퍼를 사용하여 스택하였지만, 이를 응용하여, 그 이상을 스택하여 멀티 칩 패키지를 구성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 FPCB 테입이 부착된 베어 웨이퍼를 이용하여 반도체 칩들을 스택되게 배치함으로서, 패키지의 전체 크기를 감소시키고, 종래의 와이어 간섭에 의한 전기적 신뢰성을 배제시킨 멀티 칩 패키지를 구현할 수 있다.
또한, 본 발명은 반도체 칩간 스택 공정의 단순화를 통하여, 구조적 안정성 및 생산성을 향상시킬 수 있다.
게다가, 본 발명은 반도체 칩과 동일한 재료의 베어 웨이퍼를 사용하여 스택함으로서, 열적 피로에 대한 내구성 및 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 내부에 회로패턴이 형성된 인쇄회로기판;
    상기 인쇄회로기판 상부에 이격된 한 쌍이 적어도 둘 이상 스택 배치된 베어 웨이퍼;
    상기 베어 웨이퍼의 상면 및 하면을 둘러싸도록 구비된 전기적 연결부재;
    상기 전기적 연결부재를 포함한 베어 웨이퍼와 인쇄회로기판 사이에 개재되어 상호간을 물리적 및 전기적으로 연결시키는 솔더;
    상기 전기적 연결부재를 포함한 베어 웨이퍼의 상면 및 하면 각각에 부착된 반도체 칩; 및
    상기 인쇄회로기판의 하면에 부착된 실장부재;
    를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1 항에 있어서, 상기 전기적 연결부재는 FPCB 테입인 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 2 항에 있어서, 상기 전기적 연결부재는 이격된 한 쌍의 베어 웨이퍼의 마주 보는 면에서 접히도록 부착된 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 1 항에 있어서, 상기 실장부재는 솔더볼 인 것을 특징으로 하는 멀티 칩 패키지.
  5. 제 1 항에 있어서, 상기 상면 및 하면 각각에 반도체 칩이 부착된 베어 웨이퍼는 두 개가 솔더에 의해 스택 배치된 것을 특징으로 하는 멀티 칩 패키지.
  6. 제 1 항에 있어서, 상기 베어 웨이퍼와 반도체칩 간 사이에 개재되어 상호간을 물리적 및 전기적으로 연결시키는 범프를 특징으로 하는 멀티 칩 패키지.
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* Cited by examiner, † Cited by third party
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