JP2016115751A - 半導体パッケージ - Google Patents

半導体パッケージ Download PDF

Info

Publication number
JP2016115751A
JP2016115751A JP2014251773A JP2014251773A JP2016115751A JP 2016115751 A JP2016115751 A JP 2016115751A JP 2014251773 A JP2014251773 A JP 2014251773A JP 2014251773 A JP2014251773 A JP 2014251773A JP 2016115751 A JP2016115751 A JP 2016115751A
Authority
JP
Japan
Prior art keywords
semiconductor
bump electrode
electrode
semiconductor chip
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014251773A
Other languages
English (en)
Inventor
宏嘉 一倉
Hiroyoshi Ichikura
宏嘉 一倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2014251773A priority Critical patent/JP2016115751A/ja
Priority to US14/965,897 priority patent/US10121721B2/en
Publication of JP2016115751A publication Critical patent/JP2016115751A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1415—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/14152—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry being non uniform, i.e. having a non uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451—Function
    • H01L2224/14515—Bump connectors having different functions
    • H01L2224/14519—Bump connectors having different functions including bump connectors providing primarily thermal dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Abstract

【目的】半導体チップと配線基板とを含む半導体パッケージ自体のサイズを大きくすることなく十分な放熱を行うことが可能な半導体パッケージを提供することを目的とする。【構成】半導体チップの表面上における高熱領域の周囲に放熱用のバンプ電極を設け、この半導体チップが実装されている配線基板に形成されているリード線と、この放熱用のバンプ電極とを中継線を介して接続することにより、高熱領域専用の放熱ルートを形成する。【選択図】図１

Description

本発明は、半導体チップと配線基板とからなる半導体パッケージに関する。
現在、ポリイミド等からなるフィルム状の配線回路基板上に、液晶表示パネル用のドライバ回路（以降、液晶ドライバ回路と称する）が形成されている半導体チップが実装されている半導体パッケージとして、ＣＯＦ（Chip On Film）パッケージが知られている（例えば、特許文献１参照）。
また、近年、液晶表示パネルの大画面化及び高精細化に対応させる為に、液晶ドライバ回路としては高速・大容量駆動が要求され、半導体チップの高熱化を招いていた。
特開２００８−２７０４５３号公報
半導体チップで発生した熱は、この半導体チップに形成されているバンプ電極、及びこのバンプ電極に接続されているリード配線を介して放熱される。ここで、半導体チップに形成されている複数の機能素子各々のなかには、電流消費量が大きく、他の機能素子よりも高熱を発生するものが存在する場合がある。
よって、半導体チップ内において高熱を発生する機能素子が形成される位置、及びバンプ電極各々が形成される位置によっては、この高熱を発生する機能素子からの熱を効率良く放熱できない場合があった。
そこで、放熱対策として、半導体チップのサイズを大きくして熱抵抗を下げる、又はＣＯＦパッケージ自体を大きくすることでリード配線の面積を増やす等の処置を取ることが考えられる。
しかしながら、上記のような熱対策を施す為にはＣＯＦパッケージを大型化しなければならないのでコスト高を招くという問題が生じる。
そこで、本発明は、半導体パッケージ自体のサイズを大きくすることなく十分な放熱を行うことが可能な半導体パッケージを提供することを目的とする。
本発明に係る半導体パッケージは、第１のバンプ電極が表面に形成されている半導体チップと、前記第１のバンプ電極に接続されるリード線が形成されている配線基板と、を含む半導体パッケージであって、前記半導体チップの表面上において、前記半導体チップの動作時に所定の閾値よりも高温となる高熱領域の周囲に、少なくとも１の第２のバンプ電極が形成されており、前記配線基板には、前記第２のバンプ電極と前記リード線とを電気的に接続する中継線が形成されている。
本発明は、半導体チップの表面上における高熱領域の周囲に放熱用のバンプ電極を設け、この半導体チップが実装されている配線基板に形成されているリード線と、この放熱用のバンプ電極とを中継線を介して接続することにより、高熱領域専用の放熱ルートを形成する。これにより、半導体チップと配線基板とを含む半導体パッケージ自体のサイズを大きくすることなく十分な放熱を行うことが可能となる。
本発明に係る半導体パッケージとしてのＣＯＦパッケージ１００を上方から眺めた透視図である。 図１に示すＷ−Ｗ線での半導体ＩＣチップ１０の断面の一例を示す断面図である。 フレキシブル配線基板２０での放熱ルートＨ０ａ及びＨ０ｂを示す図である。 図２に示される構成による半導体ＩＣチップ１０内での放熱ルートＨ１を示す図である。 図１に示すＷ−Ｗ線での半導体ＩＣチップ１０の断面の他の一例を示す断面図である。 図５に示される構成による半導体ＩＣチップ１０内での放熱ルートＨ１及びＨ２を示す図である。 図１に示すＷ−Ｗ線での半導体ＩＣチップ１０の断面の他の一例を示す断面図である。 図７に示される構成による半導体ＩＣチップ１０内での放熱ルートＨ１を示す図である。
図１は、本発明に係る半導体パッケージとしてのＣＯＦパッケージ１００を上方から眺めた透視図である。
ＣＯＦパッケージ１００は、半導体ＩＣ(Integrated Circuit)チップ１０と、ポリイミド樹脂等からなるフィルム状のフレキシブル配線基板２０とを含む。半導体ＩＣチップ１０はフレキシブル配線基板２０に実装されている。尚、図１では、半導体ＩＣチップ１０をフレキシブル配線基板２０に実装した際の接合面である半導体ＩＣチップ１０側の表面と、フレキシブル配線基板２０側の表面とを重ねて表している。
半導体ＩＣチップ１０には、例えば 液晶表示パネルを駆動する液晶ドライバ回路が形成されている。半導体ＩＣチップ１０の表面には、電源電圧及び複数の入力信号を外部から受け入れ、液晶ドライバ回路から出力された出力信号を外部に導出する為の第１のバンプ電極として複数のバンプ電極３０が形成されている。
更に、半導体ＩＣチップ１０の表面上において、半導体ＩＣチップ１０の動作時の温度が所定の閾値を超える高熱領域ＨＡ（一点鎖線に囲まれた領域）の周囲には、少なくとも１つの第２のバンプ電極として、放熱用バンプ電極５０が形成されている。尚、図１に示す実施例では、高熱領域ＨＡを囲む形で２つの放熱用バンプ電極５０が、半導体ＩＣチップ１０の表面に設けられているが、半導体ＩＣチップ１０の表面上において各バンプ電極３０よりも高熱領域ＨＡに近い位置で、この高熱領域ＨＡを囲むように３つ以上の放熱用バンプ電極５０を形成するようにしても良い。また、放熱用バンプ電極５０は、半導体ＩＣチップ１０内においてこの半導体ＩＣチップ１０に形成されている回路、例えば液晶ドライバ回路とは電気的に接続されていない金属バンプである。
ここで、高熱領域ＨＡは、半導体ＩＣチップ１０に形成されている複数の素子のうちで、電流消費量が高いが故に高熱を発する素子、例えば液晶ドライバ回路におけるガンマバッファ等が形成されている領域である。ガンマバッファは、画像のガンマ特性に沿った階調電圧の基準となる基準電圧を増幅するものである。ガンマバッファによって増幅された基準電圧はラダー抵抗によって複数の階調電圧に分圧される。よって、ガンマバッファは、ラダー抵抗による比較的高い抵抗値を負荷としている為、電流駆動能力が高く、それ故に発熱量が大となる。
図２は、図１に示すＷ−Ｗ線での半導体ＩＣチップ１０の断面を示す断面図である。図２に示すように、半導体ＩＣチップ１０は、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）型のトランジスタＱＮ及びｐチャネルＭＯＳ型のトランジスタＱＰが複数形成されている半導体基板ＳＵＢと、４層に積層された例えばアルミニューム等からなる金属電極層ＭＥＴ１〜ＭＥＴ４と、を有する。金属電極層ＭＥＴ１〜ＭＥＴ４の各々は、例えばＳiＯ2等からなる絶縁層ＩＲによって覆われている。尚、金属電極層ＭＥＴ１〜ＭＥＴ４のうちで互いに隣接するもの同士は、図２に示すように、絶縁層ＩＲを貫通するビアＶＡを介して電気的に接続されている。ビアＶＡには金属からなる導電性材料が充填されている。
金属電極層ＭＥＴ１〜ＭＥＴ４のうちで、最も半導体基板ＳＵＢの近傍に配置されている金属電極層ＭＥＴ１は、ビアＶＡを介して上記したトランジスタＱＮ又はＱＰと電気的に接続される。また、金属電極層ＭＥＴ１〜ＭＥＴ４のうちで、最もフレキシブル配線基板２０の近傍に配置されている金属電極層ＭＥＴ４の表面に形成されている絶縁層ＩＲ上には、複数のバンプ電極３０と共に放熱用バンプ電極５０が形成されている。
トランジスタＱＰ及びＱＮは、これら金属電極層ＭＥＴ１〜ＭＥＴ４を介して電気的に接続される。これにより、半導体基板ＳＵＢの表面に、例えば上記したガンマバッファ等を含む各種の素子が液晶ドライバ回路に形成される。この際、金属電極層ＭＥＴ４と電気的に接続されているバンプ電極３０を介して、半導体基板ＳＵＢの表面に形成されている各素子への信号入力、及び各素子で生成された信号の外部出力が為される。ただし、放熱用バンプ電極５０は、半導体ＩＣチップ１０内では、金属電極層ＭＥＴ１〜ＭＥＴ４及びバンプ電極３０のいずれとも電気的に接続されていない。
フレキシブル配線基板２０の表面、つまり半導体ＩＣチップ１０と接合される面には、複数のＣＯＦリード線４０が形成されている。ＣＯＦリード線４０の各々は、半導体ＩＣチップ１０の表面に形成されている少なくとも１つのバンプ電極３０に接続されている。当該ＣＯＦリード線４０は、フレキシブル配線基板２０の縁部まで引き出されている。
更に、フレキシブル配線基板２０の表面には、少なくとも１つの中継線としての放熱用ＣＯＦリード線７０が形成されている。放熱用ＣＯＦリード線７０は、複数のＣＯＦリード線４０のうちの１つと、上記した放熱用バンプ電極５０とに接続されている。すなわち、放熱用バンプ電極５０、放熱用ＣＯＦリード線７０及びＣＯＦリード線４０が電気的に接続されているのである。尚、放熱用ＣＯＦリード線７０が接続されるＣＯＦリード線４０としては、電源電圧を半導体ＩＣチップ１０に供給する為の電源ライン又は接地ラインであることが好ましい。
上記した構成を有するＣＯＦパッケージ１００によれば、半導体ＩＣチップ１０の高熱領域ＨＡから発せられた熱は、先ず、図２に示す絶縁層ＩＲを介して放熱用バンプ電極５０に伝導される。そして、放熱用バンプ電極５０に伝導された熱は、図３の太線矢印に示すように、放熱用ＣＯＦリード線７０及びＣＯＦリード線４０を介した放熱ルートＨ０ａ及びＨ０ｂによって放熱される。
よって、ＣＯＦパッケージ１００によれば、半導体ＩＣチップ１０の表面において特定の高熱領域ＨＡの近傍に通常のバンプ電極３０が配置されていなくても効率の高い放熱が為されるようになる。従って、半導体パッケージとして、図１及び図２に構成を有するＣＯＦパッケージ１００を採用すれば、自身のサイズを大きくすることなく十分な放熱を行うことが可能となる。
尚、図２に示す一例では、半導体基板ＳＵＢの表面における放熱用バンプ電極５０の真下の領域の熱は、図４に示すように、絶縁層ＩＲを介した放熱ルートＨ１によって放熱用バンプ電極５０に伝導される。
ここで、半導体基板ＳＵＢの表面における放熱用バンプ電極５０の真下の領域の熱を効率良く放熱する為に、絶縁層ＩＲよりも熱伝導率の高い金属材料を用いた放熱ルートを半導体ＩＣチップ１０内に形成するようにしても良い。
図５は、かかる点に鑑みて為された、図１に示すＷ−Ｗ線での半導体ＩＣチップ１０の他の断面構造を示す断面図である。図５に示す構成では、半導体基板ＳＵＢの表面における放熱用バンプ電極５０の真下の位置で、半導体基板ＳＵＢの表面と金属電極層ＭＥＴ１ａとをビアＶＡ1を介して電気的に接続すると共に金属電極層ＭＥＴ１ａとＭＥＴ２ａとをＶＡ2を介して電気的に接続する。
更に、図５に示す構成では、金属電極層ＭＥＴ２ａ、ＭＥＴ３ａ及びＭＥＴ４ａが放熱用バンプ電極５０の真下以外の位置で、夫々ビアＶＡ3及びＶＡ4を介して電気的に接続されている。この際、金属電極層ＭＥＴ４ａは、放熱用バンプ電極５０の真下以外の位置から、この放熱用バンプ電極５０の真下の位置を含む範囲に亘って配線されている。尚、その他の構成については、図２に示すものと同一である。
図５に示す構成によれば、半導体基板ＳＵＢの表面における放熱用バンプ電極５０の真下の領域の熱は、図６に示すように、絶縁層ＩＲを介した放熱ルートＨ１、及び金属電極層ＭＥＴ１ａ〜ＭＥＴ４ａを介した放熱ルートＨ２によって放熱用バンプ電極５０に伝導される。よって、放熱ルートＨ１に放熱ルートＨ２が追加されたことにより、放熱効率が更に高まる。
尚、図５に示す構成において、放熱用バンプ電極５０の真下の領域に、金属電極層ＭＥＴ２ａとＭＥＴ４ａとを電気的に接続する金属電極層ＭＥＴ３ａを形成するようにしても良い。
図７は、かかる点に鑑みて為された、図１に示すＷ−Ｗ線での半導体ＩＣチップ１０の他の断面構造を示す断面図である。
図７に示す構成は、図５に示す構成に、ビアＶＡ5及びＶＡ6を介して金属電極層ＭＥＴ２ａとＭＥＴ４ａとを電気的に接続する金属電極層ＭＥＴ３ｂを新たに設けたものであり、その他の構成については図５に示すものと同一である。
図７に示す構成では、半導体基板ＳＵＢの表面における放熱用バンプ電極５０の真下の位置で直線的に、半導体基板ＳＵＢの表面と、金属電極層ＭＥＴ１〜ＭＥＴ４とが金属材料を介して接続されている。
図７に示す構成によれば、半導体基板ＳＵＢの表面における放熱用バンプ電極５０の真下の領域の熱は、図８に示すように、真上の方向に向けた金属材料だけの経路からなる放熱ルートＨ１によって放熱用バンプ電極５０に伝導される。
すなわち、図７に示す構成では、半導体基板ＳＵＢの表面における放熱用バンプ電極５０の真下の領域から、放熱用バンプ電極５０の真下の金属電極層ＭＥＴ４ａまでの間を、最短距離にて金属材料で直結することにより、放熱効率の更なる向上を図るのである。
尚、上記実施例では、半導体パッケージとしてＣＯＦパッケージ１００を例にとってその構成を説明したが、半導体ＩＣチップ１０が実装される配線基板としては、フレキシブルなものである必要はなく、また、フィルム状である必要もない。
要するに、本発明に係る半導体パッケージは、表面に第１のバンプ電極（３０）が形成されている半導体チップ（１０）を、上記第１のバンプ電極に接続されるリード線（４０）が形成されている配線基板（２０）に実装したものであれば良いのである。この際、半導体チップの表面において、当該半導体チップの動作時に所定の閾値よりも高温となる高熱領域（ＨＡ）の周囲に、少なくとも１の第２のバンプ電極（５０）を設ける。そして、半導体ＩＣチップが実装されている配線基板には、上記した第２のバンプ電極（５０）とリード線（４０）とを電気的に接続する中継線（７０）が形成されている。
１０ 半導体ＩＣチップ
２０ フレキシブル配線基板
３０ バンプ電極
４０ ＣＯＦリード線
５０ 放熱用バンプ電極
７０ 放熱用ＣＯＦリード線

Claims (9)

  1. 第１のバンプ電極が表面に形成されている半導体チップと、前記第１のバンプ電極に接続されるリード線が形成されている配線基板と、を含む半導体パッケージであって、
    前記半導体チップの表面上において、前記半導体チップの動作時に所定の閾値よりも高温となる高熱領域の周囲に、少なくとも１の第２のバンプ電極が形成されており、
    前記配線基板には、前記第２のバンプ電極と前記リード線とを電気的に接続する中継線が形成されていることを特徴とする半導体パッケージ。
  2. 前記半導体チップは、半導体基板及び電極層を含み、
    前記半導体基板の表面における前記第２のバンプ電極の真下の位置で、前記半導体基板の表面と前記電極層とが金属材料を介して接続されていることを特徴とする請求項１記載の半導体パッケージ。
  3. 前記電極層は、各層間に絶縁層を挟んで積層されている第１〜第４の電極層を含み、
    前記半導体基板の表面における前記第２のバンプ電極の真下の位置で、前記半導体基板の表面と前記第１の電極層とが金属材料を介して接続されていると共に前記第１の電極層と前記第２の電極層とが金属材料を介して接続されており、
    前記第２〜第４の電極層が前記第２のバンプ電極の真下以外の位置で互いに金属材料を介して接続されていることを特徴とする請求項２記載の半導体パッケージ。
  4. 前記電極層は、各層間に絶縁層を挟んで積層されている第１〜第４の電極層を含み、
    前記半導体基板の表面における前記第２のバンプ電極の真下の位置で、前記半導体基板の表面と前記第１〜第４の電極層が互いに金属材料を介して接続されていることを特徴とする請求項２記載の半導体パッケージ。
  5. 前記配線基板において前記中継線が接続されている前記リード線は、前記半導体チップに電源電圧を供給する為の電源ライン又は接地ラインであることを特徴とする請求項１〜４のいずれか１に記載の半導体パッケージ。
  6. 前記第１のバンプ電極は、前記半導体チップ内において当該半導体チップに形成されている回路と電気的に接続されており、
    前記第２のバンプ電極は、前記半導体チップ内において当該半導体チップに形成されている回路とは電気的に接続されていない金属バンプであることを特徴とする請求項１〜５のいずれか１に記載の半導体パッケージ。
  7. 前記第２のバンプ電極は、前記半導体チップの表面における前記第１のバンプ電極よりも前記高熱領域に近い位置において前記高熱領域を囲んで形成されていることを特徴とする請求項１〜６のいずれか１に記載の半導体パッケージ。
  8. 前記半導体基板の表面には、液晶表示パネルを駆動する液晶ドライバ回路が形成されており、
    前記半導体基板の表面において前記高熱領域に対応した位置には、画像のガンマ特性に沿った階調電圧の基準となる基準電圧を増幅するガンマバッファが形成されていることを特徴とする請求項１〜７のいずれか１に記載の半導体パッケージ。
  9. 前記配線基板は、フィルム状のフレキシブルな配線基板であることを特徴とする請求項１〜８のいずれか１に記載の半導体パッケージ。
JP2014251773A 2014-12-12 2014-12-12 半導体パッケージ Pending JP2016115751A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014251773A JP2016115751A (ja) 2014-12-12 2014-12-12 半導体パッケージ
US14/965,897 US10121721B2 (en) 2014-12-12 2015-12-10 Heat dissipation bump electrode for chip on film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014251773A JP2016115751A (ja) 2014-12-12 2014-12-12 半導体パッケージ

Publications (1)

Publication Number Publication Date
JP2016115751A true JP2016115751A (ja) 2016-06-23

Family

ID=56111893

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014251773A Pending JP2016115751A (ja) 2014-12-12 2014-12-12 半導体パッケージ

Country Status (2)

Country Link
US (1) US10121721B2 (ja)
JP (1) JP2016115751A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102376504B1 (ko) * 2015-07-02 2022-03-18 삼성전자주식회사 반도체 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198476A (ja) * 2000-12-27 2002-07-12 Mitsubishi Electric Corp 半導体装置
JP2007243215A (ja) * 2007-05-01 2007-09-20 Yamaha Corp 半導体装置
JP2008166460A (ja) * 2006-12-28 2008-07-17 Hitachi Displays Ltd 表示装置
JP2009231729A (ja) * 2008-03-25 2009-10-08 Nec Corp 半導体装置
JP2014071133A (ja) * 2012-09-27 2014-04-21 Lapis Semiconductor Co Ltd ソースドライバｉｃチップ
JP2014099470A (ja) * 2012-11-13 2014-05-29 Fujitsu Ltd 半導体装置および半導体集積回路装置、電子装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62194652A (ja) * 1986-02-21 1987-08-27 Hitachi Ltd 半導体装置
KR100632807B1 (ko) * 2004-11-26 2006-10-16 삼성전자주식회사 반도체 칩 및 그를 포함하는 탭 패키지
JP4954465B2 (ja) * 2004-11-30 2012-06-13 株式会社Ｓｅｎ イオンビーム／荷電粒子ビーム照射装置
JP5096782B2 (ja) 2007-04-19 2012-12-12 ルネサスエレクトロニクス株式会社 半導体装置
US7838988B1 (en) * 2009-05-28 2010-11-23 Texas Instruments Incorporated Stud bumps as local heat sinks during transient power operations
JP5325684B2 (ja) * 2009-07-15 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
KR101632399B1 (ko) * 2009-10-26 2016-06-23 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9646954B2 (en) * 2011-04-13 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with test circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198476A (ja) * 2000-12-27 2002-07-12 Mitsubishi Electric Corp 半導体装置
JP2008166460A (ja) * 2006-12-28 2008-07-17 Hitachi Displays Ltd 表示装置
JP2007243215A (ja) * 2007-05-01 2007-09-20 Yamaha Corp 半導体装置
JP2009231729A (ja) * 2008-03-25 2009-10-08 Nec Corp 半導体装置
JP2014071133A (ja) * 2012-09-27 2014-04-21 Lapis Semiconductor Co Ltd ソースドライバｉｃチップ
JP2014099470A (ja) * 2012-11-13 2014-05-29 Fujitsu Ltd 半導体装置および半導体集積回路装置、電子装置

Also Published As

Publication number Publication date
US20160172269A1 (en) 2016-06-16
US10121721B2 (en) 2018-11-06

Similar Documents

Publication Publication Date Title
KR101107176B1 (ko) 유기 발광 표시 장치
US8921998B2 (en) Semiconductor module
JP6119602B2 (ja) 電子装置
CN111837171A (zh) 显示装置及其制备方法
JP4985810B2 (ja) 半導体装置
JP4997584B2 (ja) 液晶表示装置
JP6129355B2 (ja) 電力半導体装置
JPWO2013114495A1 (ja) Ｅｌ表示装置
JP2008004736A (ja) 半導体パッケージ
JP2015166714A (ja) 半導体装置
US8237261B2 (en) Semiconductor device
JP6434274B2 (ja) 半導体装置
JP2016115751A (ja) 半導体パッケージ
US7102294B2 (en) Flat panel display and semiconductor device for use therein
JP5270497B2 (ja) 半導体装置およびその電力供給方法
JP5060453B2 (ja) 半導体装置
JP2006121004A (ja) パワーｉｃ
JP2010103274A (ja) 半導体パッケージ
JP2007294863A (ja) 回路装置
KR102440889B1 (ko) 칩온필름 패키지
JP5405283B2 (ja) 半導体装置およびその電力供給方法
JP6602132B2 (ja) プリント回路板
US11251162B2 (en) Semiconductor device with reduced thermal resistance
JP2016001644A (ja) 半導体モジュール
JP2010040569A (ja) 電子部品モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170928

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180612

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190108