KR20160029595A - 반도체 패키지 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 패키지는, 접지 패드를 포함하는 패키지 기판; 패키지 기판 상에 배치되는 도전성 스페이서 및 제1 반도체 칩; 도전성 스페이서 및 제1 반도체 칩 상에 걸쳐서 적층되는 제2 반도체 칩; 패키지 기판, 제1 반도체 칩 및 제2 반도체 칩을 덮고 도전성 스페이서의 일부를 노출시키는 몰딩 부재; 및 몰딩 부재의 표면을 덮는 전자파 차폐 부재를 포함하는 것을 특징으로 한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 패키지에 포함된 반도체 칩 등을 외부 환경으로부터 보호함과 동시에 전자파를 차폐할 수 있는 전자파 차폐 부재를 구비하는 반도체 패키지에 관한 것이다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고주파 신호를 취급하는 반도체 패키지는 소형화뿐만 아니라 전자파 간섭 또는 전자파 내성 특성을 우수하게 구현하기 위해 다양한 전자파 차폐 구조를 구비할 것이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지를 경박단소화 하면서 동시에 전자파 간섭 특성이 우수한 전자파 차폐 구조를 갖는 반도체 패키지를 제공하는 것을 목적으로 한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지는, 접지 패드를 포함하는 패키지 기판; 상기 패키지 기판 상에 배치되는 도전성 스페이서 및 제1 반도체 칩; 상기 도전성 스페이서 및 제1 반도체 칩 상에 걸쳐서 적층되는 제2 반도체 칩; 상기 패키지 기판, 제1 반도체 칩 및 제2 반도체 칩을 덮고 상기 도전성 스페이서의 일부를 노출시키는 몰딩 부재; 및 상기 몰딩 부재의 표면을 덮는 전자파 차폐 부재를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 몰딩 부재에서 노출되는 도전성 스페이서의 일부에 상기 전자파 차폐 부재가 전기적으로 연결되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 스페이서의 하부면은 상기 접지 패드에 전기적으로 연결되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 접지 패드의 주위에 배치되며, 상기 도전성 스페이서를 접착시키는 접착 부재를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 스페이서의 높이는 상기 제1 반도체 칩의 높이와 동일 레벨인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 패키지 기판은 앙면 인쇄 회로 기판(double-sided Printed circuit Board)인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 전자파 차폐 부재는 상기 몰딩 부재의 표면 및 상기 패키지 기판의 측면을 덮는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 스페이서의 일 부분이 상기 제2 반도체 칩과 오버랩되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 반도체 칩은 컨트롤러 칩인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 패키지 기판의 하부면에 부착되어 상기 접지 패드와 전기적으로 연결된 접속 단자를 더 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지는, 접지 패드를 포함하는 패키지 기판; 상기 패키지 기판 상에 배치되는 스페이서; 상기 스페이서 상에 형성되는 도전성 부재; 상기 스페이서와 이격되도록 상기 패키지 기판 상에 배치되는 제1 반도체 칩; 상기 스페이서 및 제1 반도체 칩 상에 걸쳐서 적층되는 제2 반도체 칩; 상기 패키지 기판 및 상기 반도체 칩을 덮고 상기 도전성 부재의 일부를 노출시키는 몰딩 부재; 및 상기 몰딩 부재의 표면을 덮는 전자파 차폐 부재를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 몰딩 부재에서 노출되는 도전성 부재의 일부는 상기 전자파 차폐 부재에 의해 덮이는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 부재와 상기 접지 패드를 전기적으로 연결하는 본딩 와이어를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 패키지 기판 내부에 형성되고, 상기 접지 패드와 전기적으로 연결되는 접지 비아를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 스페이서는 실리콘 기판인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 전자파 차폐 부재는 상기 몰딩 부재의 표면 및 상기 패키지 기판의 측면을 덮는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 패키지 기판은 앙면 인쇄 회로 기판인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 도전성 부재의 일 부분이 상기 제2 반도체 칩과 오버랩되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 반도체 칩은 제2 반도체 칩을 제어하는 컨트롤러 칩인 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 전자 장치는, 접속 패드를 포함하는 메인 보드; 및 상기 접속 패드와 전기적으로 연결되도록 상기 메인 보드 상에 배치되는 반도체 패키지를 포함하는 전자 장치에 있어서, 상기 반도체 패키지는 접지 패드를 포함하는 패키지 기판; 상기 패키지 기판 상에 배치되는 도전성 스페이서 및 제1 반도체 칩; 상기 도전성 스페이서 및 제1 반도체 칩 상에 걸쳐서 적층되는 제2 반도체 칩; 상기 패키지 기판 및 상기 반도체 칩을 덮고 상기 도전성 스페이서의 일부를 노출시키는 몰딩 부재; 및 상기 몰딩 부재 표면 및 상기 패키지 기판의 측면을 덮는 전자파 차폐 부재를 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상인 반도체 패키지에 따르면, 패키지 기판 상에 배치되는 스페이서를 도전성을 갖는 물질로 하여 전자파 차폐 부재의 접지 통로로 활용한다. 추가적인 공정 없이 스페이서를 접지 통로로 활용함으로써, 종래 접지를 위하여 인쇄 회로 기판 제작에 접지 통로를 제작하던 공정을 생략할 수 있다. 따라서, 반도체 패키지 두께 증가를 방지할 수 있고, 제조 공정이 생략되므로 제조 비용을 절감할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 메인 보드에 부착한 모습을 나타낸 단면도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 순서를 나타낸 도면들이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지를 메인 보드에 부착한 모습을 나타낸 단면도이다.
도 13 내지 도 20은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 순서를 나타낸 도면들이다.
도 21 및 도 22는 본 발명의 실시예에 따른 반도체 패키지를 개략적으로 나타내는 평면 배치도이다.
도 23은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 24는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 구성도이다.
도 25는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 구성도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서 특별한 언급이 없는 한, 수직 방향 또는 수평 방향이란 패키지 기판의 주면에 대한 수직 방향과 수평 방향을 의미한다. 또한, 본 명세서에서 특별한 언급이 없는 한, 패키지 기판 상에 적층된 구성 요소의 상면이라는 것은 패키지 기판에 대한 반대면을 의미하고, 하면이라는 것은 패키지 기판을 향하는 면을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1a)를 메인 보드(750)에 부착한 모습을 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(1a)를 메인 보드(750) 상면의 접속 패드(752a)와 접속 단자(20)를 통하여 이들을 서로 접착시킨 모습을 나타낸다.
반도체 패키지(1a)는 패키지 기판(10) 상에 제1 반도체 칩(100a) 및 도전성 스페이서(140)을 배치하고, 제2 반도체 칩을 상기 제1 반도체 칩(100a) 및 도전성 스페이서(140)에 걸쳐서 적층하는 구조를 가진다. 각각의 반도체 칩의 본딩 패드(102a, 202a, 302a, 402a, 502a)를 연결하는 제2 본딩 와이어(630)를 포함하며, 외부 환경으로부터 반도체 칩들(100a, 200a, 300a, 400a, 500a) 및 본딩 와이어들(610, 630)을 보호하는 몰딩 부재(710)를 포함한다. 또한, 상기 몰딩 부재(710)의 표면 및 패키지 기판(10)의 측면을 덮는 전자파 차폐 부재(730)를 포함한다.
반도체 패키지(1a)가 메인 보드(750)를 포함하는 전자 장치에 실장된 경우, 반도체 패키지(1a)에서 발생된 전자파가 방출되어 전자 장치에 실장된 다른 전자 부품에 전자파 장해(Electro-Magnetic Interference; EMI)를 줄 수 있다. 이로 인해 반도체 패키지(1a)가 실장된 전자 장치에 전자파 잡음 또는 오동작 등과 같은 장해가 발생되어 제품의 신뢰성이 저하된다. 최근에 개발된 반도체 패키지(1a), 즉 빠른 응답속도 및 고 용량을 갖는 반도체 패키지(1a)의 경우 전자파 방출로 인한 전자파 장해의 문제는 더욱 심각해지고 있다. 따라서, 전자파 차폐 부재(730)는 본 발명의 일 실시예에 따른 반도체 패키지(1a)를 동작시킬 경우 반도체 패키지(1a)의 동작 과정에서 불가피하게 발생되는 전자파가 외부에 영향을 주는 것을 막기 위함이다.
전자파 차폐 효과를 높이기 위하여 상기 전자파 차폐 부재(730)는 접속 단자(20)와 전기적으로 연결되도록 형성될 수 있다. 메인 보드(750) 상면의 접속 패드(752a)와 패키지 기판(10)의 하면에 형성된 접지 패드(18) 사이에 접속 단자(20)로서 솔더볼과 같은 도전성 범프를 통하여, 메인 보드(750)와 패키지 기판(10)을 서로 접착시킬 수 있다.
전자파 차폐 부재(730)는 도전성 스페이서(140)와 전기적으로 연결되며, 상기 도전성 스페이서(140)는 패키지 기판(10) 상면의 접지 패드(14)와 전기적으로 연결되며, 상기 접지 패드(14)는 접지 비아(16)를 통해서 패키지 기판(10) 하면의 접지 패드(18)와 전기적으로 연결되며, 상기 접지 패드(18)는 접속 단자(20)와 전기적으로 연결되며, 상기 접속 단자(20)는 메인 보드(750) 상면의 접속 패드(752a)와 전기적으로 연결된다. 이러한 공정을 통하여 전자파 차폐 부재(730)를 외부에 접지시킬 수 있다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지(1a)의 제조 순서를 나타낸 도면들이다.
도 2를 참조하면, 패키지 기판(10)은 상면에 신호 패드(12) 및 접지 패드(14)를 가지며 상기 신호 패드(12) 및 접지 패드(14)의 주위를 솔더 레지스트(14a)가 둘러싸고 있다. 패키지 기판(10)의 하면에는 접지 패드(18)를 가진다. 상기 상면의 접지 패드(14)와 하면의 접지 패드(18)를 전기적으로 연결하는 접속 비아(16)를 가진다. 상기 패키지 기판(10)은 앙면 인쇄 회로 기판(double-sided Printed circuit Board)일 수 있다. 물론, 상기 패키지 기판(10)이 양면 인쇄 회로 기판에 한정되는 것은 아니고, 멀티 레이어 인쇄 회로 기판(multi-layer Printed circuit Board)일 수 있다.
도 3을 참조하면, 패키지 기판(10) 상면의 접지 패드(14) 주위를 둘러싸는 솔더 레지스트(14a)의 일부를 제거한 모습을 나타낸다. 솔더 레지스트(14a)의 일부를 제거하면 오픈된 영역(14h)이 나타난다.
도 4를 참조하면, 솔더 레지스트(14a)의 일부를 제거하여 오픈된 영역(14h)에 접착 부재(14b)를 덮는다. 상기 접착 부재(14b)는 접지 패드(14)의 상면을 노출시킨다.
상기 접착 부재(14b)는 DAF(Die attach Film)일 수 있다. DAF는 무기질 접착제와 고분자 접착제로 구분될 수 있다. 고분자의 경우 크게 열경화성 수지(Thermosetting Polymer)와 열가소성 수지(Thermoplastic Polymer)로 나눌 수 있으며, 상기 열경화성 수지의 경우 모노머(Monomer)가 가열 성형된 후 삼차원 망상 구조(Cross-link Structure)를 가지며 재가열하여도 연화되지 않는다. 이와 달리 상기 열가소성 수지의 경우 가열에 의해서 가소성을 나타내는 수지로서 선형 고분자(Linear Polymer)의 구조를 갖는다. 또한, 이 두 가지 성분을 혼합시켜 만든 하이브리드(Hybrid)형도 있다.
솔더 레지스트(14a)의 일부를 제거하고 오픈된 영역(14h)에 DAF를 덮는 이유는 후술할 도전성 스페이서(140)를 패키지 기판(10)에 접착하는 경우 상기 패키지 기판(10) 상면의 접지 패드(14)와 상기 도전성 스페이서(140)가 전기적으로 연결되도록 하기 위함이다.
종래와 같이 솔더 레지스트(14a)가 존재하는 패키지 기판(10)에 도전성 스페이서(140)를 접착제를 사용하여 접착하는 경우 접착제가 도전성을 가지지 않는다면, 상기 도전성 스페이서(140)와 상기 접지 패드(14)를 전기적으로 이어주기 위하여 본딩 와이어와 같은 도전성 통로를 형성하는 추가적인 공정이 필요할 수 있다.
경우에 따라서는, 솔더 레지스트(14a)의 일부만이 아니라 전부를 제거할 수도 있다.
도 5를 참조하면, 패키지 기판(10) 상에 도전성 스페이서(140) 및 제1 반도체 칩(100a)을 배치한다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 원칩(One-chip)화하는 시스템 온 칩(System On Chip: SOC) 기술 또는 다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package: SIP) 기술 등이 요구된다.
따라서, 반도체 패키지의 경박단소화를 위하여 본 발명의 실시예에서는 종래 반도체 칩을 일반적으로 적층시키는 구조와는 다르게 패키지 기판(10)의 상면에 제1 반도체 칩(100a)과 도전성 스페이서(140)를 이용하여 고인돌 구조와 같은 형상으로 후속 반도체 칩을 적층시키는 구조를 적용하고 있다.
본 발명의 실시예에서 제1 반도체 칩(100a)은 컨트롤러 칩일 수 있다. 메모리 칩 등에 비하여 칩 사이즈가 작은 컨트롤러 칩을 최상단부에 적층하는 방식을 사용하게 되면, 컨트롤러 칩과 패키지 기판(10)과의 본딩 와이어 길이가 길어짐으로 인하여 소자의 동작 특성이 저하되는 문제점이 있었다. 이에 제1 반도체 칩(100a)을 패키지 기판(10) 상에 적층함에 있어서, 컨트롤러 칩을 패키지 기판(10)과 가장 가까운 최하단부에 위치시키는 방법을 사용할 수 있다.
그러나 앞서 설명한 바와 같이 일반적으로 컨트롤러 칩은 메모리 칩 등에 비하여 칩 사이즈가 작으므로 컨트롤러 칩 위에 바로 메모리 칩 등을 적층하는 경우 구조적인 문제가 발생할 수 있다. 따라서, 패키지 기판(10) 상에 컨트롤러 칩과 지지 구조체인 스페이서를 형성함으로써 상기 문제점을 해결하게 된다.
일반적으로 스페이서는 지지 구조체의 역할만을 수행하게 되므로, 실리콘 기판을 가공하여 컨트롤러 칩과 높이를 맞추어 동일 레벨이 되도록 형성하여 고인돌 구조가 될 수 있도록 구성한다.
본 발명의 일 실시예에 따르면, 상기 스페이서를 도전성 물질, 예를 들어 금속과 같은 전기 전도성이 우수하고 지지 구조체로써 충분한 강도를 가질 수 있는 물질로 구성함으로써, 지지 구조체로서의 역할 및 전기가 흐를 수 있는 통로 역할을 수행할 수 있도록 한다. 따라서, 본 발명의 일 실시예에서는 스페이서를 도전성 스페이서(140)로 칭한다.
또한, 패키지 기판(10) 상면의 접지 패드(14)와 전기적으로 연결될 수 있도록 종래의 접착층을 사용하여 스페이서를 패키지 기판과 접착하는 방식이 아닌, 접지 패드(14) 주위에 접착 부재(14b)를 형성하여 접착하는 방식으로 공정을 진행한다.
도전성 스페이서(140)는 지지 구조체의 역할을 수행할 수 있도록 제1 반도체 칩(100a)과의 높이를 동일 레벨로 형성하고, 후속하는 공정에서 몰딩 부재(도 9의 710)로 연결될 수 있도록 접지 패드(14)와 하나 이상 접하는 구조를 형성한다.
제1 반도체 칩(100a)은 하단부에 제1 접착층(120a)을 사용할 수 있다. 본 발명의 실시예에 따르면 패키지 기판(10) 상면에 접착 부재(14b)가 형성되어 있으므로, 제1 반도체 칩(100a)의 하단부에 제1 접착층(120a)을 형성하는 공정을 생략할 수도 있다.
제1 반도체 칩(100a)의 상면 본딩 패드(102a)와 패키지 기판(10)의 신호 패드(12)를 연결하는 제1 본딩 와이어(610)를 형성할 수 있다. 앞서 설명한 바와 같이 제1 반도체 칩(100a), 예를 들어 컨트롤러 칩의 경우 일반적으로 제2 반도체 칩(도 6의 200a)인 메모리 칩 등에 비하여 칩 사이즈가 작으므로 후술할 도 21 및 22에서와 같이 제1 반도체 칩(100a)은 제2 반도체 칩(도 6의 200a)에 전부 오버랩될 수 있다. 이 경우 제2 반도체 칩(200a)을 적층한 후 제1 본딩 와이어(610)를 형성하는 공정을 할 수 없으므로, 제1 반도체 칩(100a)의 경우 제2 반도체 칩(도 6의 200a)과는 달리 제1 반도체 칩(100a)을 패키지 기판(10) 상에 배치한 후 제2 반도체 칩(도 6의 200a)을 적층하기 전에 제1 본딩 와이어(610) 형성 공정을 진행할 수 있다.
도 6을 참조하면, 제2 접착층(220a)의 두께는 다른 접착층의 두께에 비하여 더 두꺼울 수 있다. 그 이유는 다음과 같다.
첫 번째 이유는 제1 반도체 칩(100a)에 형성된 제1 본딩 와이어(610) 루핑(looping) 형태의 변형을 방지하기 위함이다. 앞서 설명한 바와 같이 제1 본딩 와이어(610)를 먼저 형성하게 되고, 상기 제1 본딩 와이어(610)가 제2 반도체 칩(200a) 하부에 위치하게 되므로 인하여, 상기 제1 본딩 와이어(610)의 기계적 변형을 막기 위하여 제2 접착층(220a)의 두께를 제1 본딩 와이어(610)의 루핑으로 인한 두께 이상으로 형성하게 된다.
두 번째 이유는 제1 반도체 칩(100a)과 도전성 스페이서(140) 간에 발생할 수 있는 단차를 완하시키기 위함이다. 제1 반도체 칩(100a)의 두께와 맞추어 도전성 스페이서(140)를 제작하더라도 접착층의 유무 및 불가피한 이유로 인하여 단차가 형성될 수 있고 이 경우 상기 제2 반도체 칩(200a)의 구조적 안정성에 문제가 발생할 수 있으므로, 제2 접착층(220a)이 단차를 완화해주는 역할을 수행할 수 있다.
제2 반도체 칩(200a)은 도전성 스페이서(140)의 일부만을 덮을 수 있다. 도전성 스페이서(140)는 전자파 차폐 부재(도 10의 730)와 전기적으로 연결되어야 하므로 앞서 설명한 바와 같이 패키지 기판(10)의 가장자리와 맞닿을 수 있도록 배치된다. 따라서 제2 반도체 칩(200a)은 도전성 스페이서(140)의 전부를 덮는 것이 아닌 일부만을 덮도록 형성된다.
도 7을 참조하면, 제2 반도체 칩(200a) 위에 제3 내지 제5 반도체 칩들(300a, 400a, 500a)을 적층한 모습을 나타낸다.
상부 반도체 칩들(200a, 300a, 400a, 500a)이 하부 제1 반도체 칩(100a) 상에 복수 개가 적층될 수 있다. 복수 개의 상부 반도체 칩들(200a, 300a, 400a, 500a)은 각각 패키지 기판에 수평 방향으로 소정 거리만큼 쉬프트되어 아래에 있는 반도체 칩 상면의 일부분에 형성된 본딩 패드(102a, 202a, 302a, 402a)가 노출되도록 하부 반도체 칩 상에 순차적으로 적층될 수 있다.
다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지 기술에 있어서, 반도체 칩의 개수는 반도체 패키지의 용도에 따라 다를 수 있다. 본 발명의 기술적 사상은 반도체 칩의 개수에 의해 구속되는 것은 아니다. 즉, 반도체 칩들이 더 많이 적층되어 있을 수도 있고, 더 적게 적층되어 있을 수도 있다.
도 8을 참조하면, 제2 본딩 와이어(630)를 형성하여 복수의 상부 반도체 칩들(200a, 300a, 400a, 500a) 각각의 본딩 패드(202a, 302a, 402a, 502a)와 패키지 기판(10)의 신호 패드(12) 사이를 연결할 수 있다.
제3 반도체 칩(300a)은 제2 반도체 칩(200a) 상에 적층될 수 있으며, 제3 접착층(320a)에 의해 제2 반도체 칩(200a)에 접착될 수 있다. 일 실시예에 있어서, 제3 접착층(320a)은 제3 반도체 칩(300a)의 저면을 커버하는 접착 필름 혹은 접착 시트를 포함할 수 있다. 이와는 달리, 제3 접착층(320a)은 제3 반도체 칩(300a)의 저면에 적어도 하나 이상으로 형성된 도전성 범프들을 포함할 수도 있다. 제3 반도체 칩(300a)은 상부에 적어도 하나 이상의 본딩 패드(302a)를 포함할 수 있다. 예시적인 실시예들에 있어서, 본딩 패드(302a)는 제2 본딩 와이어(630)에 의해 제2 반도체 칩(200a)에 형성된 본딩 패드(202a)에 각각 전기적으로 연결될 수 있다.
상기와 같이 반도체 칩을 계단 형태로 적층하기 위하여 RDL(Redistributed Layer)을 형상할 수 있다. 반도체 칩의 패드가 칩의 중앙에 위치하고 있는 경우 적층 시 패키지가 복잡해지고 본딩 와이어의 길이가 길어져 소자 특성이 저하되는 등의 문제가 있다. 이를 해결하기 위해 본딩 패드의 위치를 도면에서와 같이 칩의 중앙에서 가장자리로 변경하여 칩의 적층을 용이하게 하는 공정이다. 반도체 패키지 공정에서 본딩 와이어의 루핑 자유도를 높여준다.
도 9를 참조하면, 패키지 기판(10) 및 반도체 칩들(100a, 200a, 300a, 400a, 500a)을 덮고 도전성 스페이서(140)의 일부를 노출시키는 몰딩 부재(710)를 형성한다.
상기 몰딩 부재(710)는 패키지 기판(10)의 상면에 형성되어, 반도체 칩들(100a, 200a, 300a, 400a, 500a), 본딩 와이어들(610, 630) 및 도전성 스페이서(140)를 덮는다. 상기 몰딩 부재(710)는 외부 환경으로부터 반도체 칩들(100a, 200a, 300a, 400a, 500a) 및 본딩 와이어들(610, 630)을 보호한다. 본 실시예에서, 몰딩 부재(710)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다.
일반적인 경우 상기 몰딩 부재(710)는 패키지 기판(10)의 상면에 배치된 것들을 모두 덮는 형태로 형성되나, 본 발명의 경우 도전성 스페이서(140)의 일부가 노출되는 형태로 형성된다. 이는 도전성 스페이서(140)와 전자파 차폐 부재(도 10의 730)가 전기적으로 연결되어 접지 통로 역할을 하여야 하기 때문이다.
도 10을 참조하면, 전자파 차폐 부재(730)는 몰딩 부재(710)를 커버하고, 패키지 기판(10) 상에 배치된 도전성 스페이서(140)에 전기적으로 연결될 수 있다.
전자파 차폐 부재(730)는 상기 몰딩 부재(710)의 상면 및 측면을 커버할 수 있다. 즉, 전자파 차폐 부재(730)는 몰딩 부재(710)의 상면, 측면 및 패키지 기판(10)의 측면을 커버할 수 있다. 이때, 패키지 기판(10)의 상면에 배치된 도전성 스페이서(140)의 몰딩 부재(710)에서 노출된 일부가 전자파 차폐 부재(730)에 접촉하여 이에 전기적으로 연결될 수 있다. 전자파 차폐 부재(730)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 도전성 물질은 구리, 은 등과 같은 금속을 포함할 수 있다.
전자파 차폐 효과를 높이기 위하여 상기 전자파 차폐 부재(730)는 접속 단자(20)와 전기적으로 연결되도록 형성될 수 있다. 본 발명에서는 상기 전자파 차폐 부재(730)가 도전성 스페이서(140)와 전기적으로 연결됨으로써, 접속 단자(20)와 전기적으로 연결될 수 있도록 형성된다.
전자파 차폐 부재(730)는 금속 박막으로 형성될 수 있다. 이 경우 금속 박막은 스프레이 코팅법, 전해 도금법, 무전해 도금법, 스퍼터링법과 같은 박막 증착 방법으로 형성될 수 있다.
도 11을 참조하면, 패키지 기판(10) 하면의 접지 패드(18)에 접속 단자(20)을 형성한 반도체 패키지(1a)를 나타낸다. 예시적인 실시예들에 있어서, 패키지 기판(10)의 하면에 형성된 접지 패드(18)에 접속 단자(20)로서 솔더볼과 같은 도전성 범프를 형성할 수 있다.
전자파 차폐 부재(730)는 도전성 스페이서(140)와 전기적으로 연결되며, 상기 도전성 스페이서(140)는 패키지 기판(10) 상면의 접지 패드(14)와 전기적으로 연결되며, 상기 접지 패드(14)는 접지 비아(16)를 통해서 패키지 기판(10) 하면의 접지 패드(18)와 전기적으로 연결되며, 상기 접지 패드(18)는 접속 단자(20)와 전기적으로 연결된다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지(2a)를 메인 보드(750)에 부착한 모습을 나타낸 단면도이다.
도 12를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(2a)를 메인 보드(750) 상면의 접속 패드(752a)와 접속 단자(20)를 통하여 이들을 서로 접착시킨 모습을 나타낸다.
반도체 패키지(2a)는 패키지 기판(10) 상에 제1 반도체 칩(100a) 및 스페이서 구조체(160)를 배치하고, 제2 반도체 칩을 상기 제1 반도체 칩(100a) 및 스페이서 구조체(160)에 걸쳐서 적층하는 구조를 가진다. 각각의 반도체 칩의 본딩 패드(102a, 202a, 302a, 402a, 502a)를 연결하는 제2 본딩 와이어(630)를 포함하며, 외부 환경으로부터 반도체 칩들(100a, 200a, 300a, 400a, 500a) 및 본딩 와이어들(610, 620, 630)을 보호하는 몰딩 부재(710)를 포함한다. 또한, 상기 몰딩 부재(710)의 표면 및 패키지 기판(10)의 측면을 덮는 전자파 차폐 부재(730)를 포함한다.
전자파 차폐 효과를 높이기 위하여 상기 전자파 차폐 부재(730)는 접속 단자(20)와 전기적으로 연결되도록 형성될 수 있다. 메인 보드(750) 상면의 접속 패드(752a)와 패키지 기판(10)의 하면에 형성된 접지 패드(18) 사이에 접속 단자(20)로서 솔더볼과 같은 도전성 범프를 통하여, 메인 보드(750)와 패키지 기판(10)을 서로 접착시킬 수 있다.
상기 전자파 차폐 부재(730)는 도전성 부재(164)와 전기적으로 연결되며, 상기 도전성 부재(164)는 제3 본디 와이어(620)와 전기적으로 연결되며, 상기 제3 본딩 와이어(630)는 패키지 기판(10) 상면의 접지 패드(14)와 전기적으로 연결되며, 상기 상면의 접지 패드(14)는 접지 비아(16)를 통해서 패키지 기판(10) 하면의 접지 패드(18)와 전기적으로 연결되며, 상기 패키지 기판(10) 하면의 접지 패드(18)는 접속 단자(20)와 전기적으로 연결되며, 상기 접속 단자(20)는 메인 보드(750) 상면의 접속 패드(752a)와 전기적으로 연결된다. 이러한 공정을 통하여 전자파 차폐 부재(730)를 외부에 접지시킬 수 있다.
도 13 내지 도 20은 본 발명의 다른 실시예에 따른 반도체 패키지(2a)의 제조 순서를 나타낸 도면들이다.
여기서는, 앞서 반도체 패키지(도 1의 1a)에서 설명한 사항에 대하여는 실질적으로 동일하므로, 반복 설명은 생략하고 차이점에 대하여만 설명하도록 한다.
도 13을 참조하면, 패키지 기판(10) 상에 도전성 부재(164)가 상면에 형성된 스페이서(162) 및 제1 반도체 칩(100a)을 배치한다.
패키지 기판(10)은 상면에 신호 패드(12) 및 접지 패드(14)를 가지며 상기 신호 패드(12) 및 접지 패드(14)의 주위를 솔더 레지스트(14a)가 둘러싸고 있다. 패키지 기판(10)의 하면에는 접속 단자(20)를 가진다. 상기 접지 패드(14)와 상기 접속 단자(20)를 전기적으로 연결하는 접속 비아(16)를 가진다. 상기 패키지 기판(10)은 앙면 인쇄 회로 기판일 수 있다. 물론, 상기 패키지 기판(10)이 양면 인쇄 회로 기판에 한정되는 것은 아니고, 멀티 레이어 인쇄 회로 기판일 수 있다.
본 발명의 다른 실시예에 따르면, 패키지 기판(10) 상에 배치되는 상기 스페이서(162)의 상면에 도전성 부재(164), 예를 들어 금속과 같은 전기 전도성이 우수한 물질을 금속 박막 형성 방법으로 형성한다. 이 경우 금속 박막은 스프레이 코팅법, 전해 도금법, 무전해 도금법, 스퍼터링법과 같은 박막 증착 방법으로 형성될 수 있다. 상기 도전성 부재(164)는 전기가 흐를 수 있는 통로 역할을 수행할 수 있도록 한다.
스페이서 구조체(160)는 지지 구조체의 역할을 수행할 수 있도록 제1 반도체 칩(100a)과의 높이를 동일 레벨로 형성하고, 후속하는 공정에서 몰딩 부재(도 18의 710)에 의해 스페이서 구조체(160)의 일부분이 노출될 수 있도록 패키지 기판(10)의 가장자리 부분에 스페이서 구조체(160)의 일 부분이 맞닿는 구조로 형성한다. 스페이서(162)는 일반적으로 사용되는 실리콘 기판 등일 수 있다.
제1 반도체 칩(100a) 및 스페이서(162)의 하단부에 접착층을 형성할 수 있다. 본 발명의 실시예에 따르면 앞서 설명한 반도체 패키지(도 1의 1a)와 다르게 패키지 기판(10) 상에 접착 부재(도 1의 14b)가 형성되지 않으므로, 하단부에 접착층을 통하여 패키지 기판과 접착한다. 스페이서(162)의 하단부에도 스페이서 접착층(170)을 형성한다.
도 14를 참조하면, 제1 반도체 칩(100a) 및 스페이서 구조체(160)에 본딩 와이어를 형성하는 모습을 나타낸다.
제1 반도체 칩(100a)의 상면 본딩 패드(102a)와 패키지 기판(10)의 신호 패드(12)를 연결하는 제1 본딩 와이어(610)를 형성할 수 있다. 또한, 스페이서(162) 상에 형성된 도전성 부재(164)와 접지 패드(14)를 연결하는 제3 본딩 와이어(620)를 형성할 수 있다. 앞서 설명한 반도체 패키지(도 1의 1a)와 다르게 본 실시예에서는 스페이서(162) 자체는 실리콘 기판 등 도전성 물질이 아닐 수 있으므로 접지 패드(14)와 도전성 부재(164)가 직접적으로 연결될 수 없는 바, 제3 본딩 와이어(620)를 통하여 도전성 부재(164)와 접지 패드(14)를 전기적으로 연결한다.
앞서 설명한 바와 같이 제1 반도체 칩(100a), 예를 들어 컨트롤러 칩의 경우 일반적으로 제2 반도체 칩(도 15의 200a)인 메모리 칩 등에 비하여 칩 사이즈가 작으므로 후술할 도 21 및 22에서와 같이 제1 반도체 칩(100a)은 제2 반도체 칩(도 15의 200a)에 전부 오버랩될 수 있다. 이 경우 제2 반도체 칩(도 15의 200a)을 적층한 후 제1 본딩 와이어(610) 및 제3 본딩 와이어(630)를 형성하는 공정을 할 수 없으므로, 제1 반도체 칩(100a)의 경우 제2 반도체 칩(도 15의 200a)과는 달리 제1 반도체 칩(100a)을 패키지 기판(10) 상에 배치한 후 제2 반도체 칩(도 15의 200a)을 적층하기 전에 제1 본딩 와이어(610) 형성 공정을 진행할 수 있다.
도 15를 참조하면, 제1 반도체 칩(100a) 및 스페이서 구조체(160)의 상부에 제2 반도체 칩(200a)을 적층하는 모습을 나타낸다. 앞서 실시예의 반도체 패키지(도 1의 1a)와 마찬가지로 제1 본딩 와이어(610) 및 제3 본딩 와이어(620)의 루핑 형상이 변형되지 않고, 제1 반도체 칩(100a)과 스페이서 구조체(160) 사이의 단차를 줄이기 위하여 제2 접착층(220a)의 두께를 다른 접착층에 비하여 두껍게 형성할 수 있다.
도 16을 참조하면, 제2 반도체 칩(200a) 위에 제3 내지 제5 반도체 칩들(300a, 400a, 500a)을 적층한 모습을 나타낸다.
상부 반도체 칩들(200a, 300a, 400a, 500a)이 하부 제1 반도체 칩(100a) 상에 복수 개가 적층될 수 있다. 복수 개의 상부 반도체 칩들(200a, 300a, 400a, 500a)은 각각 패키지 기판(10)에 수평 방향으로 소정 거리만큼 쉬프트되어 아래에 있는 반도체 칩 상면의 일부분에 형성된 본딩 패드(102a, 202a, 302a, 402a)가 노출되도록 하부 반도체 칩 상에 순차적으로 적층될 수 있다.
도 17을 참조하면, 제2 본딩 와이어(630)를 형성하여 복수의 상부 반도체 칩들(200a, 300a, 400a, 500a) 각각의 본딩 패드(202a, 302a, 402a, 502a)와 패키지 기판(10)의 신호 패드(12) 사이를 연결할 수 있다.
도 18을 참조하면, 패키지 기판(10) 및 반도체 칩들(100a, 200a, 300a, 400a, 500a)을 덮고 스페이서 구조체(160)의 일부를 노출시키는 몰딩 부재(710)를 형성한다.
도 19를 참조하면, 전자파 차폐 부재(730)는 몰딩 부재(710)를 커버하고, 도전성 부재(164)에 전기적으로 연결될 수 있다.
도 20을 참조하면, 패키지 기판(10) 하면의 접지 패드(18)에 접속 단자(20)을 형성한 반도체 패키지(2a)를 나타낸다. 예시적인 실시예들에 있어서, 패키지 기판(10)의 하면에 형성된 접지 패드(18)에 접속 단자(20)로서 솔더볼과 같은 도전성 범프를 형성할 수 있다.
전자파 차폐 부재(730)는 도전성 부재(164)와 전기적으로 연결되며, 상기 도전성 부재(164)는 제3 본디 와이어(620)와 전기적으로 연결되며, 상기 제3 본딩 와이어(630)는 패키지 기판(10) 상면의 접지 패드(14)와 전기적으로 연결되며, 상기 상면의 접지 패드(14)는 접지 비아(16)를 통해서 패키지 기판(10) 하면의 접지 패드(18)와 전기적으로 연결되며, 상기 패키지 기판(10) 하면의 접지 패드(18)는 접속 단자(20)와 전기적으로 연결된다.
도 21 및 도 22는 본 발명의 일 실시예에 따른 반도체 패키지(1a)를 개략적으로 나타내는 평면 배치도이다.
도 21을 참조하면, 패키지 기판(10) 상에서 제2 반도체 칩(200a) 및 도전성 스페이서(140)의 상대적인 위치를 나타낸 모습이다. 도전성 스페이서(140)의 일부는 전자파 차폐 부재(730)와 접하고, 상기 도전성 스페이서(140)는 제2 반도체 칩(200a)의 지지 구조체로서의 역할도 수행하므로 제1 방향(y 방향)으로 전자파 차폐 부재(730)와 접하도록 위치할 수 있다.
앞서 설명한 바와 같이 일반적으로 컨트롤러 칩은 메모리 칩 등에 비하여 칩 사이즈가 작으므로 컨트롤러 칩 위에 바로 메모리 칩 등을 적층하는 경우 도면과 같은 배치가 된다.
도면에 나타내지는 않았지만, 스페이서(도 20의 162)의 상면에 도전성 부재(도 20의 164)가 형성된 경우에 있어서도 마찬가지의 배치를 가질 수 있다.
도 22를 참조하면, 패키지 기판(10) 상에서 제2 반도체 칩(200a) 및 도전성 스페이서(140)의 상대적인 위치를 나타낸 모습이다. 도전성 스페이서(140)의 일부는 전자파 차폐 부재(730)와 접하고, 상기 도전성 스페이서(140)는 제2 반도체 칩(200a)의 지지 구조체로서의 역할도 수행하므로 제2 방향(x 방향)으로 전자파 차폐 부재(730)와 접하도록 위치할 수 있다.
도면에 나타내지는 않았지만, 스페이서(도 20의 162)의 상면에 도전성 부재(도 20의 164)가 형성된 경우에 있어서도 마찬가지의 배치를 가질 수 있다.
도 23은 본 발명의 실시예에 따른 반도체 패키지(1a, 2a)를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 23을 참조하면, 메모리 모듈(1100)은 모듈 기판(1110)과, 상기 모듈 기판(1110)에 부착된 복수의 반도체 패키지(1120)를 포함한다.
반도체 패키지(1120)는 본 발명의 일 실시예에 따른 반도체 패키지(1a, 2a)를 포함한다. 예를 들면, 반도체 패키지(1120)는 도 1 및 도 12에 예시한 반도체 패키지(1a, 2a)를 포함할 수 있다.
모듈 기판(1110)의 일측에는 메인 보드의 소켓에 끼워질 수 있는 접속부(1130)가 배치된다. 모듈 기판(1110) 상에는 세라믹 디커플링 커패시터(1140)가 배치된다. 본 발명에 의한 메모리 모듈(1100)은 도 23에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 24는 본 발명의 실시예에 따른 반도체 패키지(1a, 2a)를 포함하는 시스템을 나타내는 구성도이다.
도 24를 참조하면, 시스템(1200)은 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)를 포함한다. 시스템(1200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)이다. 제어기(1210)는 시스템(1200)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1220)는 시스템(1200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1200)은 입/출력 장치(1220)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1220)는, 예를 들면 키패드(keypad), 키보드(keyboard), 또는 표시장치(display)일 수 있다.
기억 장치(1230)는 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1210)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1230)는 본 발명의 실시예에 따른 반도체 패키지를 포함한다. 예를 들면, 기억 장치(1230)는 도 1 및 도 12에 예시한 반도체 패키지(1a, 2a)를 포함할 수 있다.
인터페이스(1240)는 시스템(1200)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)는 버스(1250)를 통해 서로 통신할 수 있다. 시스템(1200)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player: PMP), 고상 디스크(solid state disk: SSD), 또는 가전 제품(household appliances)에 이용될 수 있다.
도 25는 본 발명의 실시예에 따른 반도체 패키지(1a, 2a)를 포함하는 메모리 카드를 나타내는 구성도이다.
도 25를 참조하면, 메모리 카드(1300)는 기억 장치(1310) 및 메모리 제어기(1320)를 포함한다.
기억 장치(1310)는 데이터를 저장할 수 있다. 일부 실시예에서, 기억 장치(1310)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 기억 장치(1310)는 본 발명의 실시예에 따른 반도체 패키지를 포함한다. 예를 들면, 기억 장치(1310)는 도 1 및 도 12에 예시한 반도체 패키지(1a, 2a)를 포함할 수 있다.
메모리 제어기(1320)는 호스트(1330)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1310)에 저장된 데이터를 읽거나, 기억 장치(1310)의 데이터를 저장할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
10: 패키지 기판, 14: 접지 패드, 16: 접지 비아
100a: 제1 반도체 칩, 140: 도전성 스페이서, 160: 스페이서
200a: 제2 반도체 칩
610: 제1 본딩 와이어
710: 몰딩 부재, 730: 전자파 차폐 부재

Claims (10)

  1. 접지 패드를 포함하는 패키지 기판;
    상기 패키지 기판 상에 배치되는 도전성 스페이서 및 제1 반도체 칩;
    상기 도전성 스페이서 및 제1 반도체 칩 상에 걸쳐서 적층되는 제2 반도체 칩;
    상기 패키지 기판, 제1 반도체 칩 및 제2 반도체 칩을 덮고 상기 도전성 스페이서의 일부를 노출시키는 몰딩 부재; 및
    상기 몰딩 부재의 표면을 덮는 전자파 차폐 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 몰딩 부재에서 노출되는 도전성 스페이서의 일부에 상기 전자파 차폐 부재가 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 도전성 스페이서의 하부면은 상기 접지 패드에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 접지 패드의 주위에 배치되며, 상기 도전성 스페이서를 접착시키는 접착 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 전자파 차폐 부재는 상기 몰딩 부재의 표면 및 상기 패키지 기판의 측면을 덮는 것을 특징으로 하는 반도체 패키지.
  6. 접지 패드를 포함하는 패키지 기판;
    상기 패키지 기판 상에 배치되는 스페이서;
    상기 스페이서 상에 형성되는 도전성 부재;
    상기 스페이서와 이격되도록 상기 패키지 기판 상에 배치되는 제1 반도체 칩;
    상기 스페이서 및 제1 반도체 칩 상에 걸쳐서 적층되는 제2 반도체 칩;
    상기 패키지 기판 및 상기 반도체 칩을 덮고 상기 도전성 부재의 일부를 노출시키는 몰딩 부재; 및
    상기 몰딩 부재의 표면을 덮는 전자파 차폐 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 몰딩 부재에서 노출되는 도전성 부재의 일부는 상기 전자파 차폐 부재에 의해 덮이는 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서,
    상기 도전성 부재와 상기 접지 패드를 전기적으로 연결하는 본딩 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제6항에 있어서,
    상기 전자파 차폐 부재는 상기 몰딩 부재의 표면 및 상기 패키지 기판의 측면을 덮는 것을 특징으로 하는 반도체 패키지.
  10. 접속 패드를 포함하는 메인 보드; 및
    상기 접속 패드와 전기적으로 연결되도록 상기 메인 보드 상에 배치되는 반도체 패키지를 포함하는 전자 장치에 있어서,
    상기 반도체 패키지는
    접지 패드를 포함하는 패키지 기판;
    상기 패키지 기판 상에 배치되는 도전성 스페이서 및 제1 반도체 칩;
    상기 도전성 스페이서 및 제1 반도체 칩 상에 걸쳐서 적층되는 제2 반도체 칩;
    상기 패키지 기판 및 상기 반도체 칩을 덮고 상기 도전성 스페이서의 일부를 노출시키는 몰딩 부재; 및
    상기 몰딩 부재 표면 및 상기 패키지 기판의 측면을 덮는 전자파 차폐 부재를 포함하는 것을 특징으로 하는 전자 장치.
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