KR20170143124A - 반도체 패키지 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 패키지는, 기판, 상기 기판 상에 적층된 복수의 반도체 칩들, 상기 복수의 반도체 칩들의 하면에 부착된 복수의 접착층들을 포함할 수 있다. 상기 복수의 접착층들은 상기 기판으로부터 거리에 따라 물리적 특성이 서로 다른 복수의 그룹으로 구분될 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 고용량화 및 다기능화되고 있다. 따라서 전기기기에 사용되는 반도체 패키지 또한 소형화, 고용량화 및 다기능화가 요구되고 있으며, 이에 따라 복수 개의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 그러나 복수 개의 반도체 칩을 하나의 반도체 패키지에 포함시키는 경우, 반도체 패키지의 두께 및/또는 면적이 증가하여 반도체 패키지의 부피가 증가하고 반도체 패키지의 내부에서 전기적 경로가 길어져서 특성이 저하되는 문제점이 발생하고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 휨(warpage) 및 신뢰성이 개선된 반도체 패키지를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 기판, 상기 기판 상에 적층된 복수의 반도체 칩들, 및 상기 복수의 반도체 칩들의 하면에 부착된 복수의 접착층들을 포함하고, 상기 복수의 접착층들은 상기 기판으로부터 거리에 따라 물리적 특성이 서로 다른 복수의 그룹으로 구분될 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 기판, 상기 기판 상에 서로 다른 물성을 갖는 접착층들에 의해 실장되는 복수의 반도체 칩들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 기판, 상기 기판 상에 적층된 반도체 칩들, 상기 반도체 칩들의 내부를 관통하는 쓰루비아들, 상기 반도체 칩들 사이에 배치되어, 상기 쓰루비아들에 연결되는 범프들, 상기 반도체 칩들 사이에 배치되어 상기 범프들을 감싸는 서로 다른 물성을 갖는 접착층들, 및 상기 반도체 칩들 및 상기 접착층들을 감싸는 몰딩부를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 휨이 개선된 반도체 패키지를 제공할 수 있다. 또한, 본 발명의 일 실시예에 따르면, 신뢰성이 개선된 반도체 패키지를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2 내지 도 6은 본 발명의 실시예들에 따른 반도체 패키지의 단면도들이다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하는 도면들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 13는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 14는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 15은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(100)은 차례로 적층된 제1 반도체 칩(110), 제2 반도체 칩(120), 및 제3 반도체 칩(130)을 포함할 수 있다. 또한, 반도체 패키지(100)은 제1 접착층(140a)와 제2 접착층(140b)를 포함할 수 있다.
제1 반도체 칩(110)은 실리콘과 같은 반도체로 이루어지고, 배선회로층(111) 및 쓰루비아(115)를 포함할 수 있다. 제1 반도체 칩(110)은 제2 반도체 칩들(120)이 실장되는 기판으로 이해될 수 있다. 배선회로층(111)은 제1 반도체 칩(110)의 하면(110a)에 인접하여 제공될 있다. 배선회로층(111)은 집적회로들, 예를 들어, 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 쓰루비아(115)는 제1 반도체 칩(110)의 내부를 관통하며, 배선회로층(111)과 전기적으로 연결될 수 있다. 실리콘 질화막(113)은 배선회로층(111)을 덮을 수 있다. 외부 솔더볼들(114)이 제1 반도체 칩(110)의 하면(110a) 상에 제공되며, 패드(112)을 통해 배선회로층(111)과 전기적으로 연결될 수 있다. 제1 반도체 칩(110)의 하면(110a)은 활성면의 역할을 할 수 있다. 쓰루비아(115) 상에는 연결패드(117)이 구비될 수 있다.
제1 반도체 칩(110) 상에 제2 반도체 칩(120)은 복수 개가 적층될 수 있으며, 제2 반도체 칩(120)은 집적회로층(121) 및 쓰루비아(125)를 포함할 수 있다. 집적회로층(121)은 메모리 회로를 포함할 수 있다. 쓰루비아(125)가 제2 반도체 칩(120)의 내부를 관통하며, 집적회로층(121)과 전기적으로 연결될 수 있다. 쓰루비아(125)에 연결되는 도전 패드들(123, 127)이 구비될 수 있다. 제2 반도체 칩(120)의 하면(120a)은 활성면의 역할을 할 수 있다. 제1 범프들(119)이 제2 반도체 칩(120)의 하면(120a) 상에 형성되어, 제2 반도체 칩(120)을 제1 반도체 칩(110)과 전기적으로 연결시킬 수 있다. 예를 들어, 제1 범프들(119)은 제1 및 제2 반도체 칩들(110, 120) 사이에 형성될 수 있다. 제1 범프들(119)은 도전 패드들(123)에 접촉될 수 있다. 제2 반도체 칩(120)은 제1 반도체 칩(110) 상에 7개가 적층되는 것으로 도시하였으나, 이에 한정되지 않는다. 제2 반도체 칩(120)의 개수는 다양하게 변형될 수 있다. 복수 개의 제2 반도체 칩들(120)이 실장되는 경우, 제2 범프들(129)이 제2 반도체 칩들(120) 사이에 형성될 수 있다. 제2 범프들(129)에 의하여 제2 반도체 칩들(120)이 서로 전기적으로 연결될 수 있다. 제2 범프들(129)는 도전 패드들(123, 127)에 접촉될 수 있다.
제3 반도체 칩(130)이 제2 반도체 칩(120) 상에 실장될 수 있다. 제3 반도체 칩(130)의 하면(130a)은 활성면의 역할을 할 수 있다. 집적회로층(131)은 예를 들어, 메모리 회로를 포함할 수 있다. 제3 반도체 칩(130)은 제1 및 제2 반도체칩(110, 120)과 달리 쓰루비아를 포함하지 않을 수 있다. 제3 반도체 칩(130)은 제2 반도체 칩(120)과 다른 두께를 가질 수 있다. 예를 들어, 제3 반도체 칩(130)은 제2 반도체 칩(120)보다 두꺼울 수 있다. 제3 반도체 칩(130)의 두께를 조절하여, 최종적으로 제조되는 반도체 패키지의 두께가 제어될 수 있다. 제2 반도체 칩(120) 및 제3 반도체 칩(130) 사이에 제3 범프들(129)이 형성될 수 있다. 제3 반도체 칩(130)은 제3 범프들(139)에 의하여 제2 반도체 칩(120)과 전기적으로 연결될 수 있다. 일 실시예에서, 제3 반도체 칩(130)은 생략될 수 있다.
접착층(140)이 반도체 칩들(110, 120, 130) 사이에 제공될 수 있다. 예를 들어, 접착층(140)은 절연성 물질를 포함하는 비전도성 폴리머 테이프일 수 있다. 접착층(140)은 범프들(119, 129, 139) 사이에 개재되어, 범프들(119, 129, 139) 간에 전기적 쇼트의 발생을 방지할 수 있다.
각각의 제2 반도체 칩(120)의 하면(120a) 상에 범프들(119, 129) 및 접착층(140)이 부착된 다음, 제2 반도체 칩(120)의 하면(120a)이 반도체 기판(100)의 상면(100b)을 향하도록 제2 반도체 칩들(120)이 제1 반도체 칩(110) 상에 적층될 수 있다. 제3 반도체 칩(130)의 하면(130a) 상에 범프들(139) 및 접착층(140)이 부착된 다음, 제3 반도체 칩(120)의 하면(120a)이 반도체 기판(100)의 상면(100b)을 향하도록 제2 반도체 칩(120) 상에 적층될 수 있다.
본 실시예에서, 제1 반도체 칩(110)에 가까이 배치된 4개의 제2 반도체 칩(120의 하면(120a)에 부착된 제1 접착층들(140a)은 나머지 3개의 제2 반도체 칩(120)의 하면(120a)과 제3 반도체 칩(130)의 하면(130a)에 부착된 제2 접착층(140b)과 서로 다른 물성을 가질 수 있다. 제1 접착층(140a)와 제2 접착층(140b)는 서로 다른 경화 수축률을 가질 수 있다. 일 실시예에서, 제1 접착층(140a)의 경화 수축률이 제2 접착층(140b)의 경화 수축률보다 더 클 수 있다. 반대로, 일 실시예에서, 제1 접착층(140a)의 경화 수축률이 제2 접착층(140b)의 경화 수축률보다 더 클 수 있다. 제1 접착층(140a) 및 제2 접착층(140b)은 반도체 패키지(100)의 휨(warpage)을 감소시키는 방향으로 선택될 수 있다. 예를 들어, 제1 접착층(140a)만을 이용하여 제2 및 제3 반도체 칩(120, 130)을 반도체 기판(100)의 제1 반도체 칩(110) 상에 적층한 결과, 아래로 볼록한 휩(warpage)이 발생한 경우, 소위 '스마일(smile)'방향 휨(warpage)이 발생한 경우, 반도체 기판(100)에 가까이 배치된 제1 접착층(140a)에 비해 경화 수축률이 더 큰 제2 접착층(140b)을 선택함으로써, '스마일링(smiling)'방향 휨(warpage)을 감소시킬 수 있다. 반대로, 예를 들어, 제1 접착층(140a)만을 이용하여 제2 및 제3 반도체 칩(120, 130)을 반도체 기판(100)의 제1 반도체 칩(110) 상에 적층한 결과, 위로 볼록한 휩(warpage)이 발생한 경우, 소위 '크라잉(crying)'방향 휨(warpage)이 발생한 경우, 반도체 기판(100)에 가까이 배치된 제1 접착층(140a)에 비해 경화 수축률이 더 작은 제2 접착층(140b)을 선택함으로써, '크라잉(crying)'방향 휨(warpage)을 감소시킬 수 있다.
한편, 제1 접착층(140a)와 제2 접착층(140b)는 서로 다른 열팽창 계수를 가질 수 있다.
접착층의 열팽창 계수는 접착층의 경화 수축률과 동일한 경향을 가진다. 즉, 경화 수축률이 더 큰 접착층은 열팽창 계수도 더 큰 값을 가진다. 따라서, 앞서 설명한 경화 수축률과 동일한 방식으로 서로 다른 열팽창 계수를 갖는 제1 접착층(140a)와 제2 접착층(140b)이 선택될 수 있다.
또한, 경화 수축률이 더 큰 접착층일수록 더 작은 영률(young's modulus)를 가지고, 더 낮은 유리 전이 온도(Tg)를 가진다. 반대로, 경화 수축률이 더 작은 접착층일수록 더 큰 영률(young's modulus)를 가지고, 더 높은 유리 전이 온도(Tg)를 가진다.
반도체 패키지(100)은 제2 반도체 칩들(120) 및 접착층들(140)을 덮는 몰드막(180)을 더 포함할 수 있다.
몰드막(180)은 수직 측벽들을 가질 수 있다. 몰드막(180)의 상기 수직 측벽들은 제1 반도체 칩(110)의 측면들과 공면을 이룰 수 있다. 몰드막(180)의 상기 수직 측벽들은 제1 반도체 칩(110)의 상면에 수직한 방향과 나란할 수 있다. 몰드막(180)의 상기 수직 측벽들은 제2 및 제3 반도체 칩들(120, 130)로부터 이격될 수 있다. 몰드막(180)은 제3 반도체 칩(130)의 상면을 노출시킬 수 있다.
도 2 내지 도 6은 본 발명의 실시예들에 따른 반도체 패키지의 단면도들이다. 도 2 내지 도 6의 실시예들은 도 1을 참조하여 설명한 실시예와 접착층 이외의 구성은 동일하므로, 이하에서는 접착층에 대해서만 설명한다.
도 2를 참조하면, 본 실시예에서, 반도체 패키지(100A)는 제1 반도체 칩(110)으로부터 거리에 따라 서로 다른 물성을 가지는 복수의 접착층들(140)을 포함할 수 있다. 복수의 접착층들(140)은 제1 반도체 칩(110)으로부터 거리에 따라 서로 다른 경화 수축률을 가지는 4 그룹으로 구분될 수 있다.
반도체 패키지(100)의 휨(warpage)을 감소시키기 위해, 일 실시예에서, 제1 반도체 칩(110)으로부터 멀어짐에 따라 각 그룹의 경화 수축률이 감소할 수 있다. 즉, 제1 그룹의 접착층(140a)에서 제4 그룹의 접착층(140d)로 갈수록 경화 수축률이 감소할 수 있다. 반대로, 일 실시예에서, 제1 반도체 칩(110)으로부터 멀어짐에 따라 각 그룹의 경화 수축률이 증가할 수 있다. 즉, 제1 그룹의 접착층(140a)에서 제4 그룹의 접착층(140d)로 갈수록 경화 수축률이 증가할 수 있다.
도 3을 참조하면, 본 실시예에서, 반도체 패키지(100C)는 제1 반도체 칩(110)으로부터 거리에 따라 서로 다른 물성을 가지는 복수의 접착층들(140)을 포함할 수 있다. 구체적으로 8개의 접착층(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)은 제1 반도체 칩(110)으로부터 거리에 따라 서로 다른 경화 수축률을 가지는 8 그룹으로 구분될 수 있다.
반도체 패키지(100)의 휨(warpage)을 감소시키기 위해, 일 실시예에서, 각각의 접착층(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)은 제1 반도체 칩(110)으로부터 멀어짐에 따라 경화 수축률이 점차적으로 감소할 수 있다. 반대로, 일 실시예에서, 각각의 접착층(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)은 제1 반도체 칩(110)으로부터 멀어짐에 따라 경화 수축률이 점차적으로 증가할 수 있다.
도 4를 참조하면, 본 실시예에서, 반도체 패키지(100C)에서, 제1 반도체 칩(110)에 가까이 배치된 4개의 제2 반도체 칩(120의 하면(120a)에 부착된 접착층들(140')의 두께(t1)은 나머지 3개의 제2 반도체 칩(120)의 하면(120a)과 제3 반도체 칩(130)의 하면(130a)에 부착된 접착층(140')의 두께(t2)와 서로 다를 수 있다. 일 실시예에서, 제1 반도체 칩(110)에 가까이 배치된 4개의 접착층(140')의 두께(t1)가 나머지 3개의 접착층(140')의 두께(t2)보다 더 두꺼울 수 있다. 반대로, 일 실시예에서, 제1 반도체 칩(110)에 가까이 배치된 4개의 접착층(140')의 두께(t1)가 나머지 3개의 접착층(140')의 두께(t2)보다 더 얇을 수 있다.
접착층(140')의 두께는 반도체 패키지(100)의 휨(warpage)을 감소시키는 방향으로 선택될 수 있다. 예를 들어, 동일한 두께의 접착층(140')을 이용하여 제2 및 제3 반도체 칩(120, 130)을 반도체 기판(100)의 제1 반도체 칩(110) 상에 적층한 결과, 아래로 볼록한 휩(warpage)이 발생한 경우, 소위 '스마일(smile)'방향 휨(warpage)이 발생한 경우, 제1 반도체 칩(110)에 가까이 배치된 접착층(140')의 두께(t1)를 더 두껍게 형성함으로써, '스마일링(smiling)'방향 휨(warpage)을 감소시킬 수 있다. 반대로, 예를 들어, 제 동일한 두께의 접착층(140')을 이용하여 제2 및 제3 반도체 칩(120, 130)을 반도체 기판(100)의 제1 반도체 칩(110) 상에 적층한 결과, 위로 볼록한 휩(warpage)가 발생한 경우, 소위 '크라잉(crying)'방향 휨(warpage)이 발생한 경우, 제1 반도체 칩(110)에 가까이 배치된 접착층(140')의 두께(t1)를 더 얇게 형성함으로써, '크라잉(crying)'방향 휨(warpage)을 감소시킬 수 있다. 이는 두껍게 형성된 접착층(140')이 경화 수축되면서 더 큰 압축 응력을 유발하기 때문이다.
도 5를 참조하면, 본 실시예에서, 반도체 패키지(100D)는 동일한 물질로 이루어지고, 제1 반도체 칩(110)으로부터 거리에 따라 서로 다른 두께를 가지는 복수의 접착층들(140')을 포함할 수 있다. 복수의 접착층들(140')은 제1 반도체 칩(110)으로부터 거리에 따라 서로 다른 두께를 가지는 4 그룹으로 구분될 수 있다.
반도체 패키지(100D)의 휨(warpage)을 감소시키기 위해, 일 실시예에서, 제1 반도체 칩(110)으로부터 멀어짐에 따라 각 그룹의 두께가 감소할 수 있다. 즉, 제1 그룹의 접착층(140')의 두께(t1)에서 제4 그룹의 접착층(140')의 두께(t4)까지 단계적으로 감소할 수 있다. 반대로, 일 실시예에서, 제1 반도체 칩(110)으로부터 멀어짐에 따라 각 그룹의 두께가 증가할 수 있다. 즉, 제1 그룹의 접착층(140')의 두께(t1)에서 제4 그룹의 접착층(140')의 두께(t4)까지 단계적으로 증가할 수 있다.
도 6을 참조하면, 본 실시예에서, 반도체 패키지(100E)는 제1 반도체 칩(110)으로부터 거리에 따라 서로 다른 두께를 가지는 복수의 접착층들(140')을 포함할 수 있다. 구체적으로 접착층(140')은 제1 반도체 칩(110)으로부터 거리에 따라 서로 다른 두께(t1 내지 t8)를 가진 8그룹으로 구분될 수 있다.
반도체 패키지(100E)의 휨(warpage)을 감소시키기 위해, 일 실시예에서, 접착층(140')은 제1 반도체 칩(110)으로부터 멀어짐에 따라 두께가 점차적으로 감소할 수 있다. 반대로, 일 실시예에서, 접착층(140')은 제1 반도체 칩(110)으로부터 멀어짐에 따라 두께가 점차적으로 증가할 수 있다.
또한, 도 1 내지 도 3의 실시예와 도 4 내지 도 6의 실시예는 조합될 수 있다.
일 실시예에서, 반도체 패키지는 서로 다른 경화 수축률 및 서로 다른 두께를 가지는 복수의 그룹의 접착층을 포함할 수 있다.
상기 반도체 패키지의 휨(warpage)을 감소시키기 위해, 일 실시예에서, 기판으로부터 멀어짐에 따라 각 그룹의 경화 수축률 및 두께는 감소할 수 있다. 반대로, 기판으로부터 멀어짐에 따라 각 그룹의 경화 수축률 및 두께는 증가할 수 있다.
도 7 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하는 도면들이다.
도 7을 참조하면, 캐리어 기판(105) 상에 제1 반도체 칩들(110)이 배치될 수 있다. 예를 들어, 복수 개의 제1 반도체 칩들(110)을 포함하는 반도체 기판(100)이 캐리어 접착층(106)에 의해 캐리어 기판(105) 상에 부착될 수 있다. 반도체 기판(100)은 실리콘과 같은 반도체로 만들어진 웨이퍼 레벨의 기판일 수 있다.
제1 반도체 칩(110)은 배선회로층(111) 및 쓰루비아(115)를 포함할 수 있다. 외부 솔더볼들(114)이 제1 반도체 칩(110)의 하면(110a) 상에 제공되며, 패드(112)을 통해 배선회로층(111)과 전기적으로 연결될 수 있다. 후속에 적층되는 제2 반도체 칩과의 전기적인 연결을 위해, 제1 연결 패드(117)은 쓰루비아(115) 상에 제공될 수 있다.
도 8을 참조하면, 반도체 기판(100)의 제1 반도체 칩(110) 상에 복수의 반도체 칩들(120, 130)을 실장될 수 있다. 제2 반도체 칩(120)이 반도체 기판(100)의 제1 반도체 칩(110) 상에 실장되어 칩-온-웨이퍼(Chip on Wafer, COW) 구조를 구현할 수 있다. 제2 반도체 칩(120)은 집적회로층(121) 및 쓰루비아(125)를 포함할 수 있다. 제1 범프들(119)이 제2 반도체 칩(120)의 하면(120a) 상에 형성되어, 제2 반도체 칩(120)을 제1 반도체 칩(110)과 전기적으로 연결시킬 수 있다. 예를 들어, 제1 범프들(119)은 제1 및 제2 반도체 칩들(110, 120) 사이에 형성될 수 있다. 본 실시예에서, 7개의 제2 반도체 칩(120)이 제1 반도체 칩(110) 상에 적층될 수 있다. 이 경우, 제2 범프들(129)이 제2 반도체 칩들(120) 사이에 형성될 수 있다.
제3 반도체 칩(130)이 제2 반도체 칩(120) 상에 실장될 수 있다. 제3 반도체 칩(130)은 쓰루비아를 포함하지 않을 수 있다. 제2 반도체 칩(120) 및 제3 반도체 칩(130) 사이에 제3 범프들(129)이 형성될 수 있다.
접착층(140)이 반도체 칩들(110, 120, 130) 사이에 제공될 수 있다. 예를 들어, 접착층(140)은 절연성 물질을 포함하는 비전도성 폴리머 테이프일 수 있다.
각각의 제2 반도체 칩(120)의 하면(120a) 상에 범프들(119, 129) 및 접착층(140)이 부착된 다음, 제2 반도체 칩(120)의 하면(120a)이 반도체 기판(100)의 상면(100b)을 향하도록 제2 반도체 칩들(120)이 제1 반도체 칩(110) 상에 적층될 수 있다. 제3 반도체 칩(130)의 하면(130a) 상에 범프들(139) 및 접착층(140)이 부착된 다음, 제3 반도체 칩(120)의 하면(120a)이 반도체 기판(100)의 상면(100b)을 향하도록 제2 반도체 칩(120) 상에 적층될 수 있다.
본 실시예에서, 제1 반도체 칩(110)에 가까이 배치된 4개의 제2 반도체 칩(120의 하면(120a)에 부착된 제1 접착층들(140a)은 나머지 3개의 제2 반도체 칩(120)의 하면(120a)과 제3 반도체 칩(130)의 하면(130a)에 부착된 제2 접착층(140b)과 서로 다른 물성을 가질 수 있다. 제1 접착층(140a)와 제2 접착층(140b)는 서로 다른 경화 수축률을 가질 수 있다.
제2 및 제3 반도체 칩(120, 130)을 적층하는 공정은 대략 300 ℃의 온도에서 이루어지며, 이때 접착층(140)의 일부가 제2 및 제3 반도체 칩(120, 130)의 외측으로 돌출될 수 있다.
도 9를 참조하면, 반도체 기판(100)의 상면(100b) 상에 제2 및 제3 반도체 칩들(120, 130)을 덮는 몰드막(180)이 형성될 수 있다. 몰드막(180)은 절연성 폴리머 물질(예를 들어, 에폭시 몰딩 컴파운드)을 포함할 수 있다.
몰드막(180)의 상면에 그라인딩 공정이 수행될 수 있다. 점선으로 도시한 바와 같이, 몰드막(180)의 일부가 제거되어, 제3 반도체 칩(130)의 상면이 외부에 노출될 수 있다. 이 때, 제3 반도체 칩(130)도 함께 그라인딩되어, 제3 반도체 칩(130)의 두께가 조절될 수 있다. 이와 달리, 제3 반도체 칩(130)은 그라인딩되지 않을 수 있다.
도 10을 참조하면, 몰드막(180) 및 제3 반도체 칩들(130)이 접착 필름(190)에 부착될 수 있다. 이 때, 반도체 기판(100)이 뒤집어져, 캐리어 기판(105)이 위로 향하도록 접착 필름(300) 상에 배치될 수 있다.
도 11을 참조하면, 캐리어 기판(도 10에서 105) 및 캐리어 접착층(도 10에서 106)은 제거될 수 있다. 이어서, 쏘잉(sawing) 공정이 반도체 기판(100) 및 몰드막(180)에 수행되어, 접착 필름(190)에 부착된 반도체 패키지들(100)이 제조될 수 있다. 상기 쏘잉(sawing) 공정은 블레이드(420)를 사용하여 기판(100)의 하면(100a)과 수직한 방향으로 진행될 수 있다. 상기 쏘잉(sawing) 공정의 설명들에서 상면 및 하면의 용어는 그 상하 방향에 무관하게, 도 7 내지 도 9와 통일적으로 사용된다.
이후, 접착 필름(190)은 제거되어, 반도체 패키지들(100)은 개별적으로 분리될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 12를 참조하면, 반도체 패키지(200)는 베이스 기판(10) 상에 제1 반도체 칩 부(210) 및 제2 반도체 칩 부(220)가 적층되며, 제3 반도체 칩(230)은 제1 반도체 칩 부(210)와 제2 반도체 칩 부(220) 사이에 배치되도록 적층될 수 있다. 반도체 패키지(200)는 베이스 기판(10) 상에, 제1 반도체 칩 부(210), 제3 반도체 칩(230) 및 제2 반도체 칩 부(220)가 순차적으로 적층될 수 있다.
베이스 기판(10)의 하면에 외부 연결 단자(12), 베이스 기판(10)의 상면에 연결 패드(14, 16, 18)이 형성될 수 있다. 베이스 기판(10)은 예를 들면, 인쇄회로기판(PCB)이나 실리콘 기판일 수 있다. 상기 실리콘 기판은 반도체 칩을 포함할 수 있다. 외부 연결 단자(12)는 예를 들면, 솔더 볼일 수 있다. 연결 패드(14, 16, 18)는 베이스 기판(10) 내부를 통하여 외부 연결 단자(12)와 전기적으로 연결될 수 있다. 연결 패드(14, 16, 18) 중 하나의 연결 패드는 베이스 기판(10)의 상면 또는 내부를 통하여 하나 또는 그 이상의 다른 연결 패드와 연결될 수 있다. 연결 패드(14, 16, 18)는 제1 반도체 칩 부(210)와 전기적으로 연결되는 제1 연결 패드(14), 제2 반도체 칩 부(220)와 전기적으로 연결되는 제2 연결 패드(16) 및 제3 반도체 칩(230)과 전기적으로 연결되는 제3 연결 패드(18)를 포함할 수 있다. 제1 반도체 칩 부(210)와 제1 연결 패드(14)는 제1 본딩 와이어(206)에 의하여 전기적으로 연결될 수 있다. 제2 반도체 칩 부(200)와 제2 연결 패드(16)는 전기적으로 제2 본딩 와이어(216)에 의하여 연결될 수 있다. 제3 반도체 칩(230)과 제3 연결 패드(18)는 제3 본딩 와이어(236)에 의하여 전기적으로 연결될 수 있다.
제1 반도체 칩 부(210)는 복수 개의 제1 반도체 칩(210a, 210b, 210c, 210d)을 포함할 수 있다. 복수 개의 제1 반도체 칩(210a, 210b, 210c, 210d)은 서로 동일한 면적을 가질 수 있다. 베이스 기판(10) 상에는 복수 개의 제1 반도체 칩(210a, 210b, 210c, 210d)이 순차적으로 베이스 기판(10)에 대하여 수직 방향으로 적층될 수 있다.
복수 개의 제1 반도체 칩(210a, 210b, 210c, 210d)은 각각 제1 본딩 와이어(206)와 연결되는 제1 패드(202)를 포함할 수 있다. 제1 패드(202)는 복수 개의 제1 반도체 칩(210a, 210b, 210c, 210d)의 활성면에 형성될 수 있다. 복수 개의 제1 반도체 칩(210a, 220b, 210c, 210d)은 각각 활성면이 위로 향하도록 적층될 수 있다. 복수 개의 제1 반도체 칩(210a, 210b, 210c, 210d)은 각각 제1 접착층(214a)에 의하여 베이스 기판(10) 상에 적층될 수 있다. 복수 개의 제1 반도체 칩(210a, 210b, 210c, 210d)은 그 하면에 제1 접착층(214a)이 미리 부착된 후, 각각 순차적으로 베이스 기판(10) 상에 적층될 수 있다.
복수 개의 제1 반도체 칩(210a, 210b, 210c, 210d)은 각각 제1 패드(202)가 형성된 상면의 일부가 노출되도록 수평 방향으로 쉬프트되어 적층될 수 있다. 제1 본딩 와이어(206)는 최상단의 제1 반도체 칩(210d)부터 최하단의 제1 반도체 칩(210a)까지 순차적으로 제1 패드(202)를 연결한 후, 베이스 기판(10)의 제1 연결 패드(14)와 연결될 수 있으나, 이에 한정되지는 않는다. 제1 본딩 와이어(206)는 복수 개의 제1 반도체 칩(210a, 210b, 210c, 210d)의 제1 패드(202)와 베이스 기판(10)의 제1 연결 패드(14) 사이를 각각 별도로 연결할 수도 있다.
최상단의 제1 반도체 칩(210d) 상에는 제3 반도체 칩(230)이 적층될 수 있다. 제3 반도체 칩(300)은 최상단의 제1 반도체 칩(210d)의 면적보다 작은 면적을 가질 수 있다.
제3 반도체 칩(2300)은 제3 본딩 와이어(236)와 연결되는 제3 패드(232)를 포함할 수 있다. 제3 반도체 칩(230)은 제3 다이 접착 필름(304)에 의하여 최상단의 제1 반도체 칩(100d) 상에 부착될 수 있다. 제3 본딩 와이어(306)는 제3 패드(302)와 베이스 기판(10)의 제3 연결 패드(18)를 연결할 수 있다.
제1 반도체 칩 부(210) 및 제3 반도체 칩(230) 상에는 제2 반도체 칩 부(220)가 적층될 수 있다. 제2 반도체 칩 부(220)는 복수 개의 제2 반도체 칩(220a, 220b, 220c, 220d)을 포함할 수 있다. 복수 개의 제2 반도체 칩(220a, 220b, 220c, 220d)은 서로 동일한 면적을 가질 수 있다. 복수 개의 제2 반도체 칩(220a, 220b, 220c, 220d)은 각각 제3 반도체 칩(230)의 면적보다 큰 면적을 가질 수 있다. 제1 반도체 칩 부(210) 및 제3 반도체 칩(300) 상에는 복수 개의 제2 반도체 칩(220a, 220b, 220c, 220d)이 순차적으로 수직 방향으로 적층될 수 있다. 복수 개의 2 반도체 칩(220a, 220b, 220c, 220d)은 각각 활성면이 위를 향하도록 적층될 수 있다. 복수 개의 제2 반도체 칩(220a, 220b, 220c, 220d)은 각각 제2 접착층(214b)에 의하여 제1 반도체 칩 부(210) 및 제3 반도체 칩(230) 상에 적층될 수 있다. 복수 개의 제2 반도체 칩(220a, 220b, 220c, 220d)은 그 하면에 제2 접착층(214b)이 미리 부착된 후, 각각 순차적으로 제3 반도체 칩(230) 상에 적층될 수 있다. 제2 접착층(214b)는 제1 접착층(214a)와 서로 다른 물성을 가질 수 있다. 제2 접착층(214b)는 제1 접착층(214a)와 서로 다른 경화 수축률을 가질 수 있다.
복수 개의 제2 반도체 칩(220a, 220b, 220c, 220d)은 각각 제2 본딩 와이어(216)와 연결되는 제2 패드(212)를 포함할 수 있다. 복수 개의 제2 반도체 칩(220a, 220b, 220c, 220d)은 각각 제2 패드(212)가 형성된 상면의 일부가 노출되도록 수평 방향으로 쉬프트(shift)되어 적층될 수 있다. 제2 본딩 와이어(216)는 최상단의 제2 반도체 칩(220d)부터 최하단의 제2 반도체 칩(220a)까지 순차적으로 제2 패드(212)를 연결한 후, 베이스 기판(10)의 제2 연결 패드(16)와 연결될 수 있으나, 이에 한정되지는 않는다. 제2 본딩 와이어(216)는 복수 개의 제2 반도체 칩(220a, 220b, 220c, 220d)의 제2 패드(212)와 베이스 기판(10)의 제2 연결 패드(16) 사이를 각각 별도로 연결할 수도 있다.
제2 반도체 칩 부(220)의 하단, 즉 최하단의 제2 반도체 칩(220a)의 하면에는 절연 물질층(250)이 배치될 수 있다. 절연 물질층(250)은 제3 반도체 칩(230)의 적어도 일부분을 감싸도록 형성될 수 있다. 절연 물질층(250)의 두께(t4)는 제3 반도체 칩(230)의 두께(t3)보다 클 수 있다. 절연 물질층(250)의 두께(t4)는 제1 접착층(214a)의 두께(t5) 또는 제2 접착층름(214b)의 두께(t6)보다 클 수 있다.
제3 반도체 칩(230)은 절연 물질층(250)에 의하여 감싸지므로, 제3 반도체 칩(230)의 두께(t3)는 제1 반도체 칩(210a, 210b, 210c, 210d) 각각의 두께(t1) 또는 제2 반도체 칩(220a, 220b, 220c, 220d) 각각의 두께(t2)보다 작을 수 있다.
절연 물질층(250)은 제3 반도체 칩(230)을 감싸면서, 상측에 적층되는 제2 반도체 칩 부(220)를 지탱할 수 있는 물질로 이루어질 수 있다. 절연 물질층(250)은 예를 들면, 에폭시 수지, 아크릴 수지, 폴리이미드 또는 이들의 조합으로 이루어질 수 있다.
절연 물질층(400)은 제3 반도체 칩(300)을 부착하고, 제1 및 제3 본딩 와이어(106, 306)을 형성한 후에, 최상단의 제1 반도체 칩(100d) 및 제3 반도체 칩(300) 상에 도포하여 형성할 수 있다. 또는 절연 물질층(400)은 최하단의 제2 반도체 칩(200a)의 하면에 부착한 후, 최하단의 제2 반도체 칩(200a)을 최상단의 제1 반도체 칩(100d) 및 제3 반도체 칩(300) 상에 부착하여 형성할 수 있다.
복수 개의 제1 반도체 칩(210a, 210b, 210c, 210d)과 복수 개의 제2 반도체 칩(220a, 220b, 220c, 220d)은 동일한 면적을 가지는 동종의 반도체 칩일 수 있다. 복수 개의 제1 반도체 칩(210a, 210b, 210c, 210d)과 복수 개의 제2 반도체 칩(220a, 220b, 220c, 220d)은 예를 들면, 메모리 반도체 칩일 수 있다. 제3 반도체 칩(230)은 복수 개의 제1 반도체 칩(210a, 210b, 210c, 210d)과 복수 개의 제2 반도체 칩(220a, 220b, 220c, 220d)을 사용하는 데에 필요한 콘트롤러, 버퍼, 캐쉬 메모리, 전력 반도체 소자(power device)를 제공하는 반도체 칩일 수 있다. 제3 반도체 칩(230)은 예를 들면, 콘트롤러 칩, DRAM, SRAM 또는 IPD(Intelligent, Power Device)일 수 있다.
베이스 기판(10) 상에는 제1 반도체 칩 부(210), 제2 반도체 칩 부(220) 및 제3 반도체 칩(230)을 모두 감싸는 몰드층(280)이 형성될 수 있다. 몰드층(280)은 제1 반도체 칩 부(210), 제2 반도체 칩 부(220) 및 제3 반도체 칩(230), 베이스 기판(10)의 제1 연결 패드(14), 제2 연결 패드(16) 및 제3 연결 패드(18), 그리고 제1 본딩 와이어(206), 제2 본딩 와이어(216) 및 제3 본딩 와이어(236)를 모두 감쌀 수 있다. 몰드층(280)은 예를 들면, EMC(epoxy molding compound)로 이루어질 수 있다.
도 13는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 14는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다. 도 15은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
도 13을 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 반도체 소자들(1220, 1230)은 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 어느 하나를 포함할 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
도 14를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다.
상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템 (1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 15를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다.
상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 패키지,
110: 제1 반도체 칩
115, 125: 쓰루비아
120: 제2 반도체 칩
130: 제3 반도체 칩
140: 접착층
180: 몰드막1

Claims (20)

  1. 기판;
    상기 기판 상에 적층된 복수의 반도체 칩들;
    상기 복수의 반도체 칩의 하면에 부착된 복수의 접착층들;
    을 포함하고,
    상기 복수의 접착층들은 상기 기판으로부터 거리에 따라 물리적 물성이 서로 다른 복수의 그룹으로 구분되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 복수의 그룹은 각기 서로 다른 경화 수축률을 가지는 물질로 형성되는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 복수의 그룹은 상기 기판으로부터 멀어질수록 경화 수축률이 더 작은 물질로 형성되는 반도체 패키지.
  4. 제2 항에 있어서,
    상기 복수의 그룹은 상기 기판으로부터 멀어질수록경화 수축률이 더 큰 물질로 형성되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 복수의 그룹은 각기 서로 다른 열팽창 계수를 가지는 물질로 형성되는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 복수의 그룹은 상기 기판으로부터 멀어질수록 열팽창 계수가 더 작은 물질로 형성되는 반도체 패키지.
  7. 제5 항에 있어서,
    상기 복수의 그룹은 상기 기판으로부터 멀어질수록열팽창 계수가 더 큰 물질로 형성되는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 복수의 그룹은 서로 동일한 물질로 형성되고, 각기 서로 다른 두께를 가지는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 복수의 그룹은 상기 기판으로부터 멀어질수록더 작은 두께를 갖는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 복수의 그룹은 상기 기판으로부터 멀어질수록더 큰 두께를 갖는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 복수의 그룹은 서로 다른 경화 수축률 및 서로 다른 두께를 가지는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 복수의 그룹은 상기 기판으로부터 멀어질수록 경화 수축률이 더 작은 물질로 형성되고, 더 작은 두께를 갖는 반도체 패키지.
  13. 제11 항에 있어서,
    상기 복수의 그룹은 상기 기판으로부터 멀어질수록 경화 수축률이 더 큰 물질로 형성되고, 더 큰 두께를 갖는 반도체 패키지.
  14. 제1 항에 있어서,
    상기 복수의 접착층들은 절연성 물질을 포함하는 비전도성 폴리머 테이프인 반도체 패키지.
  15. 제1 항에 있어서,
    상기 반도체 칩들은 내부를 관통하는 쓰루비아를 포함하는 반도체 패키지.
  16. 제1 항에 있어서,
    상기 복수의 반도체 칩들 사이에 개재되어, 상기 복수의 반도체 칩들을 전기적으로 연결시키는 연결 범프를 더 포함하는 반도체 패키지.
  17. 제1 항에 있어서,
    상기 복수의 반도체 칩들 중 적어도 일부를 서로 전기적으로 연결시키는 와이어를 더 포함하는 반도체 패키지.
  18. 기판;
    상기 기판 상에 적층된 반도체 칩들;
    상기 반도체 칩들의 내부를 관통하는 쓰루비아들;
    상기 반도체 칩들 사이에 배치되어, 상기 쓰루비아들에 연결되는 범프들;
    상기 반도체 칩들 사이에 배치되어 상기 범프들을 감싸는 서로 다른 물성을 갖는 접착층들; 및
    상기 반도체 칩들 및 상기 접착층들을 감싸는 몰딩부;
    를 포함하는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 접착층들 중 일부는 경화 수축률이 다른 물질로 형성되는 반도체 패키지.
  20. 제18 항에 있어서,
    상기 접착층들 중 일부는 열팽창 계수가 다른 물질로 형성되는 반도체 패키지.
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