KR20220109936A - 반도체 패키지 - Google Patents

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KR20220109936A
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semiconductor
thickness
semiconductor chip
chip
substrate
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남걸
장근호
장철용
최동주
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삼성전자주식회사
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 하부 반도체칩; 및 상기 하부 반도체칩의 상면 상에 수직적으로 적층된 상부 반도체칩들을 포함하고, 상기 상부 반도체칩들은 제1 상부 반도체칩들 및 제2 상부 반도체칩을 포함하고, 상기 제1 상부 반도체칩들은 상기 하부 반도체칩 및 상기 제2 상부 반도체칩 사이에 개재되고, 상기 제1 상부 반도체칩들의 두께는 상기 하부 반도체칩의 두께의 0.4 내지 0.95 배이고, 상기 제2 상부 반도체칩의 두께는 상기 제1 상부 반도체칩들 상기 두께와 동일하거나 더 크고, 상기 제1 상부 반도체칩들 및 상기 제2 상부 반도체칩의 총 개수는 4n개이고, n은 3 이상의 자연수일 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 적층된 칩들을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지가 고용량 특성을 구현할 것이 요구될 수 있다. 전제 제품이 소형화됨에 따라, 반도체 패키지가 소형화될 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 소형화된 고용량 반도체 패키지를 제공하는 것에 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 하부 반도체칩; 및 상기 하부 반도체칩의 상면 상에 수직적으로 적층된 상부 반도체칩들을 포함하고, 상기 상부 반도체칩들은 제1 상부 반도체칩들 및 제2 상부 반도체칩을 포함하고, 상기 제1 상부 반도체칩들은 상기 하부 반도체칩 및 상기 제2 상부 반도체칩 사이에 개재되고, 상기 제1 상부 반도체칩들의 두께는 상기 하부 반도체칩의 두께의 0.4 내지 0.95 배이고, 상기 제2 상부 반도체칩의 두께는 상기 제1 상부 반도체칩들 상기 두께와 동일하거나 더 크고, 상기 제1 상부 반도체칩들 및 상기 제2 상부 반도체칩의 총 개수는 4n개이고, n은 3 이상의 자연수일 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 반도체 기판, 제1 회로층, 및 제1 관통 구조체를 포함하는 제1 반도체칩; 및 상기 제1 반도체칩의 상면 상에 수직적으로 적층된 제2 반도체칩들을 포함할 수 있다. 상기 제2 반도체칩들 각각은 제2 반도체 기판, 제2 회로층, 및 제2 관통 구조체를 포함하고, 상기 제2 반도체칩들 각각의 두께는 상기 제1 반도체칩의 두께의 0.4 내지 0.95 배이고, 상기 제2 회로층의 두께에 대한 상기 제2 반도체 기판의 두께의 제2 비율은 상기 제1 회로층 두께에 대한 상기 제1 반도체 기판의 두께의 제1 비율보다 작을 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 반도체칩; 상기 제1 반도체칩의 하면 상에 배치된 솔더 단자들; 상기 제1 반도체칩의 상면 상에 수직적으로 적층된 제2 반도체칩들; 상기 제2 반도체칩들 상의 제3 반도체칩; 및 상기 제1 반도체칩의 상기 상면 상에 배치되고, 상기 제2 반도체칩들의 측벽들 및 상기 제3 반도체칩의 측벽을 덮는 몰딩막을 포함하고, 상기 제1 반도체칩은: 제1 반도체 기판; 상기 제1 반도체 기판의 일면 상에 배치된 제1 집적 회로들; 상기 제1 반도체 기판의 상기 일면 상에 배치되고, 제1 절연층 및 제1 배선 구조체를 포함하는 제1 회로층; 및 상기 제1 반도체 기판 내에 제공되고, 상기 제1 집적 회로들과 연결되는 제1 관통 구조체를 포함하고, 상기 제2 반도체칩은: 제2 반도체 기판; 상기 제2 반도체 기판의 일면 상에 배치된 제2 집적 회로들; 상기 제2 반도체 기판의 상기 일면 상에 배치되고, 제2 절연층 및 제2 배선 구조체를 포함하는 제2 회로층; 및 상기 제2 반도체 기판 내에 제공되고, 상기 제2 집적 회로들과 연결되는 제2 관통 구조체를 포함하고, 상기 제3 반도체칩은: 제3 반도체 기판; 상기 제3 반도체 기판의 일면 상에 배치된 제3 집적 회로들; 및 상기 제3 반도체 기판의 상기 일면 상에 배치되고, 제3 절연층 및 제3 배선 구조체를 포함하는 제3 회로층을 포함하되, 상기 제3 반도체칩은 관통 구조체를 포함하지 않고, 상기 제1 회로층의 두께에 대한 상기 제1 반도체 기판의 두께의 비율은 1.7 내지 10이고, 상기 제2 회로층의 두께에 대한 상기 제2 반도체 기판의 두께의 비율은 0.5 내지 1.5이고, 상기 제2 반도체칩들의 두께는 상기 제1 반도체칩의 두께의 0.4 내지 0.95 배이고, 상기 제3 반도체칩의 두께는 상기 제2 반도체칩들의 상기 두께보다 더 크고, 상기 제2 상부 반도체칩들 및 상기 제3 상부 반도체칩의 총 개수는 4n개이고, n은 3 이상의 자연수일 수 있다.
본 발명에 따르면, 반도체 패키지는 하부 반도체칩 상에 수직적으로 적층된 복수의 상부 반도체칩들을 포함할 수 있다. 상부 반도체칩들의 개수는 4n개이고, n은 3 이상의 자연수일 수 있다. 이에 따라, 반도체 패키지는 고용량 특성을 나타낼 수 있다.
상부 반도체칩들의 두께는 하부 반도체칩의 두께의 0.4배 내지 0.95 배일 수 있다. 이에 따라, 상부 반도체칩들의 핸들링이 용이하고, 칩 스택 패키지가 소형화될 수 있다
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 1b는 도 1a의 Ⅰ영역을 확대한 도면이다.
도 1c는 도 1a의 Ⅱ영역을 확대한 도면이다.
도 1d는 도 1a의 Ⅲ영역을 확대한 도면이다.
도 2는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 4b는 도 4a의 Ⅳ-Ⅳ'선을 따라 자른 단면이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 1b는 도 1a의 Ⅰ영역을 확대한 도면이다. 도 1c는 도 1a의 Ⅱ영역을 확대한 도면이다. 도 1d는 도 1a의 Ⅲ영역을 확대한 도면이다.
도 1a, 도 1b, 도 1c, 및 도 1d를 참조하면, 반도체 패키지는 칩 스택 패키지(10)일 수 있다. 칩 스택 패키지(10)는 제1 반도체칩(100), 제2 반도체칩들(200), 제3 반도체칩(300), 솔더 단자(500), 및 몰딩막(400)을 포함할 수 있다.
제1 반도체칩(100)은 하부 반도체칩일 수 있다. 제1 반도체칩(100)은 로직칩, 컨트롤러칩, 또는 버퍼칩을 포함할 수 있다. 예를 들어, 제1 반도체칩(100)은 제2 반도체칩들(200) 및 제3 반도체칩(300)을 제어할 수 있다. 제1 반도체칩(100)은 제1 두께(T1)를 가질 수 있다. 제1 두께(T1)는 30μm 내지 60 μm일 수 있다. 제1 두께(T1)가 60μm보다 크면, 칩 스택 패키지(10)가 소형화되기 어려울 수 있다. 제1 두께(T1)가 30μm 보다 작으면, 제2 반도체칩들(200)의 하중에 의해 제1 반도체칩(100)이 손상될 수 있다.
상부 반도체칩이 하부 반도체칩 상에 배치될 수 있다. 상부 반도체칩은 제2 반도체칩들(200) 및 제3 반도체칩(300)을 포함할 수 있다. 제2 반도체칩들(200)은 제1 상부 반도체칩들일 수 있고, 제3 반도체칩(300)은 제2 상부 반도체칩일 수 있다.
복수의 제2 반도체칩들(200)이 제1 반도체칩(100) 상에 제공될 수 있다. 제2 반도체칩(200)은 제1 반도체칩(100)의 상면 상에 수직적으로 적층될 수 있다. 본 명세서에서 별도의 한정이 없는 한, “수직적”은 제1 반도체칩(100)의 상면과 실질적으로 수직한 것을 의미할 수 있다.
제2 반도체칩들(200)은 제1 반도체칩(100)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제2 반도체칩들(200)은 디램(DRAM)칩들과 같은 메모리칩들일 수 있다. 메모리칩들은 고대역 메모리(High Bandwidth Memory, HBM)들을 포함할 수 있다. 제2 반도체칩들(200)은 서로 동일한 저장 용량을 가질 수 있으나, 이에 제약되지 않는다.
제2 반도체칩들(200)은 서로 동일한 크기를 가질 수 있으나, 이에 제약되지 않는다. 예를 들어, 제2 반도체칩들(200)의 너비들은 서로 실질적으로 동일할 수 있다. 예를 들어, 제2 반도체칩들(200)의 측벽들은 수직적으로 정렬될 수 있다. 제2 반도체칩들(200)의 너비들은 제1 반도체칩(100)의 너비보다 더 작을 수 있다. 어떤 구성 요소의 너비는 제1 반도체칩(100)의 상면과 평행한 방향에서 측정될 수 있다. 어떤 구성 요소들의 두께, 크기, 레벨, 및 너비가 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일성을 의미할 수 있다.
제2 반도체칩들(200)은 서로 실질적으로 동일한 두께를 가질 수 있다. 예를 들어, 제2 반도체칩들(200) 각각은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 더 작을 수 있다. 제2 두께(T2)는 제1 두께(T1)의 0.4배 내지 0.95 배일 수 있다. 구체적으로, 제2 두께(T2)는 제1 두께(T1)의 0.4 배 내지 0.9 배 일 수 있다. 제2 두께(T2)가 제1 두께(T1)의 0.4 배 보다 작으면, 제2 반도체칩들(200)이 손상되거나 제2 반도체칩들(200)의 핸들링이 어려울 수 있다. 제2 반도체칩들(200)의 손상은 제2 반도체칩들(200)의 제조 과정 또는 운반 과정 등에서 발생할 수 있다. 제2 반도체칩들(200)의 손상은 예를 들어, 크렉 발생을 포함할 수 있다. 제2 두께(T2)가 제1 두께(T1)의 0.95배보다 더 크면, 칩 스택 패키지(10)가 소형화되기 어려울 수 있다. 실시예들에 따르면, 제2 두께(T2)는 제1 두께(T1)의 0.4배 내지 0.95 배이므로, 제2 반도체칩들(200)의 손상이 방지되고, 칩 스택 패키지(10)가 소형화될 수 있다.
제2 두께(T2)는 25μm 내지 50 μm일 수 있다. 제1 두께(T1)가 50μm보다 크면, 칩 스택 패키지(10)가 소형화되기 어려울 수 있다. 제1 두께(T1)가 25μm 보다 작으면, 제2 반도체칩들(200)이 쉽게 손상되고, 제2 반도체칩들(200)의 핸들링이 어려울 수 있다. 실시예들에 따르면, 제2 두께(T2)는 25μm 내지 50 μm므로, 제2 반도체칩들(200)의 손상이 방지되고, 칩 스택 패키지(10)가 소형화될 수 있다.
제3 반도체칩(300)은 제2 반도체칩들(200) 중 최상부 것 상에 배치될 수 있다. 예를 들어, 제3 반도체칩(300) 및 제1 반도체칩(100) 사이에 제2 반도체칩들(200)이 개재될 수 있다.
제3 반도체칩(300)은 제1 반도체칩(100)과 다른 종류의 반도체칩일 수 있다. 제3 반도체칩(300)은 제2 반도체칩들(200)과 동일한 종류의 반도체칩일 수 있다. 예를 들어, 제3 반도체칩(300)은 디램(DRAM) 칩과 같은 메모리칩일 수 있다. 제3 반도체칩(300)은 고대역 메모리칩일 수 있다. 제3 반도체칩(300)은 각각의 제2 반도체칩들(200)과 동일한 저장 용량을 가질 수 있으나, 이에 제약되지 않는다.
제3 반도체칩(300)의 너비는 제2 반도체칩들(200)이 너비들과 실질적으로 동일할 수 있다. 제3 반도체칩(300)의 측벽들은 제2 반도체칩들(200)의 측벽들과 수직적으로 정렬될 수 있다. 제3 반도체칩(300)의 너비는 제1 반도체칩(100)의 너비보다 더 작을 수 있다.
제3 반도체칩(300)은 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 제2 두께(T2)와 동일하거나 더 클 수 있다. 이에 따라, 외부의 충격에 의한 제3 반도체칩(300)의 손상이 방지될 수 있다.
제2 반도체칩들(200)의 개수 및 제3 반도체칩(300)의 개수의 합은 4n개이고, n은 3 이상의 자연수일 수 있다. 일 예로, 제2 반도체칩들(200)의 개수 및 제3 반도체칩(300)의 개수의 합은 12개일 수 있다. 도시된 바와 달리, 제2 반도체칩들(200)의 개수 및 제3 반도체칩(300)의 개수의 합은 16개, 20개, 또는 24개 등 다양하게 변형될 수 있다.
제2 반도체칩들(200) 및 제3 반도체칩(300)의 적층 공정에서, 제2 반도체칩들(200) 및 제3 반도체칩(300)의 전기적 연결이 검사될 수 있다. 이 때, 전기적 연결의 검사는 표준화 규정을 만족하는 검사 장비를 이용하여 수행될 수 있다. 상기 표준화 규정은 JEDEC(Joint Electron Device Engineering Council) 규정일 수 있다. 상기 검사 장비를 사용함에 따라, 1번의 전기적 연결 검사 당 4개의 반도체칩들이 검사될 수 있다. 실시예들에 따르면, 제2 반도체칩들(200)의 개수 및 제3 반도체칩(300)의 개수의 합이 4n개를 만족하여, 제2 및 제3 반도체칩들(200, 300)의 적층 공정 및 검사 공정이 효율적으로 진행될 수 있다.
제3 반도체칩(300)은 최상부 반도체칩으로, 칩 스택 패키지(10)는 단수의 제3 반도체칩(300)을 포함할 수 있다. 따라서, 제2 반도체칩들(200)의 총 개수는 (4n-1)개이고, n 은 3 이상의 자연수일 수 있다.
제2 반도체칩들(200)의 적층된 개수가 증가될수록, 칩 스택 패키지(10)의 저장 용량이 증가될 수 있다. n이 3이상의 자연수이므로, 칩 스택 패키지(10)의 저장 용량이 향상될 수 있다.
일반적으로, 제2 반도체칩들(200)의 적층된 개수가 증가될수록, 칩 스택 패키지(10)의 두께가 증가될 수 있다. 실시예들에 따르면, 제2 반도체칩들(200)의 제2 두께(T2)는 제1 두께(T1)의 0.4배 내지 0.95 배이므로, 제2 반도체칩들(200)의 적층된 개수가 증가하더라도, 칩 스택 패키지(10)가 소형화될 수 있다. 예를 들어, 제3 반도체칩(300)의 상면 및 제1 반도체칩(100)의 하면 사이의 간격이 500 μm 내지 1000 μm 조건을 만족할 수 있다. 상세하게, 제3 반도체칩(300)의 상면 및 제1 반도체칩(100)의 하면 사이의 간격이 500 μm 내지 850 μm 일 수 있다. 이에 따라, 칩 스택 패키지(10)는 고용량 및 소형화 특성을 가질 수 있다.
이하, 제1 반도체칩(100) 및 제2 반도체칩들(200)의 구성들에 대하여 보다 상세하게 설명한다.
도 1a 및 도 1b를 참조하면, 제1 반도체칩(100)은 제1 반도체 기판(110), 제1 집적 회로들(115), 제1 회로층(120), 제1 칩 패드(155), 및 제1 관통 구조체(150)를 포함할 수 있다. 제1 반도체 기판(110)은 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 제1 반도체 기판(110)은 결정질 구조를 가질 수 있다. 제1 집적 회로들(115)은 제1 반도체 기판(110)의 일면 상에 제공될 수 있다. 제1 반도체 기판(110)의 일면은 하면(110b)일 수 있다. 제1 집적 회로들(115)은 예를 들어, 트랜지스터들을 포함할 수 있다. 제1 집적 회로들(115)은 로직 회로들을 포함할 수 있다.
제1 회로층(120)은 제1 반도체 기판(110)의 하면(110b) 상에 제공될 수 있다. 제1 회로층(120)은 제1 절연층(121) 및 제1 배선 구조체들(123)을 포함할 수 있다. 제1 절연층(121)은 제1 반도체 기판(110)의 하면(110b) 상에 제공되며, 제1 집적 회로들(115)을 덮을 수 있다. 제1 절연층(121)은 실리콘계 절연 물질을 포함할 수 있다. 실리콘계 절연 물질은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 테트라에틸 오소실리케이트(Tetraethyl orthosilicate, TEOS)을 포함할 수 있다. 제1 회로층(120)의 두께(T12)는 제1 절연층(121)의 상면 및 제1 절연층(121)의 하면 사이의 간격에 해당할 수 있다. 제1 절연층(121)은 적층된 복수의 층들을 포함할 수 있다. 제1 절연층(121)이 복수의 층들을 포함하는 경우, 제1 회로층(120)의 두께(T12)는 제1 절연층(121)의 최하부층의 하면 및 제1 절연층(121)의 최상부층의 상면 사이의 간격에 해당할 수 있다.
제1 배선 구조체들(123)이 제1 절연층(121) 내에 제공될 수 있다. 제1 배선 구조체들(123)은 제1 집적 회로들(115)과 전기적으로 연결될 수 있다. 제1 배선 구조체들(123) 각각은 서로 전기적으로 연결된 제1 배선 부분 및 제1 비아 부분을 포함할 수 있다. 제1 비아 부분은 제1 배선 부분보다 작은 너비를 가질 수 있다. 본 명세서에서 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성 요소를 통한 간접적인 연결/접속을 포함한다. 반도체칩과 전기적으로 연결된다는 것은 반도체칩의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다.
제1 칩 패드들(155)은 제1 반도체칩(100)의 하면 상에 노출될 수 있다. 예를 들어, 제1 칩 패드들(155)은 제1 회로층(120)의 하면 상에 배치될 수 있다. 제1 칩 패드들(155)은 제1 배선 구조체들(123)을 통해 제1 집적 회로들(115)과 전기적으로 연결될 수 있다. 어떤 구성 요소가 칩 패드와 접속한다는 것은 상기 구성 요소가 반도체칩과 접속한다는 것을 의미할 수 있다. 제1 칩 패드들(155)은 알루미늄과 같은 금속을 포함할 수 있다.
제1 관통 구조체(150)는 제1 반도체 기판(110) 내에 제공되며, 제1 반도체 기판(110)을 관통할 수 있다. 제1 관통 구조체(150)는 제1 회로층(120)의 적어도 일부를 더 관통할 수 있다. 제1 관통 구조체(150)는 복수로 제공될 수 있다. 복수의 제1 관통 구조체들(150)은 서로 옆으로 이격될 수 있다. 제1 관통 구조체들(150)은 제1 배선 구조체들(123)을 통해 제1 칩 패드들(155) 또는 제1 집적 회로들(115)과 전기적으로 연결될 수 있다. 제1 관통 구조체들(150)은 예를 들어, 구리, 티타늄, 텅스텐, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다.
제1 반도체칩(100)은 제1 후면 절연층(130) 및 제1 본딩 패드들(165)을 더 포함할 수 있다. 제1 후면 절연층(130)은 제1 반도체 기판(110)의 상면(110a) 상에 배치될 수 있다. 제1 반도체 기판(110)의 상면(110a)은 하면(110b)와 대향될 수 있다. 제1 후면 절연층(130)은 유기 절연 물질 또는 실리콘계 절연 물질을 포함할 수 있다. 제1 본딩 패드들(165)은 제1 반도체 기판(110)의 상면(110a) 상에 배치되며, 제1 관통 구조체들(150)과 각각 전기적으로 연결될 수 있다. 도시된 바와 달리, 제1 본딩 패드들(165)은 재배선 패드들일 수 있다. 예를 들어 제1 본딩 패드들(165) 및 제1 관통 구조체들(150) 사이에 재배선 패턴들(미도시)이 각각 더 제공되어, 제1 본딩 패드들(165)은 재배선 패턴들을 통해 제1 관통 구조체들(150)과 각각 접속할 수 있다. 이 경우, 제1 본딩 패드들(165) 중 적어도 하나는 그와 전기적으로 연결되는 제1 관통 구조체(150)와 수직적으로 정렬되지 않을 수 있다. 제1 본딩 패드들(165)은 구리 또는 알루미늄과 같은 금속을 포함할 수 있다.
도시된 바와 달리, 제1 집적 회로들(115) 및 제1 회로층(120), 및 제1 칩 패드들(155)은 제1 반도체 기판(110)의 상면(110a) 상에 배치되고, 제1 후면 절연층(130) 및 제1 본딩 패드들(165)은 하면(110b) 상에 배치될 수 있다.
제1 회로층(120)의 두께(T12)에 대한 제1 반도체 기판(110)의 두께(T10)는 제1 비율을 가질 수 있다. 제1 비율은 1.7 내지 7일 수 있다. 제1 비율이 1.7이상이므로, 제1 반도체 기판(110)이 제2 반도체칩들(200)의 하중을 견딜 수 있다. 제1 비율이 7이하이므로, 제1 두께(T1)가 과도하게 증가되지 않을 수 있다. 예를 들어, 제1 비율이 7이하이므로, 제1 두께(T1)가 60 μm이하의 조건을 만족할 수 있다.
제1 반도체 기판(110)의 두께(T10)는 15μm 내지 50μm일 수 있다. 제1 반도체 기판(110)의 두께(T10)는 제1 반도체 기판(110)의 상면(110a) 및 하면(110b) 사이의 간격일 수 있다. 제1 회로층(120)의 두께(T12)는 10μm 내지 15μm일 수 있다. 제1 회로층(120)의 두께(T12)는 제1 반도체 기판(110)의 하면(110b) 및 제1 칩 패드(155)의 상면 사이의 간격에 해당할 수 있다.
제1 반도체칩(100)이 제1 후면 절연층(130)을 포함하는 경우, 제1 두께(T1)는 제1 회로층(120)의 하면 및 제1 후면 절연층(130)의 상면 사이의 간격일 수 있다. 제1 반도체칩(100)이 제1 후면 절연층(130)을 포함하지 않는 경우, 제1 두께(T1)는 제1 회로층(120)의 하면 및 제1 반도체 기판(110)의 상면(100a) 사이의 간격일 수 있다.
도 1a 및 도 1c를 참조하면, 제2 반도체칩들(200) 각각은 제2 반도체 기판(210), 제2 집적 회로들(215), 제2 회로층(220), 제2 칩 패드들(255), 및 제2 관통 구조체들(250)을 포함할 수 있다. 제2 반도체 기판(210)은 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 제2 반도체 기판(210)은 결정질 구조를 가질 수 있다. 제2 집적 회로들(215)은 제2 반도체 기판(210)의 일면 상에 제공될 수 있다. 제2 반도체 기판(210)의 일면은 하면(210b)일 수 있다. 제2 집적 회로들(215)은 예를 들어, 트랜지스터들을 포함할 수 있다. 제2 집적 회로들(215)은 제1 집적 회로들(115)과 다른 종류의 회로일 수 있다. 예를 들어, 제2 집적 회로들(215)은 메모리 회로들을 포함할 수 있다.
제2 회로층(220)은 제2 반도체 기판(210)의 하면(210b) 상에 제공될 수 있다. 제2 회로층(220)은 제2 절연층(221) 및 제2 배선 구조체들(223)을 포함할 수 있다. 제2 절연층(221)은 제2 반도체 기판(210)의 하면(210b) 상에 제공되며, 제2 집적 회로들(215)을 덮을 수 있다. 제2 절연층(221)은 실리콘계 절연 물질을 포함할 수 있다. 제2 절연층(221)은 적층된 복수의 층들을 포함할 수 있다. 제2 절연층(221)이 복수의 층들을 포함하는 경우, 제2 회로층(220)의 두께(T22)는 제2 절연층(221)의 최하부층의 하면 및 제2 절연층(221)의 최상부층의 상면 사이의 간격에 해당할 수 있다.
제2 배선 구조체들(223)은 제2 절연층(221) 내에 제공될 수 있다. 제2 배선 구조체들(223)은 제2 집적 회로들(215)과 전기적으로 연결될 수 있다. 제2 배선 구조체들(223)은 제2 배선 부분들 및 제2 비아 부분들을 포함할 수 있다.
제2 칩 패드들(255)은 제2 회로층(220)의 하면 상에 배치되고, 제2 반도체칩(200)의 하면 상에 노출될 수 있다. 제2 칩 패드들(255)은 서로 전기적으로 분리될 수 있다. 제2 칩 패드들(255)은 제2 배선 구조체들(223)을 통해 제2 집적 회로들(215)과 전기적으로 연결될 수 있다. 제2 칩 패드들(255)은 알루미늄과 같은 금속을 포함할 수 있다.
제2 관통 구조체들(250)은 제2 반도체 기판(210) 내에 제공되며, 제2 반도체 기판(210)을 관통할 수 있다. 제2 관통 구조체들(250) 각각은 제2 회로층(220)의 적어도 일부를 더 관통할 수 있다. 제2 관통 구조체들(250)은 제2 배선 구조체들(223)을 통해 제2 칩 패드들(255) 또는 제2 집적 회로들(215)과 전기적으로 연결될 수 있다. 제2 관통 구조체들(250)은 예를 들어, 구리, 티타늄, 텅스텐, 및/또는 이들의 합금과 같은 도전 물질을 포함할 수 있다.
제2 반도체칩(200)은 제2 후면 절연층(230) 및 제2 본딩 패드들(265)을 더 포함할 수 있다. 제2 후면 절연층(230)은 제2 반도체 기판(210)의 상면(210a) 상에 배치될 수 있다. 제2 후면 절연층(230)은 유기 절연 물질 또는 실리콘계 절연 물질을 포함할 수 있다. 제2 본딩 패드들(265)은 제2 반도체 기판(210)의 상면(210a) 상에 배치되며, 제2 관통 구조체들(250)와 각각 전기적으로 연결될 수 있다. 도시된 바와 달리, 제2 본딩 패드들(265)은 재배선 패드들일 수 있다. 예를 들어 제2 본딩 패드들(265) 및 제2 관통 구조체(250) 사이에 재배선 패턴들(미도시)이 더 제공되고, 제2 본딩 패드들(265)은 재배선 패턴들을 통해 제2 관통 구조체들(250)과 각각 접속할 수 있다. 제2 본딩 패드들(265)은 구리 또는 알루미늄과 같은 금속을 포함할 수 있다.
제2 반도체 기판(210)의 두께(T20)는 제1 반도체 기판(110)의 두께(T10)보다 더 작을 수 있다. 제2 반도체 기판(210)의 두께(T20)는 예를 들어, 10μm 내지 50μm일 수 있다.
제2 회로층(220)의 두께(T22)는 제1 회로층(120)의 두께(T12)의 80% 내지 120%일 수 있다. 제2 회로층(220)의 두께(T22)는 10μm 내지 15μm일 수 있다. 제2 회로층(220)의 두께(T22)는 제2 반도체 기판(210)의 하면(210b) 및 제2 칩 패드(255) 사이의 간격에 해당할 수 있다.
제2 회로층(220)의 두께(T22)에 대한 제2 반도체 기판(210)의 두께(T20)는 제2 비율을 가질 수 있다. 제2 비율은 제1 비율보다 작을 수 있다. 예를 들어, 제2 비율은 0.5 내지 1.5일 수 있다. 제2 비율이 제1 비율과 동일하거나 더 큰 경우, 제2 두께(T2)가 과도하게 클 수 있다. (예를 들어, 50 μm이상) 제2 비율이 1.5보다 크면, 칩 스택 패키지(10)가 소형화되기 어려울 수 있다. 제2 비율은 0.5보다 작으면, 제2 반도체칩들(200)이 쉽게 손상되거나 또는 제2 반도체칩들(200)의 핸들링이 어려울 수 있다. 실시예들에 따르면, 제2 비율이 0.5 내지 1.5 조건을 만족하여, 제2 반도체칩들(200)의 손상이 방지되고, 칩 스택 패키지(10)가 소형화될 수 있다.
제2 반도체칩(200)이 제2 후면 절연층(230)을 포함하는 경우, 제2 두께(T2)는 제2 회로층(220)의 하면 및 제2 후면 절연층(230)의 상면 사이의 간격일 수 있다. 제2 반도체칩(200)이 제2 후면 절연층(230)을 포함하지 않는 경우, 제2 두께(T2)는 제2 회로층(220)의 하면 및 제2 반도체 기판(210)의 상면(210a) 사이의 간격일 수 있다.
도시된 바와 달리, 제2 집적 회로들(215) 및 제2 회로층(220), 및 제2 칩 패드들(255)은 제2 반도체 기판(210)의 상면(210a) 상에 배치되고, 제2 후면 절연층(230) 및 제2 본딩 패드들(265)은 하면(210b) 상에 배치될 수 있다.
도 1a 및 도 1d를 참조하면, 제3 반도체칩(300)은 제3 반도체 기판(310), 제3 집적 회로들(315), 제3 회로층(320), 및 제3 칩 패드들(355)을 포함할 수 있다. 다만, 제3 반도체칩(300)은 관통 구조체를 포함하지 않을 수 있다. 제3 반도체 기판(310)은 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 제3 집적 회로들(315)은 제3 반도체 기판(310)의 하면(310b) 상에 제공될 수 있다. 제3 집적 회로들(315)은 예를 들어, 트랜지스터들을 포함할 수 있다. 제3 집적 회로들(315)은 제1 집적 회로들(115)과 다른 종류이고, 제2 집적 회로들(215)과 동일한 종류일 수 있다. 예를 들어, 제3 집적 회로들(315)은 메모리 회로들을 포함할 수 있다.
제3 회로층(320)은 제3 반도체 기판(310)의 하면(310b) 상에 제공될 수 있다. 제3 회로층(320)은 제3 절연층(321) 및 제3 배선 구조체들(323)을 포함할 수 있다. 제3 절연층(321)은 제3 반도체 기판(310)의 하면(310b) 상에 제공되며, 제3 집적 회로들(315)을 덮을 수 있다. 제3 절연층(321)은 실리콘계 절연 물질을 포함할 수 있다. 제3 절연층(321)은 적층된 복수의 층들을 포함할 수 있다. 제3 절연층(321)이 복수의 층들을 포함하는 경우, 제3 회로층(320)의 두께(T32)는 제3 절연층(321)의 최하부층의 하면 및 제3 절연층(321)의 최상부층의 상면 사이의 간격에 해당할 수 있다.
제3 배선 구조체들(323)은 제3 절연층(321) 내에 제공될 수 있다. 제3 배선 구조체들(323)은 제3 집적 회로들(315)과 전기적으로 연결될 수 있다. 제3 배선 구조체들(323)은 제3 배선 부분들 및 제3 비아 부분들을 포함할 수 있다.
제3 칩 패드들(355)은 제3 회로층(320)의 하면 상에 배치되고, 제3 반도체칩(300)의 하면 상에 노출될 수 있다. 제3 칩 패드들(355)은 제3 배선 구조체들(323)을 통해 제3 집적 회로들(315)과 전기적으로 연결될 수 있다. 제3 칩 패드들(355)은 알루미늄과 같은 금속을 포함할 수 있다.
제3 반도체칩(300)의 상면 상에 별도의 본딩 패드가 제공되지 않을 수 있다.
제3 반도체칩(300)이 관통 구조체를 포함하지 않으므로, 제3 반도체 기판(310)의 박형화 공정이 생략될 수 있다. 제3 반도체칩(300)의 제조 공정이 간소화될 수 있다. 제3 반도체 기판(310)의 두께(T30)는 제1 반도체 기판(110)의 두께(T10)보다 더 클 수 있다. 제3 회로층(320)의 두께(T32)는 제1 회로층(120)의 두께(T12)의 80% 내지 120%일 수 있다. 제3 회로층(320)의 두께(T32)는 예를 들어, 10μm 내지 15μm일 수 있다. 제3 회로층(320)의 두께(T32)는 제2 회로층(220)의 두께(T22)의 80% 내지 120%일 수 있다. 제3 회로층(320)의 두께(T32)는 제3 반도체 기판(310)의 하면(310b) 및 제3 칩 패드(355)의 상면 사이의 간격에 해당할 수 있다.
제3 회로층(320)의 두께(T32)에 대한 제3 반도체 기판(310)의 두께(T30)는 제3 비율을 가질 수 있다. 제3 비율은 제2 비율보다 더 클 수 있다.
다시 도 1a를 참조하면, 솔더 단자(500)가 제1 반도체칩(100)의 하면 상에 제공될 수 있다. 외부의 전기적 신호들은 솔더 단자(500)를 통해 제1 반도체칩(100)으로 전달될 수 있다. 솔더 단자(500)는 솔더볼일 수 있다. 솔더 단자(500)는 도전 필라를 더 포함할 수 있다. 솔더 단자(500)는 솔더 물질과 같은 금속을 포함할 수 있다. 솔더 물질은 주석(Sn), 은(Ag), 아연(Zn), 및/또는 이들의 합금을 포함할 수 있다. 솔더 단자(500)는 복수개로 제공되며, 복수의 솔더 단자들(500)은 서로 옆으로 이격될 수 있다.
제1 범프 패턴들(510)이 제1 반도체칩(100) 및 최하부 제2 반도체칩(200) 사이에 개재될 수 있다. 제1 범프 패턴들(510)은 서로 옆으로 이격되며, 전기적으로 절연될 수 있다. 도 1a와 같이, 제1 범프 패턴들(510)은 제1 본딩 패드들(165) 및 제2 칩 패드들(255) 사이에 각각 배치되어, 제1 본딩 패드들(165) 및 제2 칩 패드들(255)과 각각 접속할 수 있다. 제1 범프 패턴들(510) 각각은 솔더볼 또는 필라를 포함할 수 있다. 제1 범프 패턴들(510)은 솔더 물질 또는 금속을 포함할 수 있다. 제1 범프 패턴들(510)은 제1 관통 구조체들(150)을 통해 제1 집적 회로들(115) 및/또는 솔더 단자들(500)과 전기적으로 연결될 수 있다.
제2 범프 패턴들(520)이 제2 반도체칩들(200) 사이에 개재될 수 있다. 예를 들어, 제2 반도체칩들(200)은 이웃한 제1 서브 반도체칩 및 제2 서브 반도체칩을 포함할 수 있다. 제2 서브 반도체칩은 제1 서브 반도체칩 상에 배치될 수 있다. 도 1b와 같이, 제2 범프 패턴들(520)은 제2 서브 반도체칩의 제2 본딩 패드들(265) 및 제2 서브 반도체칩의 제2 칩 패드들(255)과 각각 접속할 수 있다. 제2 범프 패턴들(520) 각각은 솔더볼 또는 필라를 포함할 수 있다. 제2 범프 패턴들(520)은 솔더 물질 또는 금속을 포함할 수 있다. 제2 반도체칩들(200)은 제2 범프 패턴들(520), 제1 범프 패턴들(510). 및 제1 관통 구조체들(150)을 통해 제1 반도체칩(100) 및 솔더 단자들(500)과 전기적으로 연결될 수 있다.
제3 범프 패턴들(530)이 최상부 제2 반도체칩(200) 및 제3 반도체칩(300) 사이에 개재될 수 있다. 도 1c와 같이, 제3 범프 패턴들(530)은 최상부 제2 반도체칩(200)의 제2 본딩 패드들(265) 및 제3 칩 패드들(355)과 각각 접속할 수 있다. 제3 범프 패턴들(530) 각각은 솔더볼 또는 필라를 포함할 수 있다. 제3 범프 패턴들(530)은 솔더 물질 또는 금속을 포함할 수 있다. 제3 반도체칩(300)은 제3 범프 패턴들(530), 제2 범프 패턴들(520), 제2 관통 구조체들(250), 제1 범프 패턴들(510), 및 제1 관통 구조체들(150)을 통해 제1 반도체칩(100) 및 솔더 단자들(500)과 전기적으로 연결될 수 있다.
제1 언더필막(410)이 제1 반도체칩(100) 및 최하부 제2 반도체칩(200) 사이의 제1 갭 영역에 개재되어, 제1 범프 패턴들(510)을 밀봉할 수 있다. 제2 언더필막들(420)이 제2 반도체칩들(200) 사이의 제2 갭 영역들에 각각 개재되어, 제2 범프 패턴들(520)을 밀봉할 수 있다. 제3 언더필막(430)이 최상부 제2 반도체칩(200) 및 제3 반도체칩(300) 사이의 제3 갭 영역에 개재되어, 제3 범프 패턴들(530)을 밀봉할 수 있다. 제1 언더필막(410), 제2 언더필막(420), 및 제3 언더필막(430)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 제1 언더필막(410), 제2 언더필막(420), 및 제3 언더필막(430)은 비도전성 필름(non-conductive film, NCF)을 포함할 수 있다.
몰딩막(400)이 제1 반도체칩(100)의 상면 상 배치되어, 제2 반도체칩들(200)의 측벽들 및 제3 반도체칩(300)의 측벽을 덮을 수 있다. 몰딩막(400)은 제3 반도체칩(300)의 상면을 노출시킬 수 있다. 일 예로, 몰딩막(400)의 상면은 제3 반도체칩(300)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 다른 예로, 몰딩막(400)은 제3 반도체칩(300)의 상면을 더 덮을 수 있다. 몰딩막(400)의 측벽들은 제1 반도체칩(100)의 측벽들과 정렬될 수 있다. 몰딩막(400)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 몰딩막(400)은 제1 내지 제3 언더필막들(410, 420, 430)과 다른 물질을 포함할 수 있다.
도시된 바와 달리, 제1 내지 제3 언더필막들(410, 420, 430)이 생략되고, 몰딩막(400)이 제1 내지 제3 반도체칩들(100, 200, 300) 사이로 더 연장될 수 있다. 예를 들어, 몰딩막(400)은 제1 갭 영역, 제2 갭 영역들, 및 제3 갭 영역 중 적어도 하나 내로 더 연장될 수 있다. 이 경우, 몰딩막(400)은 제1 범프 패턴들(510), 제2 범프 패턴들(520), 및 제3 범프 패턴들(530)을 더 밀봉할 수 있다.
도 2는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다. 이하, 앞서 설명한 바와 중복되는 설명은 생략한다.
도 2를 참조하면, 반도체 패키지는 칩 스택 패키지(11)일 수 있다. 칩 스택 패키지(11)는 제1 반도체칩(100), 제2 반도체칩들(200), 제3 반도체칩(300), 솔더 단자들(500), 및 몰딩막(400)을 포함할 수 있다. 제1 반도체칩(100), 제2 반도체칩들(200), 제3 반도체칩(300), 솔더 단자들(500), 및 몰딩막(400)은 앞서 도 1a 내지 도 1d에서 설명한 바와 동일할 수 있다. 다만, 제2 반도체칩들(200)이 개수 및 제3 반도체칩(300)의 개수의 합은 16개일 수 있다. 제2 반도체칩들(200)의 개수는 (4n-1)개이고, n은 4일 수 있다.
칩 스택 패키지(11)는 제1 범프 패턴들(510), 제2 범프 패턴들(520), 제3 범프 패턴들(530), 제1 언더필막(410), 제2 언더필막(420), 및 제3 언더필막(430) 중 적어도 하나를 더 포함할 수 있다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3을 참조하면, 반도체 패키지는 외부 단자들(950), 패키지 기판(900), 인터포저 기판(800), 인터포저 범프들(850), 칩 스택 패키지(10), 및 반도체 소자(600)를 포함할 수 있다.
패키지 기판(900)은 회로 패턴을 갖는 인쇄 회로 기판(PCB)일 수 있다. 패키지 기판(900)은 절연 베이스층, 기판 패드들(925), 및 내부 배선들(905)을 포함할 수 있다. 절연 베이스층은 복수의 적층된 층들을 포함할 수 있다. 다른 예로, 절연 베이스층은 단일층일 수 있다. 기판 패드들(925)은 패키지 기판(900)의 상면 상에 노출될 수 있다. 내부 배선들(905)은 절연 베이스층 내에 배치되고, 기판 패드들(925)과 각각 접속할 수 있다. 패키지 기판(900)과 접속한다는 것은 내부 배선들(905) 중 적어도 하나와 접속하는 것을 의미할 수 있다. 기판 패드들(925) 및 내부 배선들(905)은 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다.
외부 단자들(950)이 패키지 가판의 하면 상에 배치될 수 있다. 외부의 전기적 신호들은 외부 단자들(950)을 통해 패키지 기판(900)으로 전달될 수 있다. 외부 단자들(950)은 솔더볼, 필라, 범프, 또는 이들의 조합을 포함할 수 있다. 외부 단자들(950)은 솔더 물질과 같은 금속을 포함할 수 있다.
인터포저 기판(800)이 패키지 기판(900) 상에 배치될 수 있다. 인터포저 기판(800)은 베이스층, 도전 패드들(825), 및 도전 배선들(805)을 포함할 수 있다. 베이스층은 절연 물질을 포함할 수 있다. 베이스층은 복수의 층들을 포함할 수 있다. 도전 패드들(825)은 인터포저 기판(800)의 상면 상에 노출될 수 있다. 도전 배선들(805)은 인터포저 기판(800)의 베이스층 내에 제공되며, 도전 패드들(825)과 각각 접속할 수 있다. 본 명세서에서 인터포저 기판(800)과 전기적으로 연결된다/접속된다는 것은 도전 배선들(805) 중 적어도 하나와 전기적으로 연결되는 것/접속되는 것을 의미할 수 있다. 도전 패드들(825) 및 도전 배선들(805)은 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다.
인터포저 범프들(850)이 패키지 기판(900) 및 인터포저 기판(800) 사이에 개재되어, 패키지 기판(900) 및 인터포저 기판(800)과 접속할 수 있다. 예를 들어, 인터포저 범프들(850)은 기판 패드들(925) 상에 각각 배치되어, 기판 패드들(925)과 각각 접속할 수 있다. 인터포저 범프들(850) 각각은 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 인터포저 범프들(850)은 솔더 물질과 같은 금속을 포함할 수 있다. 인터포저 범프들(850)의 피치(P2)는 외부 단자들(950)의 피치(P3)보다 작을 수 있다.
칩 스택 패키지(10)가 인터포저 기판(800)의 상면 상에 배치될 수 있다. 칩 스택 패키지(10)는 앞서 설명한 바 같이 솔더 단자들(500), 제1 반도체칩(100), 제2 반도체칩들(200), 및 제3 반도체칩(300)을 포함할 수 있다. 칩 스택 패키지(10)는 몰딩막(400)을 더 포함할 수 있다. 일 예로, 도 1a 내지 도 1d의 예에서 설명한 칩 스택 패키지(10)가 인터포저 기판(800)의 상면 상에 실장될 수 있다. 다른 예로, 도 2의 칩 스택 패키지(11)가 인터포저 기판(800)의 상면 상에 실장될 수 있다. 또 다른 예로, 제2 반도체칩들(200)의 개수는 (4n-1)개이고, n은 5이상의 자연수일 수 있다. 솔더 단자들(500)이 도전 패드들(825)과 각각 접속하여, 칩 스택 패키지(10)가 인터포저 기판(800)과 전기적으로 연결될 수 있다. 솔더 단자들(500)의 피치(P1)는 인터포저 범프들(850)의 피치(P2)보다 작을 수 있다. 솔더 단자들(500)의 피치(P1)는 외부 단자들(950)의 피치(P3)보다 작을 수 있다.
반도체 소자(600)가 인터포저 기판(800)의 상면 상에 실장될 수 있다. 반도체 소자(600)는 칩 스택 패키지(10)와 옆으로 이격 배치될 수 있다. 인터포저 기판(800) 및 반도체 소자(600) 사이에 제4 범프 패턴들(640)이 개재되어, 반도체 소자(600)가 인터포저 기판(800)과 접속할 수 있다. 예를 들어, 반도체 소자(600)는 금속 배선을 통해 칩 스택 패키지(10) 또는 패키지 기판(900)과 접속할 수 있다.
반도체 소자(600)는 제4 반도체칩일 수 있다. 제4 반도체칩은 로직칩일 수 있다. 다만, 제4 반도체칩은 제1 반도체칩(100)과 다른 종류의 로직칩일 수 있다. 예를 들어, 제4 반도체칩은 제1 반도체칩(100)과 다른 기능을 할 수 있다. 반도체 소자(600)는 예를 들어, ASIC칩 또는 어플리케이션 프로세서(AP) 칩일 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 반도체 소자(600)는 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 제1 반도체칩(100) 및 반도체 소자(600)는 인터포저 기판(800)의 도전 배선들(805)을 통해 서로 전기적으로 연결될 수 있다.
반도체 패키지는 제1 언더필 패턴(471) 및 제2 언더필 패턴(472) 중에서 적어도 하나를 더 포함할 수 있다. 제1 언더필 패턴(471)이 인터포저 기판(800) 및 칩 스택 패키지(10) 사이에 개재되어 솔더 단자들(500)을 밀봉할 수 있다. 제2 언더필 패턴(472)이 인터포저 기판(800) 및 반도체 소자(600) 사이에 개재되어, 제4 범프 패턴들(640)을 밀봉할 수 있다. 제1 언더필 패턴(471) 및 제2 언더필 패턴(472)은 절연성 폴리머를 포함할 수 있다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 4b는 도 4a의 Ⅳ-Ⅳ'선을 따라 자른 단면이다.
도 4a 및 도 4b를 참조하면, 반도체 패키지는 외부 단자들(950), 패키지 기판(900), 인터포저 기판(800), 복수의 칩 스택 패키지들(10), 및 반도체 소자(600)를 포함할 수 있다.
복수의 칩 스택 패키지들(10)이 인터포저 기판(800)의 상면 상에 실장될 수 있다. 칩 스택 패키지들(10)은 서로 옆으로 이격 배치될 수 있다. 일 예로, 칩 스택 패키지들(10) 각각은 도 1a 내지 도 1d의 예에서 설명한 바와 실질적으로 동일할 수 있다. 도시된 바와 달리, 칩 스택 패키지들(10) 중 적어도 하나는 (4n-1)의 제2 반도체칩들(200)을 포함하고, n은 4이상의 자연수일 수 있다.
반도체 소자(600)가 칩 스택 패키지들(10) 사이에 배치될 수 있다. 반도체 소자(600)는 칩 스택 패키지들(10)과 옆으로 이격 배치될 수 있다. 칩 스택 패키지들(10) 각각은 반도체 소자(600)와 인터포저 기판(800)을 통해 전기적으로 연결될 수 있다.
반도체 패키지는 몰딩 패턴(490)을 더 포함할 수 있다. 몰딩 패턴(490)은 인터포저 기판(800)의 상면 상에 배치되어, 칩 스택 패키지들(10)의 측벽들 및 반도체 소자(600)의 측벽들을 덮을 수 있다.
도시된 바와 달리, 칩 스택 패키지들(10)의 개수는 다양하게 변형될 수 있다. 예를 들어, 반도체 패키지는 2개의 칩 스택 패키지들(10), 6개의 칩 스택 패키지들(10), 또는 8개의 칩 스택 패키지들(10)을 포함할 수 있으나, 이에 제약되지 않는다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 하부 반도체칩; 및
    상기 하부 반도체칩의 상면 상에 수직적으로 적층된 상부 반도체칩들을 포함하고,
    상기 상부 반도체칩들은 제1 상부 반도체칩들 및 제2 상부 반도체칩을 포함하고, 상기 제1 상부 반도체칩들은 상기 하부 반도체칩 및 상기 제2 상부 반도체칩 사이에 개재되고,
    상기 제1 상부 반도체칩들의 두께는 상기 하부 반도체칩의 두께의 0.4 내지 0.95 배이고,
    상기 제2 상부 반도체칩의 두께는 상기 제1 상부 반도체칩들 상기 두께와 동일하거나 더 크고,
    상기 제1 상부 반도체칩들 및 상기 제2 상부 반도체칩의 총 개수는 4n개이고, n은 3 이상의 자연수인 반도체 패키지.
  2. 제 1항에 있어서,
    상기 하부 반도체칩의 상기 두께는 30μm 내지 60 μm이고,
    상기 제1 상부 반도체칩들의 두께는 25μm 내지 50μm인 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제2 상부 반도체칩은 관통 구조체를 포함하지 않는 반도체 패키지.
  4. 제 3항에 있어서,
    상기 하부 반도체칩은 제1 반도체 기판, 제1 회로층, 및 제1 관통 구조체를 포함하고,
    상기 제1 상부 반도체칩들 각각은 제2 반도체 기판, 제2 회로층, 및 제2 관통 구조체를 포함하고,
    상기 제2 회로층의 두께에 대한 상기 제2 반도체 기판의 두께의 제2 비율은 상기 제1 회로층 두께에 대한 상기 제1 반도체 기판의 두께의 제1 비율보다 작은 반도체 패키지.
  5. 제 4항에 있어서,
    상기 제2 회로층의 상기 두께는 상기 제1 회로층의 상기 두께의 80% 내지 120%이고,
    상기 제2 반도체 기판의 두께는 상기 제1 반도체 기판의 두께보다 더 작은 반도체 패키지.
  6. 제 1항에 있어서,
    상기 하부 반도체칩은 로직칩이고,
    상기 제1 상부 반도체칩들 및 상기 제2 상부 반도체칩은 메모리칩들인 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제1 반도체칩의 상기 상면 상에 배치되고, 상기 제2 반도체칩들의 측벽들 및 상기 제3 반도체칩의 측벽을 덮는 몰딩막을 더 포함하되,
    상기 몰딩막은 상기 제3 반도체칩의 상면을 노출시키는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 인터포저 기판;
    상기 인터포저 기판의 상면 상에 실장된 반도체 소자; 및
    상기 인터포저 기판의 하면 상에 배치된 인터포저 단자들을 더 포함하고,
    상기 제1 상부 반도체칩은 상기 인터포저 기판의 상기 상면 상에 제공되고, 상기 반도체 소자와 옆으로 이격 배치되는 반도체 패키지.
  9. 제1 반도체 기판, 제1 회로층, 및 제1 관통 구조체를 포함하는 제1 반도체칩; 및
    상기 제1 반도체칩의 상면 상에 수직적으로 적층된 제2 반도체칩들을 포함하고,
    상기 제2 반도체칩들 각각은 제2 반도체 기판, 제2 회로층, 및 제2 관통 구조체를 포함하고,
    상기 제2 반도체칩들 각각의 두께는 상기 제1 반도체칩의 두께의 0.4 내지 0.95 배이고,
    상기 제2 회로층의 두께에 대한 상기 제2 반도체 기판의 두께의 제2 비율은 상기 제1 회로층 두께에 대한 상기 제1 반도체 기판의 두께의 제1 비율보다 작은 반도체 패키지.
  10. 제 9항에 있어서,
    상기 제2 반도체 기판의 상기 두께는 상기 제1 반도체 기판의 상기 두께보다 더 작은 반도체 패키지.
  11. 제 10항에 있어서,
    상기 제2 회로층의 상기 두께는 상기 제1 회로층의 상기 두께의 80% 내지 120%인 반도체 패키지.
  12. 제 9항에 있어서,
    제3 반도체 기판 및 제3 회로층을 포함하는 제3 반도체칩을 더 포함하고,
    상기 제3 반도체칩은 관통 전극을 포함하지 않고,
    상기 제2 반도체칩들은 상기 제1 반도체칩 및 상기 제3 반도체칩 사이에 개재되고,
    상기 제2 반도체 기판의 상기 두께는 상기 제3 반도체 기판의 두께보다 더 작은 반도체 패키지.
  13. 제 12항에 있어서,
    상기 제3 회로층의 두께에 대한 상기 제3 반도체 기판의 상기 두께의 제3 비율은 상기 제2 비율보다 더 큰 반도체 패키지.
  14. 제 9항에 있어서,
    상기 제1 비율은 1.7 내지 10이고,
    상기 제2 비율은 0.5 내지 1.5인 반도체 패키지.
  15. 제 9항에 있어서,
    상기 제2 반도체칩들의 개수는 (4n-1)개이고, n은 3 이상의 자연수인 반도체 패키지.
  16. 제 9항에 있어서,
    상기 제1 반도체칩의 너비는 상기 제2 반도체칩들의 너비들보다 더 큰 반도체 패키지.
  17. 제1 반도체칩;
    상기 제1 반도체칩의 하면 상에 배치된 솔더 단자들;
    상기 제1 반도체칩의 상면 상에 수직적으로 적층된 제2 반도체칩들;
    상기 제2 반도체칩들 상의 제3 반도체칩; 및
    상기 제1 반도체칩의 상기 상면 상에 배치되고, 상기 제2 반도체칩들의 측벽들 및 상기 제3 반도체칩의 측벽을 덮는 몰딩막을 포함하고,
    상기 제1 반도체칩은:
    제1 반도체 기판;
    상기 제1 반도체 기판의 일면 상에 배치된 제1 집적 회로들;
    상기 제1 반도체 기판의 상기 일면 상에 배치되고, 제1 절연층 및 제1 배선 구조체를 포함하는 제1 회로층; 및
    상기 제1 반도체 기판 내에 제공되고, 상기 제1 집적 회로들과 연결되는 제1 관통 구조체를 포함하고,
    상기 제2 반도체칩은:
    제2 반도체 기판;
    상기 제2 반도체 기판의 일면 상에 배치된 제2 집적 회로들;
    상기 제2 반도체 기판의 상기 일면 상에 배치되고, 제2 절연층 및 제2 배선 구조체를 포함하는 제2 회로층; 및
    상기 제2 반도체 기판 내에 제공되고, 상기 제2 집적 회로들과 연결되는 제2 관통 구조체를 포함하고,
    상기 제3 반도체칩은:
    제3 반도체 기판;
    상기 제3 반도체 기판의 일면 상에 배치된 제3 집적 회로들; 및
    상기 제3 반도체 기판의 상기 일면 상에 배치되고, 제3 절연층 및 제3 배선 구조체를 포함하는 제3 회로층을 포함하되,
    상기 제3 반도체칩은 관통 구조체를 포함하지 않고,
    상기 제1 회로층의 두께에 대한 상기 제1 반도체 기판의 두께의 비율은 1.7 내지 10이고,
    상기 제2 회로층의 두께에 대한 상기 제2 반도체 기판의 두께의 비율은 0.5 내지 1.5이고,
    상기 제2 반도체칩들의 두께는 상기 제1 반도체칩의 두께의 0.4 내지 0.95 배이고,
    상기 제3 반도체칩의 두께는 상기 제2 반도체칩들의 상기 두께보다 더 크고,
    상기 제2 상부 반도체칩들 및 상기 제3 상부 반도체칩의 총 개수는 4n개이고, n은 3 이상의 자연수인 반도체 패키지.
  18. 제 17항에 있어서,
    상기 제3 회로층의 두께에 대한 상기 제3 반도체 기판의 두께의 비율은 상기 제2 회로층의 상기 두께에 대한 상기 제2 반도체 기판의 상기 두께의 상기 비율보다 더 큰 반도체 패키지.
  19. 제 17항에 있어서,
    상기 제2 회로층의 상기 두께는 상기 제1 회로층의 상기 두께의 80% 내지 120%이고,
    상기 제3 회로층의 상기 두께는 상기 제1 회로층의 상기 두께의 80% 내지 120%이고,
    상기 제2 반도체 기판의 두께는 상기 제1 반도체 기판의 두께 및 상기 제3 반도체 기판의 두께보다 더 작은 반도체 패키지.
  20. 제 17항에 있어서,
    상기 제1 반도체칩의 상기 두께는 30μm 내지 60 μm이고,
    상기 제2 반도체칩들의 상기 두께는 25μm 내지 50 μm이고,
    상기 제1 반도체칩의 상기 하면 및 상기 제3 반도체칩의 상면 사이의 간격은 500μm 내지 1000 μm인 반도체 패키지.
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