KR20060076456A - 스택 칩 패키지 - Google Patents
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Abstract
본 발명은 스택 칩 패키지에 관해 개시한다. 기판 위에 1본딩패드가 형성된 활성면이 위를 향하도록 하여 제 1반도체 칩이 실장되어 있고, 상기 제 1반도체 칩의 제 1본딩패드 면 위에는 제 1반도체 칩과 동일 크기를 가지며 제 2본딩패드가 형성된 활성면이 위를 향하도록 하여 제 2반도체 칩이 스택되며, 상기 제 1반도체 칩의 제 1본딩패드와 상기 기판의 접합패드는 제 1본딩와이어에 의해 연결되고, 상기 제 2반도체 칩의 제 2본딩패드와 기판의 접합패드는 제 2본딩와이어에 의해 연결된 스택 칩 패키지에 있어서, 개시된 본 발명은 기판과 제 1반도체 칩 사이에는 제 1비전도성 접착테이프가 개재되고, 제 1반도체 칩과 상기 제 2반도체 칩 사이에는 상기 제 1본딩와이어를 덮는 제 2비전도성 접착 테이프가 개재된다.
Description
도 1은 종래기술에 따른 스택 칩 패키지를 설명하기 위한 단면도.
도 2는 본 발명에 따른 스택 칩 패키지를 설명하기 위한 단면도.
본 발명은 패키지에 관한 것으로서, 보다 구체적으로는 스택 칩 패키지에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 소형 화 및 경량화 되고 있으며 전자기기의 핵심 부품인 패키지 또한 소형화 및 경량화되고 있다. 이와 같은 추세에 따라 개발된 형태의 패키지 형태로서 복수의 반도체 칩을 수직으로 적층하여 포함하여 하나의 단위 반도체 칩 패키지로 구현된 스택 칩 패키지가 알려져 있다. 이와 같은 스택 칩 패키지는 하나의 반도체 칩을 내재하는 단위 반도체 칩 패키지 복수 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
상술한 스택 칩 패키지에 있어서, 크기가 서로 동일한 반도체 칩들을 스택하기 위해서, 반도체 칩의 본딩와이어를 보호할 수 있도록 스페이서 테이프를 사용하 여 왔다. 그러나, 패키지 두께를 줄일 목적으로 스페이서 테이프의 두께를 감소시킬 경우 패키지 전체 두께가 감소되긴 하지만 본딩와이어와 반도체 칩의 이면(본딩패드가 형성된 면과 반대면) 간의 쇼트(short)가 발생될 우려가 있다. 따라서, 스페이서 테이프와 함께 WBL(Wafer Backside Lamination) 등의 비전도성 접착 테이프을 사용할 수도 있다.
한편, 스페이서 테이프 대신 에폭시를 사용할 경우, 반도체 칩의 두께가 125㎛이하로 감소되면 반도체 칩의 휘어짐(warpage) 문제가 심각해진다. 따라서, 이러한 문제를 해결하기 위해, 도 1에 도시된 바와 같이, 스페이서 테이프와 비전도성 접착테이프를 동시에 사용하는 방법이 적용되었다.
도 1은 종래기술에 따른 스택 칩 패키지를 설명하기 위한 단면도로서, 도 1을 참고로 하여 종래기술에 따른 스택 칩 패키지에 대해 설명하기로 한다.
도 1에 도시된 바와 같이, 기판(또는 리드프레임)(1) 위에 제 1본딩패드(미도시)가 형성된 활성면이 위를 향하도록 하여 제 1반도체 칩(11)이 실장되어 있고, 제 1반도체 칩(11)의 제 1본딩패드 면 위에는 제 2본딩패드(미도시)가 형성된 활성면이 위를 향하도록 하여 제 2반도체 칩(113)이 스택된 구조를 가진다. 제 1및 제 2반도체 칩(11)(21)은 서로 동일 크기이며, 제 1및 제 2본딩패드는 각각의 제 1및 제 2반도체 칩(11)(21)의 가장자리 부위에 다수개 형성되어 있다.
제 1반도체 칩(11)의 제 1본딩패드와 기판(정확히는 기판의 접합패드)(1)은 제 1본딩와이어(41)에 의해 연결되고, 제 2반도체 칩(21)의 제 2본딩패드와 기판(1)은 제 2본딩와이어(43)에 의해 연결된다.
한편, 기판(1)과 제 1반도체 칩(11) 및 제 1반도체 칩(11)과 제 2반도체 칩(21) 사이에는 각각 제 1및 제 2비전도성 접착 테이프(31)(33)가 부착되어 있다. 이때, 제 1및 제 2비전도성 접착 테이프(31)(33)는 20∼25㎛두께로 형성한다.
또한, 제 1반도체 칩(11)과 제 2접착 테이프(33) 사이에는 스페이서 테이프(35)가 부착되어 제 1반도체 칩(11)의 제 1본딩와이어(41)를 보호하며, 또한 스페이서 테이프(35)의 길이는 반도체 칩보다도 짧게 하여 제 1본딩와이어(41)를 보호한다. 여기서, 스페이서 테이프(35) 대신 스페이서가 포함한 에폭시를 사용할 수도 있으며, 통상 50∼100㎛ 두께로 형성한다.
도 1에서, 기판 상부에 제 1및 제 2반도체 칩들과 제 1및 제 2본딩와이어 및 그 접합 부분을 덮는 몰딩체는 생략되어 있다.
그러나, 종래의 기술에서는 롤에 감겨있는 스페이서 테이프를 잘라서 제 1반도체 칩 위에 정확하여야 하기 때문에 별도의 정렬장비 구입에 따른 신규 투자비용이 소요되고, 뿐만 아니라, 스페이서 테이프와 비전도성 접착 테이프를 동시 적용에 따른 재료구입 비용 증가 및 패키지 두께가 두꺼워지는 문제가 있다.
또한, 제 1반도체 칩의 제 1본딩와이어 보호를 위해 제 1반도체 칩과 비교하여 스페이서 테이프의 길이를 짧게 형성함으로써, 오버행(overhang)이 발생하여 제 2반도체 칩의 제 2본딩와이어 작업성이 저하되는 문제가 있다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은, 반도체 칩 적층 시, 제 1반도체 칩 위에 제 1본딩와이어를 덮도록 단일 구조의 비전도성 접착테이프를 부착시킴으로써, 제조공정의 단순화 및 제조비용의 감소와 더불어 스페이서 테이프 사용에 따른 오버행 문제를 해결할 수 있는 스택 칩 패키지를 제공하려는 것이다.
상기 목적을 달성하고자, 기판 위에 1본딩패드가 형성된 활성면이 위를 향하도록 하여 제 1반도체 칩이 실장되어 있고, 상기 제 1반도체 칩의 제 1본딩패드 면 위에는 제 1반도체 칩과 동일 크기를 가지며 제 2본딩패드가 형성된 활성면이 위를 향하도록 하여 제 2반도체 칩이 스택되며, 상기 제 1반도체 칩의 제 1본딩패드와 상기 기판의 접합패드는 제 1본딩와이어에 의해 연결되고, 상기 제 2반도체 칩의 제 2본딩패드와 기판의 접합패드는 제 2본딩와이어에 의해 연결된 스택 칩 패키지에 있어서,
본 발명은 기판과 제 1반도체 칩 사이에는 제 1비전도성 접착테이프가 개재되고, 제 1반도체 칩과 상기 제 2반도체 칩 사이에는 상기 제 1본딩와이어를 덮는 제 2비전도성 접착 테이프가 개재된 것을 특징으로 한다.
상기 제 1비전도성 접착테이프는 20∼25㎛ 두께로 형성되고, 제 2비전도성 접착테이프는 50∼100㎛ 두께로 형성된다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명에 따른 스택 칩 패키지를 설명하기 위한 단면도로서, 도 2를 참고로 하여 본 발명에 따른 스택 칩 패키지에 대해 설명하기로 한다.
도 2에 도시된 바와 같이, 기판(또는 리드프레임)(51) 위에 제 1본딩패드(63)가 형성된 활성면이 위를 향하도록 하여 제 1반도체 칩(61)이 실장되어 있고, 제 1반도체 칩(61)의 제 1본딩패드(63) 면 위에는 제 2본딩패드(73)가 형성된 활성면이 위를 향하도록 하여 제 2반도체 칩(71)이 스택된 구조를 가진다. 여기서, 제 1 및 제 2반도체 칩(61)(71)은 서로 동일 크기이며, 제 1및 제 2본딩패드(63)(73)는 각각의 제 1및 제 2반도체 칩(61)(71)의 가장자리 부위에 다수개 형성되어 있다.
또한, 제 1반도체 칩(61)의 제 1본딩패드(63)와 기판(51)의 접합패드(미도시)는 제 1본딩와이어(91)에 의해 전기적으로 연결되고, 제 2반도체 칩(71)의 제 2본딩패드(73)와 기판(51)의 접합패드는 제 2본딩와이어(93)에 의해 전기적으로 연결된다.
한편, 기판(51)과 제 1반도체 칩(61) 사이에는 제 1비전도성 접착 테이프(81)가 개재되어 있고, 또한 제 1반도체 칩(61)과 제 2반도체 칩(71) 사이에는 제 1본딩와이어(91)를 덮는 제 2비전도성 접착테이프(83)가 개재되어 제 1본딩와이어(91)를 보호한다.
여기서, 제 2전도성 접착테이프(83)는 물성이 소프트하며, 50∼100㎛ 두께로, 바람직하게는 70㎛ 두께로 형성하여 제 1본딩와이어를 덮는다. 따라서, 제 1본딩와이어는 제 2전도성 접착테이프(83) 속으로 침투된 상태에 있기 때문에 전기적 쇼트가 발생되지 않는다.
한편, 도 2에서, 기판 상부에 제 1및 제 2반도체 칩들과 제 1및 제 2본딩와 이어 및 그 접합 부분을 덮는 몰딩체는 생략되어 있다.
본 발명에 따르면, 스택 칩 패키지 제작에 있어, 반도체 칩들을 적층할 경우, 소프트한 재질의 비전도성 접착테이프가 제 1반도체 칩 및 제 1본딩와이어 위에 직접 부착됨으로써, 비전도성 접착테이프와 스페이서 테이프를 함께 사용하던 기존 구조에 비해 제조공정 및 제조비용을 절감할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 기판과 제 1반도체 칩 사이 및 제 1본딩와이어가 구비된 제 1반도체 칩과 제 2반도체 칩 사이에 50∼100㎛ 두께로 단일의 비전도성 접착 테이프를 개재시킴으로써, 기존의 비전도성 접착테이프 및 스페이서 테이프를 모두 사용하는 공정에 비해 제조공정이 단순화되고, 스페이서 테이프 사용에 따른 비용도 절감될 뿐만 아니라, 패키지 두께 자체도 감소된다. 또한, 스페이서 테이프를 정렬하기 위한 장비가 불필요함에 따라, 장비 투자비용이 절감된다.
또한, 본 발명은 스페이서 테이프가 불필요함에 따라, 기존의 오버행 문제가 해결되어 와이어본딩 작업성이 향상된다.
Claims (3)
- 기판 위에 1본딩패드가 형성된 활성면이 위를 향하도록 하여 제 1반도체 칩이 실장되어 있고, 상기 제 1반도체 칩의 제 1본딩패드 면 위에는 제 1반도체 칩과 동일 크기를 가지며 제 2본딩패드가 형성된 활성면이 위를 향하도록 하여 제 2반도체 칩이 스택되며, 상기 제 1반도체 칩의 제 1본딩패드와 상기 기판의 접합패드는 제 1본딩와이어에 의해 연결되고, 상기 제 2반도체 칩의 제 2본딩패드와 기판의 접합패드는 제 2본딩와이어에 의해 연결된 스택 칩 패키지에 있어서,상기 기판과 제 1반도체 칩 사이에는 제 1비전도성 접착테이프가 개재되고,상기 제 1반도체 칩과 상기 제 2반도체 칩 사이에는 상기 제 1본딩와이어를 덮는 제 2비전도성 접착 테이프가 개재된 것을 특징으로 하는 스택 칩 패키지.
- 제 1항에 있어서, 상기 제 1비전도성 접착테이프는 20∼25㎛ 두께로 형성된 것을 특징으로 하는 스택 칩 패키지.
- 제 1항에 있어서, 상기 제 2비전도성 접착테이프는 50∼100㎛ 두께로 형성된 것을 특징으로 하는 스택 칩 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040114873A KR20060076456A (ko) | 2004-12-29 | 2004-12-29 | 스택 칩 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020040114873A KR20060076456A (ko) | 2004-12-29 | 2004-12-29 | 스택 칩 패키지 |
Publications (1)
| Publication Number | Publication Date |
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| KR20060076456A true KR20060076456A (ko) | 2006-07-04 |
Family
ID=37168730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020040114873A KR20060076456A (ko) | 2004-12-29 | 2004-12-29 | 스택 칩 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060076456A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9991234B2 (en) | 2016-06-20 | 2018-06-05 | Samsung Electronics Co., Ltd. | Semiconductor package |
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2004
- 2004-12-29 KR KR1020040114873A patent/KR20060076456A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9991234B2 (en) | 2016-06-20 | 2018-06-05 | Samsung Electronics Co., Ltd. | Semiconductor package |
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