KR100549409B1 - 파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를이용한 반도체 칩 패키지 - Google Patents

파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를이용한 반도체 칩 패키지 Download PDF

Info

Publication number
KR100549409B1
KR100549409B1 KR1020030015179A KR20030015179A KR100549409B1 KR 100549409 B1 KR100549409 B1 KR 100549409B1 KR 1020030015179 A KR1020030015179 A KR 1020030015179A KR 20030015179 A KR20030015179 A KR 20030015179A KR 100549409 B1 KR100549409 B1 KR 100549409B1
Authority
KR
South Korea
Prior art keywords
base film
semiconductor chip
integrated circuit
chip package
chip
Prior art date
Application number
KR1020030015179A
Other languages
English (en)
Other versions
KR20040080275A (ko
Inventor
이진혁
이관재
손대우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030015179A priority Critical patent/KR100549409B1/ko
Priority to JP2003098390A priority patent/JP2004274007A/ja
Priority to US10/739,456 priority patent/US7247936B2/en
Publication of KR20040080275A publication Critical patent/KR20040080275A/ko
Application granted granted Critical
Publication of KR100549409B1 publication Critical patent/KR100549409B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49544—Deformation absorbing parts in the lead frame plane, e.g. meanderline shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 파상(波狀)의 빔 리드를 구비하는 테이프 배선 기판과 그를 이용한 반도체 칩 패키지에 관한 것이다. 테이프 배선 기판을 이용한 종래의 반도체 칩 패키지는 테이프 배선 기판의 구성요소간 열팽창계수의 차이로 인하여 칩 범프와 접합된 빔 리드의 끊김 불량이 발생한다. 본 발명의 반도체 칩 패키지는 집적회로 칩과 테이프 배선 기판으로 이루어지며, 집적회로 칩은 그 상부면에 형성된 다수의 칩 패드들을 포함하고, 테이프 배선 기판은 유연성이 있는 베이스 필름과 그 일면에 형성된 다수의 빔 리드들을 포함한다. 각각의 빔 리드의 끝부분은 베이스 필름으로부터 칩 패드 쪽으로 돌출되어 각각의 칩 패드에 접합되며, 특히 빔 리드의 돌출된 부분에는 파상부가 형성된다. 빔 리드의 파상부는 응력을 분산시켜 빔 리드의 끊김을 방지하며, 반원 형태, S자 형태, 지그재그 형태 등의 여러 가지 모양을 가질 수 있다.

Description

파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를 이용한 반도체 칩 패키지 {Tape Circuit Substrate Having Wavy Beam Leads And Semiconductor Chip Package Using The Same}
도 1A 및 도 1B는 테이프 배선 기판을 이용한 종래의 반도체 칩 패키지를 나타내는 평면도 및 단면도이다.
도 2는 종래의 반도체 칩 패키지에서 발생하는 빔 리드 불량을 설명하기 위한 도면이다.
도 3은 도 2의 빔 리드 불량을 나타내는 주사 전자 현미경(SEM) 사진이다.
도 4A 및 도 4B는 본 발명의 제1 실시예에 따른 반도체 칩 패키지를 나타내는 평면도 및 단면도이다.
도 5A, 도 5B, 도 5C는 본 발명에 따른 테이프 배선 기판의 빔 리드 변형예를 나타내는 평면도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 8은 본 발명의 제1-제3 실시예에 따른 반도체 칩 패키지의 실장 구조를 나타내는 사시도이다.
도 9A 및 도 9B는 본 발명의 제4 실시예에 따른 반도체 칩 패키지를 나타내는 평면도 및 단면도이다.
도 10A 및 도 10B는 본 발명의 제5 실시예에 따른 반도체 칩 패키지를 나타내는 평면도 및 단면도이다.
도 11은 본 발명의 제6 실시예에 따른 반도체 칩 패키지를 나타내는 평면도이다.
도 12는 본 발명의 제4-제6 실시예에 따른 반도체 칩 패키지의 실장 구조를 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400, 500, 600, 700: 반도체 칩 패키지
10, 30, 50, 60, 70a, 70b, 70c: 테이프 배선 기판(tape circuit substrate)
11, 31, 51, 61, 71: 베이스 필름(base film)
12, 32, 52, 62, 72: 빔 리드(beam lead)
32-2: 파상부(wavy portion; 波狀部)
13, 33, 53: 보호층(protective layer)
14, 34, 74: 개구부(opening; 開口部)
20, 40, 80a, 80b, 80c: 집적회로 칩(integrated circuit chip)
21, 41, 81a, 81b, 81c, 81d: 칩 패드(chip pad)
22, 42: 칩 범프(chip bump)
23, 43, 83: 밀봉 수지(sealing resin)
75: 접합 물질(adhesive material)
76: 솔더 볼(solder ball)
본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 구체적으로는 빔 리드(beam lead)가 형성된 테이프 배선 기판을 이용하여 패키지를 구현한 반도체 칩 패키지에 관한 것이다.
반도체 소자의 고집적화 추세에 따라 반도체 칩 패키지를 제조하기 위한 조립 기술도 지속적으로 발전하고 있다. 또한, 개인 휴대용 통신 제품, 액정 디스플레이(LCD) 제품 등의 급속한 시장 확대에 따라, 반도체 패키지의 소형화, 박형화, 경량화 추세도 이어지고 있다. 이러한 추세에 대응하기 위하여 개발된 패키지 유형 중의 하나가 테이프 배선 기판을 이용하는 반도체 칩 패키지이다. 예를 들어, 테이프 캐리어 패키지(tape carrier package; TCP), 칩-온-필름(chip-on-film; COF) 패키지, 마이크로 볼 그리드 어레이(micro ball grid array; μBGA) 패키지 등이 이에 해당된다.
테이프 배선 기판을 이용한 반도체 칩 패키지는 이른바 탭(TAB; tape automated bonding)으로 알려진 본딩 기술을 사용하여 집적회로 칩과 테이프 배선 기판 사이의 상호 연결을 구현한다. 테이프 배선 기판을 이용한 반도체 칩 패키지 의 한 예가 도 1A 및 도 1B에 도시되어 있다. 도 1A는 평면도이며, 도 1B는 도 1A의 IB-IB선을 따라 절단한 단면도이다.
도 1A와 도 1B를 참조하면, 반도체 칩 패키지(100)의 집적회로 칩(20)은 상부면에 형성된 다수의 칩 패드(21)들을 구비하며, 각각의 칩 패드(21)에는 칩 범프(22)가 형성된다. 테이프 배선 기판(10)은 베이스 필름(11)과 다수의 빔 리드(12)들과 보호층(13)으로 구성된다. 베이스 필름(11)은 폴리이미드(polyimide) 재질로 이루어지며, 그 중앙에 장방형의 개구부(14)가 형성된다. 베이스 필름(11)의 개구부(14)는 집적회로 칩(20)을 노출시키기 위한 것이다. 구리 재질의 빔 리드(12)는 베이스 필름(11)의 하부면에 형성되고, 그 끝부분이 개구부(14) 안으로 돌출된다. 보호층(13)은 빔 리드(12)를 보호하기 위하여 베이스 필름(11)의 하부면에 형성되며, 예를 들어 솔더 레지스트(solder resist)로 이루어진다.
개구부(14) 안으로 돌출된 빔 리드(12)는 약 500℃의 고온 하에서 기계적인 압력을 가하여 칩 범프(22)와 접합을 이룬다. 이는 탭 기술에서의 내부 리드 본딩(inner lead bonding; ILB)으로 잘 알려져 있다. 전형적인 본딩 기술 중의 하나인 와이어 본딩(wire bonding)과 달리, 탭 기술의 내부 리드 본딩은 집적회로 칩의 칩 패드들과 배선 기판의 빔 리드들을 일괄적으로 연결할 수 있는 장점이 있다. 내부 리드 본딩이 완료된 후, 집적회로 칩(20)의 상부면과 측면 및 개구부(14)에 노출된 빔 리드(12)는 밀봉 수지(23)에 의하여 밀봉된다.
전술한 구조의 반도체 칩 패키지(100)는 테이프 배선 기판(10)의 구성요소간 열팽창계수의 차이로 인하여 신뢰성 문제를 안고 있다. 테이프 배선 기판(10)의 구성요소인 폴리이미드 베이스 필름(11), 구리 빔 리드(12), 솔더 레지스트 보호층(13)은 열팽창계수가 각각 약 20ppm/℃, 약 17ppm/℃, 약 160ppm/℃이다. 따라서, 고온 고압 하에서 이루어지는 내부 리드 본딩을 거치면서 테이프 배선 기판(10)의 구성요소들은 도 2에 도시된 바와 같이 서로 다른 비율로 열팽창을 하게 된다. 이는 결국 칩 범프(22)와 접합된 빔 리드(12)에 열적 기계적 응력(S)을 발생시키고, 빔 리드(12)의 굴곡 부위(12a)에 끊김을 유발한다. 이러한 빔 리드 불량의 예가 도 3에 나타나 있다.
따라서, 본 발명의 목적은 테이프 배선 기판의 빔 리드에 발생하는 끊김 불량을 방지하여 집적회로 칩과 테이프 배선 기판 사이의 접합 신뢰성을 향상시키고자 하는 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 파상(波狀)의 빔 리드를 구비하는 테이프 배선 기판과 그를 이용한 반도체 칩 패키지를 제공한다. 본 발명에 따른 반도체 칩 패키지는 집적회로 칩과 테이프 배선 기판으로 이루어진다. 집적회로 칩은 그 상부면에 형성된 다수의 칩 패드들을 포함한다. 테이프 배선 기판은 베이스 필름과 다수의 빔 리드들을 포함한다. 빔 리드들은 베이스 필름의 제1 면에 형성되며, 각각의 빔 리드의 한쪽 끝부분은 베이스 필름으로부터 칩 패드 쪽으로 돌출되어 각각의 칩 패드에 접합되며, 특히 빔 리드의 돌출된 부분에는 파상부(波狀部)가 형성되는 것이 특징이다.
베이스 필름은 유연성이 있는 필름인 것이 바람직하며, 빔 리드의 파상부(波狀部)는 반원 형태, S자 형태, 지그재그 형태 등의 여러 가지 모양을 가질 수 있다. 집적회로 칩은 각각의 칩 패드에 형성된 칩 범프를 더 포함할 수 있다. 또한, 본 발명의 패키지는 칩 패드들과 빔 리드들의 접합 부분을 밀봉하는 밀봉 수지를 더 포함할 수 있다.
본 발명의 패키지에 있어서, 외부 접속 단자는 빔 리드의 반대쪽 끝부분 또는 솔더 볼이다. 솔더 볼은 베이스 필름의 제2 면에 형성되고 빔 리드와 전기적으로 연결된다. 빔 리드의 끝부분이 외부 접속 단자가 되는 경우, 베이스 필름의 중앙부에 형성된 개구부를 통하여 집적회로 칩의 상부면에 있는 칩 패드가 노출되거나, 베이스 필름에 의하여 집적회로 칩의 상부면 전체가 가려진다. 이 경우, 테이프 배선 기판은 빔 리드를 보호하기 위하여 베이스 필름의 제1 면과 빔 리드 상에 형성된 보호층을 더 포함할 수 있다. 또한, 베이스 필름의 제1 면은 집적회로 칩의 상부면과 마주 향하거나 같은 방향으로 향한다.
솔더 볼이 외부 접속 단자가 되는 경우, 테이프 배선 기판은 칩 패드들을 노출시키면서 집적회로 칩의 상부면에 위치한다. 이 경우, 칩 패드들은 집적회로 칩의 상부면 가장자리를 따라 배열되거나, 중앙부를 따라 배열되거나, 가장자리와 중앙부를 따라 배열된다. 또한, 테이프 배선 기판과 집적회로 칩의 상부면 사이에는 에폭시 또는 탄성 중합체와 같은 접합 물질이 개재될 수 있다. 탄성 중합체는 예컨대 엘라스토머 또는 실리콘 계열의 접합 물질이다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설 명하도록 한다. 첨부 도면에서 일부 구성요소는 도면의 명확한 이해를 돕기 위해 다소 과장되거나 개략적으로 도시되거나 또는 생략되었으며, 동일한 구성요소는 동일한 참조부호를 사용하였다.
도 4A 및 도 4B는 본 발명의 제1 실시예에 따른 반도체 칩 패키지를 나타내는 평면도 및 단면도이다. 도 4B는 도 4A의 IVB-IVB선을 따라 절단한 단면도이다. 도 4A와 도 4B에 도시된 바와 같이, 반도체 칩 패키지(200)는 집적회로 칩(40)과 테이프 배선 기판(30)으로 구성되며, 탭 기술의 내부 리드 본딩을 사용하여 집적회로 칩(40)과 테이프 배선 기판(30) 사이의 상호 연결을 구현한다.
집적회로 칩(40)은 예컨대 LCD 패널(panel)을 구동하는 LDI(LCD driver IC) 칩이지만, 반드시 이에 한정되는 것은 아니다. 집적회로 칩(40)은 상부면(즉, 활성면)에 형성된 다수의 칩 패드(41)들을 구비한다. 각각의 칩 패드(41)에는 칩 범프(42)가 형성된다. 칩 범프(42)는 금(Au), 구리(Cu), 니켈(Ni), 솔더(solder) 등과 같은 금속으로 이루어진다.
테이프 배선 기판(30)은 베이스 필름(31)과 다수의 빔 리드(32)들과 보호층(33)으로 구성된다. 베이스 필름(31)은 예를 들어 폴리이미드(polyimide) 필름과 같이 유연성이 있는 필름이다. 베이스 필름(31)의 중앙에는 집적회로 칩(40)의 상부면 전체 또는 일부를 노출시키기 위하여 장방형의 개구부(34)가 형성된다. 구리 재질의 빔 리드(32)는 베이스 필름(31)의 하부면에 형성되고, 안쪽 끝부분이 베이스 필름(31)으로부터 개구부(34) 안쪽으로 돌출된다. 보호층(33)은 빔 리드(32)를 보호하기 위하여 베이스 필름(31)의 하부면과 빔 리드(32) 상에 형성되 며, 예를 들어 솔더 레지스트(solder resist)로 이루어진다.
개구부(34) 안으로 돌출된 빔 리드(32)는 내부 리드 본딩에 의하여 칩 범프(42)와 접합을 이룬다(도 4B의 32-3). 집적회로 칩(40)의 상부면과 측면 및 개구부(34) 안에 돌출된 빔 리드(32)는 에폭시(epoxy) 등의 밀봉 수지(43)에 의하여 밀봉된다. 편의상 도 4A에는 밀봉 수지(43)가 도시되지 않았다. 한편, 빔 리드(32)의 바깥쪽 끝부분(도시되지 않음)은 패키지(200)의 외부 접속 단자로서, 예컨대 인쇄 회로 기판 및 LCD 패널에 연결된다. 이에 대해서는 도 8을 참조하여 추후 설명한다.
베이스 필름(31)의 모서리(31a)로부터 개구부(34) 안쪽으로 돌출된 빔 리드(32)는 폭 방향(즉, 수평 방향)으로 구부러진 형태를 가진다. 이하, 빔 리드(32)의 이 부위를 파상부(32a; 波狀部)라 부르기로 한다. 빔 리드(32)의 파상부(32a)를 확대한 형태가 도 5A에 예시되어 있다. 빔 리드의 파상부(32a)는 도 5A의 반원 형태 이외에도 여러 가지 모양으로 변형할 수 있다. 도 5B와 도 5C는 빔 리드의 변형예로서, 도 5B는 S자 형태의 파상부(32b)를 가지는 빔 리드를, 도 5C는 지그재그 형태의 파상부(32c)를 가지는 빔 리드를 예시한다. 이러한 파상부(32a, 32b, 32c)의 형태와 크기는 빔 리드(32)의 폭과 두께, 공정 조건 등에 따라 결정할 수 있다. 이하, 빔 리드의 파상부에 대하여 자세히 설명한다.
도 4B, 도 5A, 도 5B, 도 5C에서 보듯이, 빔 리드의 파상부(32a, 32b, 32c)는 목 부분(32-1), 굴곡 부분(32-2) 및 말단 부분(32-3)으로 구성된다. 목 부분(32-1)은 베이스 필름(31)과 접하고 있는 빔 리드 부위로, 베이스 필름(31)의 모서리(31a)와 수직한 방향으로 신장되어 있다. 목 부분(32-1)의 길이는 베이스 필름(31)의 모서리(31a)로부터 집적회로 칩(40)의 칩 패드(41) 및 칩 범프(42)까지의 거리에 따라서 결정되며, 약 40㎛~80㎛, 바람직하게는 약 55㎛~75㎛이다. 굴곡 부분(32-2)은 테이프 배선 기판의 빔 리드에 발생하는 끊김 불량을 방지하여 집적회로 칩과 테이프 배선 기판 사이의 접합 신뢰성을 향상시키기 위하여 형성된 부분으로, 앞서 설명한 바와 같이 반원 형태, S자 형태 및 지그재그 형태를 가질 수 있다. 굴곡 부분(32-2)의 길이는 전술한 목 부분(32-1)의 길이와 마찬가지로 베이스 필름(31)의 모서리(31a)로부터 집적회로 칩(40)의 칩 패드(41) 및 칩 범프(42)까지의 거리에 따라서 결정된다. 굴곡 부분(32-2)의 길이는 약 100㎛~500㎛, 바람직하게는 150㎛~450㎛이다. 말단 부분(32-3)은 집적회로 칩(40)의 칩 패드(41) 또는 칩 범프(42)와 접속하는 부분으로, 상기한 목 부분(32-1)과 동일한 연장선 상에 위치하는 것이 바람직하다. 말단 부분(32-3)의 길이는 목 부분(32-1), 굴곡 부분(32-2)의 길이와 마찬가지로 베이스 필름(31)의 모서리(31a)로부터 집적회로 칩(40)의 칩 패드(41) 및 칩 범프(42)까지의 거리 뿐만 아니라, 칩 패드(41) 및 칩 범프(42)의 크기에 따라서 결정된다. 한편, 빔 리드(32)의 폭(W)은 칩 패드(41) 및 칩 범프(42)의 크기 및 거리에 따라서 결정되며, 50㎛ 이하, 바람직하게는 10㎛~30㎛이다.
다시 도 4를 참조하면, 빔 리드(32)의 파상부(32a)는 테이프 배선 기판(30)의 구성요소간 열팽창계수의 차이로 인하여 빔 리드(32)에 발생하는 응력을 분산시키는 작용을 한다. 파상부(32a)의 이러한 작용에 의하여 빔 리드(32)의 끊김과 같은 불량을 효과적으로 방지할 수 있다. 한편, 전술한 바와 같이, 빔 리드(32)의 목 부분(32-1)은 개구부(34) 안쪽에 수평 방향으로 약간 돌출된 후 칩 범프(42) 쪽으로 꺾인다. 이러한 구조 역시 빔 리드(32)의 응력 분산에 효과적이다. 종래의 빔 리드는 도 4B에 이점쇄선으로 표시된 것처럼 개구부(34) 안쪽으로 돌출 되자마자 바로 꺾이도록 형성된다.
파상의 빔 리드가 형성된 테이프 배선 기판은 다른 유형의 반도체 칩 패키지에도 적용될 수 있다. 도 6과 도 7은 각각 본 발명의 제2, 제3 실시예에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 6에 도시된 반도체 칩 패키지(300)는 도 4에 도시된 제1 실시예의 패키지(200)와 유사하며, 다만 테이프 배선 기판(50)의 빔 리드(52)가 베이스 필름(51)의 상부면에 형성되는 점이 다르다. 도면에 직접적으로 나타나지 않았지만, 이 경우에도 빔 리드(52)에 수평 방향으로 파상부의 굴곡 부분(도 5의 32a, 32b, 32c)을 형성하여 집적회로 칩(40)과 테이프 배선 기판(50) 사이의 접합 신뢰성을 향상시킬 수 있다. 파상부의 형태와 크기는 전술한 제1 실시예와 마찬가지로 여러 가지로 구현될 수 있다.
도 7의 패키지(400)는 테이프 배선 기판(60)의 베이스 필름(61)에 개구부(도 4A의 34)가 형성되지 않은 경우이다. 이러한 구조의 테이프 배선 기판(60)에서도 빔 리드(62)에 수평 방향으로 파상부의 굴곡 부분(도 5의 32a, 32b, 32c)을 형성하여 접합 신뢰성을 향상시킬 수 있다.
이상 설명한 세가지 실시예의 반도체 칩 패키지(200, 300, 400)는 예를 들어 LCD 모듈에 사용된다. 그 경우의 패키지 실장 구조가 도 8에 도시되었으며, 도 4의 패키지(200)를 예로 들었다. LCD 모듈의 구성은 이미 잘 알려져 있고 본 발명을 이해하는데 반드시 필요한 것은 아니므로 자세한 도시 및 설명은 생략한다.
도 8을 참조하면, 패키지(200)는 LCD 패널(110)과 인쇄 회로 기판(140) 사이에 실장된다. LCD 패널(110)은 두 개의 기판, 예컨대 TFT(thin film transistor) 기판(120)과 컬러 필터(color filter) 기판(130)으로 구성된다. 패키지(200)의 빔 리드(32-4, 32-5)는 집적회로 칩(40)의 양쪽으로부터 베이스 필름(31)의 길이 방향을 따라 형성되며, 각각의 바깥쪽 끝부분은 패키지(200)의 외부 접속 단자로서 TFT 기판(120)과 컬러 필터 기판(130)에 연결된다. 즉, 패키지(200)의 출력 배선(32-4)이 되는 빔 리드는 TFT 기판(120)에 형성된 데이터 입력 패드(도시되지 않음)와 열압착에 의하여 연결되며, 패키지(200)의 입력 배선(32-5)이 되는 빔 리드는 인쇄 회로 기판(140)에 형성된 출력 패드(도시되지 않음)와 열압착에 의하여 연결된다.
파상의 빔 리드가 형성된 테이프 배선 기판은 또 다른 유형의 반도체 칩 패키지에 적용될 수 있다. 도 9A 및 도 9B는 본 발명의 제4 실시예에 따른 반도체 칩 패키지를 나타내는 평면도 및 단면도이다. 도 9B는 도 9A의 IXB-IXB선을 따라 절단한 단면도이다. 도 9A와 도 9B를 참조하면, 본 실시예의 패키지(500)는 집적회로 칩(80a)과 테이프 배선 기판(70a)으로 구성되며, 탭 기술의 내부 리드 본딩을 사용하여 집적회로 칩(80a)과 테이프 배선 기판(70a) 사이의 상호 연결을 구현한다.
집적회로 칩(80a)의 상부면에는 다수의 칩 패드(81a)들이 형성된다. 칩 패드(81a)들은 집적회로 칩(80a) 상부면의 가장자리를 따라 배열된다. 각각의 칩 패드(81a)에는 전술한 실시예들의 칩 범프가 형성될 수도 있다. 테이프 배선 기판(70a)은 베이스 필름(71)과 다수의 빔 리드(72)들로 이루어진다. 테이프 배선 기판(70a)은 집적회로 칩(80a)의 위쪽에 위치하며, 칩 패드(81a)들은 테이프 배선 기판(70a)의 외부로 노출된다. 테이프 배선 기판(70a)의 하부면과 집적회로 칩(80a)의 상부면 사이에는 접합 물질(75), 예컨대, 에폭시 또는 탄성 중합체가 개재될 수 있다. 탄성 중합체는 탄성을 가지는 접합 물질이며 엘라스토머(elastomer) 또는 실리콘(silicone) 계열의 접합 물질이 이에 해당된다.
빔 리드(72)는 베이스 필름(71)의 하부면에 형성되고, 그 끝부분이 베이스 필름(71)으로부터 칩 패드(81a) 쪽으로 돌출된다. 칩 패드(81a) 쪽으로 돌출된 빔 리드(72)는 파상부를 구비하며, 탭 기술의 내부 리드 본딩에 의하여 칩 패드(81a)와 접합된다. 집적회로 칩(80a)의 상부면과 칩 패드(81a) 쪽으로 돌출된 빔 리드(72)는 밀봉 수지(83)에 의하여 밀봉된다. 이 때, 집적회로 칩(80a)의 하부면도 밀봉 수지(83)에 의하여 밀봉할 수 있다. 베이스 필름(71)의 상부면에는 패키지(500)의 외부 접속 단자인 다수의 솔더 볼(76)들이 형성되고, 베이스 필름(71)에 형성된 접속 구멍(도시되지 않음)을 통하여 빔 리드(72)들과 연결된다.
이러한 패키지 구조에서도 집적회로 칩(80a)과 테이프 배선 기판(70a)이 상호 연결될 때 빔 리드(72)의 파상부로 인하여 접합 신뢰성이 향상된다.
제4 실시예의 패키지 구조와 유사하지만 집적회로 칩의 칩 패드 배열 위치에 따라 패키지 구조가 달라질 수 있으며, 이 경우에도 본 발명이 적용된다. 도 10A 및 도 10B는 본 발명의 제5 실시예에 따른 반도체 칩 패키지를 나타내는 평면도 및 단면도이다. 도 10B는 도 10A의 XB-XB선을 따라 절단한 단면도이다. 도 10A와 도 10B를 참조하면, 본 실시예의 반도체 칩 패키지(600)도 집적회로 칩(80b)과 테이프 배선 기판(70b)으로 구성되며, 탭 기술의 내부 리드 본딩을 사용하여 집적회로 칩(80b)과 테이프 배선 기판(70b) 사이의 상호 연결을 구현한다.
집적회로 칩(80b)의 상부면에 형성된 다수의 칩 패드(81b)들은 집적회로 칩(80b) 상부면의 중앙부를 따라 배열된다. 따라서, 테이프 배선 기판(70b)은 칩 패드(81b)들을 노출시키기 위한 개구부(74)를 가진다. 집적회로 칩(80b)의 위쪽에 위치하는 테이프 배선 기판(70b)은 베이스 필름(71)과 다수의 빔 리드(72)들로 이루어지며, 테이프 배선 기판(70b)의 하부면과 집적회로 칩(80b)의 상부면 사이에 에폭시 또는 탄성 중합체와 같은 접합 물질(75)이 개재된다.
빔 리드(72)는 베이스 필름(71)의 하부면에 형성되고, 그 끝부분이 베이스 필름(71)으로부터 개구부(74) 안으로 돌출된다. 돌출된 빔 리드(72)는 파상부를 가지며, 탭 기술의 내부 리드 본딩에 의하여 칩 패드(81b)와 접합된다. 개구부(74) 안쪽의 집적회로 칩(80b) 상부면과 빔 리드(72)는 밀봉 수지(83)에 의하여 밀봉된다. 이 때, 집적회로 칩(80b)의 측면과 하부면도 밀봉 수지(83)에 의하여 밀봉할 수 있음은 물론이다. 베이스 필름(71)의 상부면에는 다수의 솔더 볼(76)들이 형성되고, 베이스 필름(71)에 형성된 접속 구멍(도시되지 않음)을 통하여 빔 리드(72)들과 연결된다.
이러한 패키지 구조에서도 빔 리드(72)의 파상부는 집적회로 칩(80b)과 테이프 배선 기판(70b) 사이의 상호 접합 신뢰성을 향상시킨다.
한편, 제4 실시예와 제5 실시예가 혼합된 형태로서, 집적회로 칩의 칩 패드들이 칩 상부면의 가장자리와 중앙부를 따라 모두 배열될 수도 있다. 이러한 경우가 도 11에 도시된 본 발명의 제6 실시예이다. 도 11을 참조하면, 일부의 칩 패드(81c)들은 집적회로 칩(80c) 상부면의 가장자리를 따라 배열되고, 다른 일부의 칩 패드(81d)들은 중앙부를 따라 배열된다.
칩 패드(81c, 81d)들을 노출시키기 위하여 테이프 배선 기판(70c)은 집적회로 칩(80c)보다 크기가 작으며 중앙부에 개구부(74)가 형성된다. 테이프 배선 기판(70c)은 베이스 필름(71)과 다수의 빔 리드(72)들로 이루어지며, 테이프 배선 기판(70c)과 집적회로 칩(80c) 사이에 에폭시 또는 탄성 중합체와 같은 접합 물질(75)이 개재된다. 베이스 필름(71)의 하부면에 형성된 빔 리드(72)는 파상부를 가지며, 칩 패드(81c, 81d)와 각각 접합된다. 또한, 베이스 필름(71) 상부면에 솔더 볼(76)들이 형성되며, 칩 패드(81c, 81d)와 빔 리드(72)의 접합 부분과 집적회로 칩(80c)의 상부면은 밀봉 수지(도시되지 않음)에 의하여 밀봉되며, 경우에 따라 집적회로 칩(80c)의 측면과 하부면도 밀봉할 수 있다.
제6 실시예의 패키지(700)에서도 빔 리드(72)의 파상부는 집적회로 칩(80c)과 테이프 배선 기판(70c) 사이의 상호 접합 신뢰성을 향상시킨다.
이상 설명한 제4, 제5, 제6 실시예와 같이 패키지의 외부 접속 단자가 볼 형태인 경우, 패키지의 실장 구조는 도 12에 도시된 바와 같다. 이는 플립 칩 본딩(flip chi bonding) 기술로 잘 알려져 있으며, 패키지(500, 600, 700)의 솔더 볼(76)이 외부의 회로 기판(90)에 직접 접합된다.
이상 설명한 바와 같이, 본 발명의 반도체 칩 패키지는 테이프 배선 기판의 빔 리드에 파상부가 형성되기 때문에, 탭 기술의 내부 리드 본딩을 이용하여 집적회로 칩과 테이프 배선 기판을 상호 연결할 때 열적 기계적 응력에 의한 빔 리드의 끊김 불량을 방지할 수 있고 접합 신뢰성을 향상시킬 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예들에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (31)

  1. 베이스 필름과, 상기 베이스 필름에 형성된 다수의 빔 리드들을 포함하는 테이프 배선 기판에 있어서,
    상기 각각의 빔 리드의 끝 부분이 상기 베이스 필름으로부터 돌출되되,
    상기 빔 리드의 돌출된 부분이 상기 베이스 필름에 접하며 상기 베이스 필름의 모서리와 수직하고 베이스 필름에 수평하는 방향으로 소정 길이 돌출된 후 하부로 꺾인 목 부분과 상기 목 부분의 꺾인 부분에서 신장되며 상기 빔 리드의 폭 방향으로 굴곡이 이루어지는 굴곡 부분 및 상기 굴곡 부분과 연결되며 상기 목 부분과 수평하는 방향으로 형성된 말단 부분으로 구분되는 파상부(波狀部)를 포함하는 것을 특징으로 하는 테이프 배선 기판.
  2. 제1 항에 있어서, 상기 베이스 필름은 유연성이 있는 필름인 것을 특징으로 하는 테이프 배선 기판.
  3. 제1 항 또는 제2 항에 있어서, 상기 파상부는 반원 형태, S자 형태, 지그재그 형태 중의 어느 하나로 이루어지는 것을 특징으로 하는 테이프 배선 기판.
  4. 집적회로 칩과 테이프 배선 기판을 포함하는 반도체 칩 패키지에 있어서,
    상기 집적회로 칩은 상부면에 형성된 다수의 칩 패드들을 포함하며,
    상기 테이프 배선 기판은 베이스 필름과, 상기 베이스 필름의 제1 면에 형성된 다수의 빔 리드들을 포함하고,
    상기 각각의 빔 리드의 한쪽 끝 부분은 상기 베이스 필름으로부터 상기 칩 패드 쪽으로 돌출되어 상기 각각의 칩 패드에 접합되며,
    상기 빔 리드의 돌출된 부분이 상기 베이스 필름에 접하며 상기 베이스 필름의 모서리와 수직하고 베이스 필름에 수평하는 방향으로 소정 길이 돌출된 후 하부로 꺾인 목 부분과, 상기 목 부분의 꺾인 부분에서 신장되며 상기 빔 리드의 폭 방향으로 굴곡이 이루어지는 굴곡 부분 및 상기 굴곡 부분과 연결되며 상기 목 부분과 수평하는 방향으로 형성된 말단 부분으로 구분되는 파상부(波狀部)를 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  5. 제4 항에 있어서, 상기 베이스 필름은 유연성이 있는 필름인 것을 특징으로 하는 반도체 칩 패키지.
  6. 제4 항 또는 제5 항에 있어서, 상기 파상부는 반원 형태, S자 형태, 지그재그 형태 중의 어느 하나로 이루어지는 것을 특징으로 하는 반도체 칩 패키지.
  7. 삭제
  8. 제1 항에 있어서, 상기 목 부분이 상기 베이스 필름으로부터 돌출된 길이는 40~80㎛이고, 상기 굴곡 부분의 길이는 100~500㎛이고, 상기 빔 리드의 폭은 50㎛ 이하인 것을 특징으로 하는 반도체 칩 패키지.
  9. 제8 항에 있어서, 상기 목 부분의 길이는 55~75㎛인 것을 특징으로 하는 반도체 칩 패키지.
  10. 제8 항에 있어서, 상기 빔 리드의 폭은 10~30㎛인 것을 특징으로 하는 반도체 칩 패키지.
  11. 제4 항 또는 제5 항에 있어서, 상기 집적회로 칩은 상기 각각의 칩 패드에 형성된 칩 범프를 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  12. 제4 항 또는 제5 항에 있어서, 상기 칩 패드들과 상기 빔 리드들의 접합 부분을 밀봉하는 밀봉 수지를 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  13. 제4 항 또는 제5 항에 있어서, 상기 각각의 빔 리드의 반대쪽 끝부분은 외부 접속 단자인 것을 특징으로 하는 반도체 칩 패키지.
  14. 제13 항에 있어서, 상기 베이스 필름은 중앙부에 형성된 개구부를 포함하며, 상기 개구부를 통하여 상기 집적회로 칩의 상부면에 있는 상기 칩 패드가 노출되는 것을 특징으로 하는 반도체 칩 패키지.
  15. 제14 항에 있어서, 상기 베이스 필름의 제1 면은 상기 집적회로 칩의 상부면과 마주 향하는 것을 특징으로 하는 반도체 칩 패키지.
  16. 제14 항에 있어서, 상기 베이스 필름의 제1 면은 상기 집적회로 칩의 상부면과 같은 방향으로 향하는 것을 특징으로 하는 반도체 칩 패키지.
  17. 제13 항에 있어서, 상기 베이스 필름은 상기 집적회로 칩의 상부면 전체를 가리며, 상기 베이스 필름의 제1 면은 상기 집적회로 칩의 상부면과 마주 향하는 것을 특징으로 하는 반도체 칩 패키지.
  18. 제13 항에 있어서, 상기 테이프 배선 기판은 상기 빔 리드를 보호하기 위하여 상기 베이스 필름의 제1 면과 상기 빔 리드 상에 형성된 보호층을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  19. 집적회로 칩과 테이프 배선 기판을 포함하는 반도체 칩 패키지에 있어서,
    상기 집적회로 칩은 상부면에 형성된 다수의 칩 패드들을 포함하며,
    상기 테이프 배선 기판은 베이스 필름과, 상기 베이스 필름의 제1 면에 형성된 다수의 빔 리드들을 포함하고, 상기 베이스 필름의 제2 면에 형성되어 상기 빔 리드들의 한쪽 끝 부분과 전기적으로 연결된 다수의 솔더 볼들을 포함하며, 상기 각각의 빔 리드의 다른쪽 끝 부분은 상기 베이스 필름으로부터 상기 칩 패드 쪽으로 돌출되어 상기 각각의 칩 패드에 접합되며,
    상기 빔 리드의 돌출된 부분이 상기 베이스 필름에 접하며 상기 베이스 필름의 모서리와 수직하고 베이스 필름에 수평하는 방향으로 소정 길이 돌출된 후 하부로 꺾인 목 부분과, 상기 목 부분의 꺾인 부분에서 신장되며 상기 빔 리드의 폭 방향으로 굴곡이 이루어지는 굴곡 부분 및 상기 굴곡 부분과 연결되며 상기 목 부분과 수평하는 방향으로 형성된 말단 부분으로 구분되는 파상부(波狀部)를 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  20. 제19 항에 있어서, 상기 테이프 배선 기판은 상기 칩 패드들을 노출시키면서 상기 집적회로 칩의 상부면에 위치하는 것을 특징으로 하는 반도체 칩 패키지.
  21. 제19 항에 있어서, 상기 칩 패드들은 상기 집적회로 칩의 상부면 가장자리를 따라 배열되는 것을 특징으로 하는 반도체 칩 패키지.
  22. 제19 항에 있어서, 상기 칩 패드들은 상기 집적회로 칩의 상부면 중앙부를 따라 배열되는 것을 특징으로 하는 반도체 칩 패키지.
  23. 제19 항에 있어서, 상기 칩 패드들은 상기 집적회로 칩의 상부면 가장자리와 중앙부를 따라 배열되는 것을 특징으로 하는 반도체 칩 패키지.
  24. 제19 항에 있어서, 상기 테이프 배선 기판과 상기 집적회로 칩의 상부면 사이에 개재된 접합 물질을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  25. 제24 항에 있어서, 상기 접합 물질은 에폭시 또는 탄성 중합체인 것을 특징으로 하는 반도체 칩 패키지.
  26. 제25 항에 있어서, 상기 탄성 중합체는 엘라스토머인 것을 특징으로 하는 반도체 칩 패키지.
  27. 제19 항에 있어서, 상기 파상부는 반원 형태, S자 형태, 지그재그 형태 중의 어느 하나로 이루어지는 것을 특징으로 하는 반도체 칩 패키지.
  28. 삭제
  29. 제19 항에 있어서, 상기 목 부분이 상기 베이스 필름으로부터 돌출된 길이는 40~80㎛이고, 상기 굴곡 부분의 길이는 100~500㎛이고, 상기 빔 리드의 폭은 50㎛ 이하인 것을 특징으로 하는 반도체 칩 패키지.
  30. 제29 항에 있어서, 상기 목 부분의 길이는 55~75㎛인 것을 특징으로 하는 반도체 칩 패키지.
  31. 제30 항에 있어서, 상기 빔 리드의 폭은 10~30㎛인 것을 특징으로 하는 반도체 칩 패키지.
KR1020030015179A 2003-03-11 2003-03-11 파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를이용한 반도체 칩 패키지 KR100549409B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020030015179A KR100549409B1 (ko) 2003-03-11 2003-03-11 파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를이용한 반도체 칩 패키지
JP2003098390A JP2004274007A (ja) 2003-03-11 2003-04-01 波状のビームリードを備えたテープ配線基板及びそれを用いた半導体チップパッケージ
US10/739,456 US7247936B2 (en) 2003-03-11 2003-12-17 Tape circuit substrate having wavy beam leads and semiconductor chip package using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030015179A KR100549409B1 (ko) 2003-03-11 2003-03-11 파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를이용한 반도체 칩 패키지

Publications (2)

Publication Number Publication Date
KR20040080275A KR20040080275A (ko) 2004-09-18
KR100549409B1 true KR100549409B1 (ko) 2006-02-08

Family

ID=32960199

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030015179A KR100549409B1 (ko) 2003-03-11 2003-03-11 파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를이용한 반도체 칩 패키지

Country Status (3)

Country Link
US (1) US7247936B2 (ko)
JP (1) JP2004274007A (ko)
KR (1) KR100549409B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3736638B2 (ja) 2003-10-17 2006-01-18 セイコーエプソン株式会社 半導体装置、電子モジュール及び電子機器
JP3698155B2 (ja) 2003-11-28 2005-09-21 セイコーエプソン株式会社 半導体装置及びその製造方法、電子モジュール並びに電子機器
DE102006024652B4 (de) * 2005-05-24 2012-11-08 Samsung Electronics Co., Ltd. Bauelement mit TAB-Packung und zugehöriges Herstellungsverfahren
US8164168B2 (en) 2006-06-30 2012-04-24 Oki Semiconductor Co., Ltd. Semiconductor package
JP2010272680A (ja) * 2009-05-21 2010-12-02 Elpida Memory Inc 半導体装置
KR102071078B1 (ko) * 2012-12-06 2020-01-30 매그나칩 반도체 유한회사 멀티 칩 패키지
JP6182928B2 (ja) * 2013-03-27 2017-08-23 セイコーエプソン株式会社 半導体装置
JP6513465B2 (ja) * 2015-04-24 2019-05-15 日本航空電子工業株式会社 リード接合構造
US20190165108A1 (en) * 2017-11-30 2019-05-30 Raytheon Company Reconstituted wafer structure

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3484554B2 (ja) * 1995-02-28 2004-01-06 日本テキサス・インスツルメンツ株式会社 半導体装置
JPH08316270A (ja) 1995-05-23 1996-11-29 Hitachi Ltd テープキャリアおよびそれを用いた半導体装置
JP3534583B2 (ja) 1997-01-07 2004-06-07 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3779789B2 (ja) * 1997-01-31 2006-05-31 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR100282003B1 (ko) * 1997-10-15 2001-02-15 윤종용 칩 스케일 패키지
KR100495420B1 (ko) 1998-02-13 2005-09-15 삼성전자주식회사 테이프캐리어패키지의고정구조
JP3533519B2 (ja) 2000-03-09 2004-05-31 株式会社アドバンスト・ディスプレイ Ｔｆｔ基板、フィルムキャリアおよび液晶表示素子の製法

Also Published As

Publication number Publication date
JP2004274007A (ja) 2004-09-30
US20040178501A1 (en) 2004-09-16
KR20040080275A (ko) 2004-09-18
US7247936B2 (en) 2007-07-24

Similar Documents

Publication Publication Date Title
US6593648B2 (en) Semiconductor device and method of making the same, circuit board and electronic equipment
KR100323052B1 (ko) 표시장치
KR100600683B1 (ko) 반도체 장치 및 그 제조 방법
US6984889B2 (en) Semiconductor device
KR0169274B1 (ko) 반도체장치 및 그 제조방법
TWI381464B (zh) The bump structure and its making method
EP0896368A1 (en) Film carrier tape, semiconductor assembly, semiconductor device, manufacturing method therefor, mounting board, and electronic equipment
KR100699823B1 (ko) 저가형 플랙서블 필름 패키지 모듈 및 그 제조방법
JPH11204720A (ja) 半導体装置及びその製造方法
US6521483B1 (en) Semiconductor device, method of manufacture thereof, circuit board, and electronic device
JP2002110898A (ja) 半導体装置
JP2003133518A (ja) 半導体モジュール
US20090001567A1 (en) IC chip with finger-like bumps
KR101457335B1 (ko) 배선기판, 이를 갖는 테이프 패키지 및 표시장치
KR20050023930A (ko) 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
KR100248313B1 (ko) 개선된 접속 단자를 갖는 테이프 캐리어 패키지 및 이를 외부 회로 기판에 전기적으로 상호 접속하는 방법
KR100549409B1 (ko) 파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를이용한 반도체 칩 패키지
TW471077B (en) Bump forming method, bump forming bonding tool, semiconductor wafer, semiconductor chip, semiconductor device, manufacture thereof, circuit board and electronic machine
KR19980068343A (ko) 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
KR100196119B1 (ko) 반도체장치 및 그 제조방법 및 전자 장치
JP3659872B2 (ja) 半導体装置
US6608387B2 (en) Semiconductor device formed by mounting semiconductor chip on support substrate, and the support substrate
KR100235107B1 (ko) 탭 패키지
KR20080061602A (ko) 탭 패키지용 반도체 칩
CN214542219U (zh) 覆晶封装结构

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100114

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee