CN1610107A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1610107A
CN1610107A CNA2004100852826A CN200410085282A CN1610107A CN 1610107 A CN1610107 A CN 1610107A CN A2004100852826 A CNA2004100852826 A CN A2004100852826A CN 200410085282 A CN200410085282 A CN 200410085282A CN 1610107 A CN1610107 A CN 1610107A
Authority
CN
China
Prior art keywords
semiconductor chip
substrate
electrode
semiconductor device
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100852826A
Other languages
English (en)
Other versions
CN1332444C (zh
Inventor
内田将巳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1610107A publication Critical patent/CN1610107A/zh
Application granted granted Critical
Publication of CN1332444C publication Critical patent/CN1332444C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09263—Meander
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供一种半导体装置，包括：形成多条引线(22)的基板(20)、和在基板(20)上按照具有多个电极(14)的面与基板(20)相面对那样搭载的半导体芯片(10)。各个引线(22)包括：与任何一个电极(14)接合的第1部分(24)、和从与半导体芯片(10)重叠的领域的内侧开始向外侧引出的第2部分(26)。第2部分(26)，弯曲后全部附着在基板(20)上。这样，可以提高引线以及电极的电连接的可靠性。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。
背景技术
COF(Chip On Film)的安装形式，就是在基板上搭载半导体芯片。基板和半导体芯片，由于其热膨胀系数不同，在基板上形成的引线，与半导体芯片的电极接合的部分产生了压力。由于因该压力而容易造成微细的引线断线，因此要求防止这种情况。而且，由于基板和半导体芯片的热膨胀系数有差别，如果增大引线和电极，便不能够确保良好的电连接。
发明内容
本发明的目的在于提高引线以及电极的电连接的可靠性。
(1)有关本发明的半导体装置，包括：形成了多条引线的基板、和按照具有多个电极的面与上述基板相面对那样搭载在上述基板的半导体芯片，各个上述引线包括：与任何一个上述电极接合的第1部分、和从与上述半导体芯片重叠的区域内侧向外侧引出的第2部分；上述第2部分，弯曲后整体附着在上述基板上。
根据本发明，第2部分由于弯曲而不容易断线。这样，就能够提高引线以及电极的电连接的可靠性。
(2)有关本发明的半导体装置，包括：形成了多条引线的基板、和按照具有多个电极的面与上述基板相面对那样搭载在上述基板的半导体芯片，各个上述引线包括：与任何一个上述电极接合的第1部分、从上述第1部分延续引出的第2部分；上述第2部分，弯曲后整体附着在上述基板上。
根据本发明，第2部分由于弯曲的而不容易断线。这样，就能够提高引线以及电极的电连接可靠性。
(3)在该半导体装置中，也可以是上述多个电极，沿着上述半导体芯片的一边排列配置；各个上述引线，配置成与上述一边交叉；接合的上述第1部分以及任何一个上述电极，配置成上述第1部分与上述半导体芯片的上述一边的中央方向偏离。
(4)在该半导体装置中，也可以是上述第2部分，按照远离上述半导体芯片的上述一边的中央的方向突出那样，从上述第1部分开始弯曲。
(5)在该半导体装置中，也可以是各个上述引线进一步具有第3部分，从上述第2部分开始，在与上述第1部分相反的方向上延续延伸；上述第1以及第3部分配置成在1条直线上延伸。
(6)在该半导体装置中，也可以是各个上述引线进一步具有第3部分，从上述第2部分开始，在与上述第1部分相反的方向上延续延伸；上述第1部分配置成在第1直线上延伸；上述第3部分配置成在从上述第1直线开始，在与上述第2部分的突出方向上平行偏离的第2直线上延伸。
(7)在该半导体装置中，也可以是上述多个电极排列配置成锯齿状。
(8)有关本发明的半导体装置的制造方法，包含：(a)对形成了多条引线的基板、和具有多个电极的半导体芯片进行加热的工序；(b)在上述基板上按照各个上述引线与任何一个上述电极相面对那样搭载上述半导体芯片的工序；和(c)将上述引线和上述电极接合的工序；上述基板，由比上述半导体芯片的线膨胀率大的材料形成；在上述(a)工序中，采用加热前后的长度变化率相同的温度，分别对上述基板以及上述半导体芯片进行加热。
根据本发明，由于采用加热前后的长度变化率相同的温度，分别对上述基板以及上述半导体芯片进行加热，可以缩小导线以及电极的偏离。这样，就能够提高导线以及电极的电连接的可靠性。
(9)有关本发明的半导体装置的制造方法，包含：(a)对形成了多条引线的基板、和具有多个电极的半导体芯片进行加热，同时让其膨胀的工序；(b)在上述基板上按照各个上述引线的第1部分与任何一个上述电极相面对那样搭载上述半导体芯片的工序；(c)将各个上述引线的上述第1部分和任何一个上述电极接合的工序；和(d)让上述半导体芯片以及上述基板放热，同时收缩的工序；各个上述引线具有从上述第1部分延续引出的第2部分，上述第2部分全体附着在上述基板上；上述(d)工序包含：(d1)让上述半导体芯片按比上述基板大的比率收缩，利用其收缩力，通过介入与任何一个上述电极接合的上述第1部分对上述第2部分施加收缩方向的力，使上述第2部分弯曲的工序；和(d2)让上述基板按比上述半导体芯片大的比率收缩，利用其收缩力，对附着在上述基板的上述第2部分施加收缩方向的力，使上述第2部分弯曲的工序。
根据本发明，第2部分由于弯曲而不容易断线。这样，就能够提高引线以及电极的电连接的可靠性。
(10)在该半导体装置的制造方法中，上述多个电极沿着上述半导体芯片的一边排列配置；在上述(b)工序中，使上述引线配置成与上述一边交叉；在上述(d1)以及上述(d2)中，在上述第2部分形成突出部，使从上述第1部分开始，向远离上述半导体芯片的上述一边的中央的方向突出；上述突出部具有：在该突出方向从上述第1部分弯曲的第1弯曲部、和向由上述突出方向返回的方向弯曲的第2弯曲部；在上述(d1)工序中，形成上述第1弯曲部；在上述(d2)工序中，形成上述第2弯曲部。
(11)在该半导体装置的制造方法中，也可以是在上述(b)工序中，使相面对的上述第1部分以及任何一个上述电极配置成使上述第1部分与上述半导体芯片的上述一边中央方向偏离。
(12)在该半导体装置的制造方法中，也可以是预先设计成相面对的上述第1部分以及任何一个上述电极，在加热前，使上述第1部分与上述半导体芯片的上述一边的中央方向偏离；在上述(a)工序中，采用加热前后其长度的变化率相同的温度，对上述基板以及上述半导体芯片进行加热。
(13)在该半导体装置的制造方法中，也可以是预先设计成相面对的上述第1部分以及任何一个上述电极，在加热前，其宽度方向的中心为一致；在上述(a)工序中，采用加热前后其长度的变化率相同的温度，按照上述第1部分在上述半导体芯片的上述一边的中央方向偏离的方式，对上述基板以及上述半导体芯片进行加热。
附图说明
图1表示有关本发明第1实施方式的半导体装置的说明图。
图2表示图1所示的半导体装置的II-II截面的放大图。
图3表示半导体装置的半导体芯片、电极以及引线的位置以及形状的说明图。
图4(A)表示半导体装置的制造中使用的基板和半导体芯片在设计上的形状的说明图，图4(B)表示有关本发明实施方式的半导体装置的制造方法的说明图。
图5表示有关本发明实施方式的半导体装置的制造方法的说明图。
图6表示有关本发明实施方式的半导体装置的制造方法的说明图。
图7表示有关本发明第2实施方式的半导体装置的半导体芯片、电极以及引线的位置以及形状的说明图。
图8(A)表示半导体装置的制造中使用的基板和半导体芯片在设计上的形状的说明图，图8(B)表示有关本发明实施方式的半导体装置的制造方法的说明图。
图9表示有关本发明实施方式的半导体装置的制作方法的说明图。
图10表示有关本发明实施方式的半导体装置的制作方法的说明图。
图11表示安装了有关本发明实施方式的半导体装置的电子模块的指示图。
图12表示具有有关本发明实施方式的半导体装置的电子机器的图。
图13表示具有有关本发明实施方式的半导体装置的电子机器的图。
图中：10-半导体芯片，12-集成电路，14-电极，16-钝化膜，18-灌充料，20-基板，22-引线，24-第1部分，26-第2部分，28-第3部分，30-突出部，32-第1弯曲部，34-第2弯曲部，40-引线，42-第1部分，44-第2部分，46-第3部分，50-基板。
具体实施方式
以下，就本发明的实施方式，参照附图进行说明。
(第一实施方式)
图1表示有关本发明第1实施方式的半导体装置的说明图。图2表示图1所示半导体装置的II-II截面的放大图。半导体装置具有半导体芯片10。半导体芯片10，可以是立方体也可以是正方体。在半导体芯片10上形成集成电路12。半导体芯片10具有电极14。多个电极14，沿着半导体芯片10的一边排列配置。沿着半导体芯片10的一边排列配置的多个电极14，可以配置成锯齿状。电极14，可以是焊盘以及其上方设计的凸块。电极14，可以由金或者铜等金属形成。多个电极14，在半导体芯片10的内部被电连接，2个以上的电极14(所有的电极14或者不是所有的而是多个电极14)，与集成电路12被电连接。形成有钝化膜16以便覆盖集成电路12。电极14形成为从钝化膜16露出。
半导体装置具有基板20。基板20可以是薄膜或者板状。基板20，由比半导体芯片10热膨胀率(例如线膨胀率)大的材料形成。基板20，由于比半导体芯片10的热传导率低，放热性也可以低。基板20，可以由聚酰亚胺树脂等树脂形成，也可以是由树脂等有机材料以及无机材料的混合材料形成。
基板20上，形成多条引线22。引线22，由铜等金属形成。引线22(例如其全体)和基板20可通过图示略的粘接剂接合，也可以不通过粘接剂而将引线22(例如其全体)直接附着在基板20上。基板20，对于与引线22延伸的方向平行的线，也可以是线对称的形状。
在基板20上搭载半导体芯片10。半导体芯片10的安装形式，可以是COF(Chip On Film)。具有半导体芯片10的电极14的面与基板20为相面对。可以在半导体芯片10与基板20之间设置灌充料18。引线22和电极14被电连接。引线22和电极14为相面对。可以是引线22和电极14中至少一方为变形，也可以是引线22以及电极14中至少一方可以嵌入另一方。引线22。为与半导体芯片10的一边(多个电极14排列配置的一边)交叉(例如正交)配置。
引线22的第1部分24，与电极14接合。接合，不单是形成由第1部分24以及电极14的材料组成的金属结晶的接合，还包含在第1部分24以及电极14间介入导电粒子的接合。引线22的第2部分26，从第1部分24中延续引出。第2部分26，从与半导体芯片10重叠领域的内侧至外测引出。第2部分26全部附着在基板20。第2部分26为弯曲。引线22的第3部分28，从第2部分26在与第1部分24相反的方向上延续延伸。
图3表示半导体装置的半导体芯片、电极以及引线的位置和形状的说明图。图3中，直线L1，为通过电极14的中间的直线规定多个电极14的间距的直线。直线L2，为从直线L1开始，与半导体芯片10的一边的中央方向平行偏离的直线。第1部分24配置成使之在直线L2上方延伸。第2部分26，为从第1部分24开始，沿着与直线L2分离的方向的直线L1的方向弯曲，再次沿着返回直线L2的方向弯曲。第2部分26，可以从第1部分24，越过直线L1延伸。即，第2部分26，比与第1部分24的电极14偏离量(间距P1)大，可以从第1部分24突出。
第2部分26，弯曲成从第1部分24朝远离半导体芯片10的一边的中央的方向(图3中为右方向)突出。而远离中央的方向，可以是与半导体芯片10中的一边的两端的第1部分24近的一方的端部接近的方向。接合的第1部分24以及电极14，其配置成第1部分24与半导体芯片10的一边的中央方向偏离。第2部分26的突出部30，从电极14的侧端(第2部分26的突出方向的侧端)开始，未超过与直线L1平行引出的直线L3。即，第2部分26，由于未到达相邻的电极14之间的领域，因此与相邻的电极14没有接触。
并且，突出部30具有在该突出方向从第1部分24弯曲的第1弯曲部32。突出部30具有沿着从该突出方向返回的方向弯曲的第2弯曲部34。
第3部分28，其配置成对直线L2延伸。电极14和第1部分24的间距P1，第2部分26的突出部30和第3部分28的间距P2，可以是
    P1＜P2，
也可以是
    P1≤P2/2。
根据本实施方式，由于引线22的第2部分26是弯曲的难以断线。这样，就可以提高引线22以及电极14的电连接的可靠性。
其次，说明有关本发明实施方式的半导体装置的制造方法。图4(A)，是半导体装置的制造中使用的基板和半导体芯片在设计上的形状的说明图。并且，图4(A)中，基板20只表示出由点划线包围的区域，以下图也相同。
关于设计上的半导体芯片10以及电极14的说明与上述同样。一方面，设计上的引线22，没有形成上述的弯曲。而且，事先设计成为相面对的第1部分24以及电极14，为使第1部分24与半导体芯片10的一边的中央方向偏离。这点，与上述相同。
图4(B)表示本实施方式的半导体装置的制造方法的说明图。本实施方式中，加热形成多条引线22的基板20，和具有多个电极14的半导体芯片10。然后，使基板20以及半导体芯片10膨胀。这里，基板20，由比半导体芯片10的线膨胀率大的材料形成。例如基板20由树脂形成，半导体芯片10由硅形成。因此，假如按照相同温度加热，则基板20和半导体芯片10按相同的比率膨胀。本实施方式中，将半导体芯片10以比基板20高的温度加热。详细来说，基板20以及半导体芯片10，分别按照加热前后长度变化率相同的温度加热。例如，使基板20按100℃加热，使半导体芯片10按400℃加热。这样，比较图4(A)以及图4(B)表明，能够维持设计上的电极14以及引线22的位置关系。即，能够使相面对的第1部分24以及电极14，与第1部分24与半导体芯片10的一边的中央方向偏离配置。根据本实施方式，由于使基板20以及半导体芯片10，按照加热前后长度变化率相同的温度加热，能够使引线22以及电极14在设计上的位置引起的错位变小。这样，能够提高引线22以及电极14的电连接的可靠性。
本实施方式中，在基板20上按照分别让引线22和任何一个电极14为相面对那样搭载半导体芯片10。而且将引线22和电极14接合。作为接合，适合使用金属接合，也可以使用粘接剂，可以在第1部分24以及电极14间介入导电粒子。也可以使电极14与第1部分24为固定的。
接着，使半导体芯片10以及基板20放热的同时收缩。该工序，也可以具有图5以及图6所示的工序。
如图5所示，首先，使半导体芯片10按照比基板20大的比率收缩。通过其收缩力，介入与任何一个电极14接合的第1部分24后对第2部分26施加收缩方向的力。这样，使第2部分26弯曲。详细来说，从第1部分24至突出部30(参照图3)的突出方向弯曲形成第1弯曲部32。
之后，如图6所示，使基板20按照比半导体芯片10大的比率收缩，通过其收缩力，给基板20上附着的第2部分26施加收缩方向的力。这样，使第2部分26弯曲。详细来说，沿着突出部30(参照图3)的突出方向返回方向弯曲形成第2弯曲部34。
本实施方式的半导体装置的制造方法，也可以具有从上述半导体装置的说明能够导出的过程。根据本实施方式，引线22的第2部分26，由于弯曲而不容易断线。这样，能够提高引线22以及电极14的电连接的可靠性。
(第2实施方式)
图7表示本发明第2实施方式的半导体装置的说明图。图7所示例，为图3所示的变形例。图7中，关于半导体芯片10以及电极14，与第1实施方式中说明的内容相当。引线40的第1部分42，与电极14接合。引线40的第2部分44，从第1部分42延续引出。引线40，还包含第3部分46，从第2部分44在与第1部分42相反的方向延续延伸。第1部分42，其配置成在第1直线L11上方延伸。第3部分46，其配置成在第2直线L12上方延伸。第2直线L12，为从第1直线L11开始至第2部分44的突出方向平行偏离的直线。关于引线40的其它详细内容，与第1实施方式中说明的引线22相同。
其次，说明实施方式的半导体装置的方法。图8(A)表示半导体装置的制造中使用的基板和半导体芯片在设计上的形状的说明图。
关于设计上的半导体芯片10以及电极14的说明，与上述同样。一方面，设计上的引线40中，没有形成图7所示的弯曲。而且，预先设计为成为相面对的第1部分42以及电极14，其宽度方向的中心为一致。
图8(B)表示本实施方式的半导体装置的制造方法的说明图。本实施方式中，也对形成多个引线40的基板50、具有多个电极14的半导体芯片10加热。然后，使基板50以及半导体芯片10膨胀。本实施方式中，与第1实施方式不同的是，对基板50以及半导体芯片10分别，按照加热前后其长度变化率不同的温度加热，使第1部分42沿着半导体芯片10一边的中央方向偏离。例如，使基板50，按照比第1实施方式低的温度加热。这样，比较图8(A)以及图8(B)表明，可以错开电极14以及引线40的位置。其效果，与第1实施方式中说明的相同。
本实施方式中，也在基板50上按照分别让引线40与任何一个电极14为相面对那样搭载半导体芯片10。而且将引线40与电极14接合。
接着，使半导体芯片10以及基板50放热的同时收缩。该工序，也可以具有图9以及图10所示工序。
如图9所示，首先，使半导体芯片10按照比基板50大的比率收缩。通过其收缩力，介入与任何一个电极14接合的第1部分42后给第2部分44施加收缩方向的力。这样，使第2部分44弯曲。
其后，如图10所示，使基板50按照比半导体芯片10大的比率收缩，通过其收缩力，给基板50上附着的第2部分44施加收缩方向的力。这样，使第2部分44弯曲。该弯曲，比第1实施方式中的弯曲小。其原因是，之所以基板50的膨胀，比第1实施方式的基板20小，是因为其收缩也小。根据该差别，产生本实施方式和第1实施方式的差异。其它内容，与第1实施方式中说明的内容相当。
图11中，表示安装了上述实施方式中说明的半导体装置1的电子模块(例如液晶模块)1000。作为具有该半导体装置的电子机器，图12中表示了笔记本型个人电脑2000，图13中表示了移动电话机3000。
本发明，并非限定于上述实施方式，还可以有各种变形。例如，本发明，具有与实施方式中说明的构成在实质上为同一构成(例如，功能、方法以及结果为同一构成，或者目的以及结果为同一构成)。而且，本发明，具有替换实施方式中说明的构成中非本质部分的构成。而且，本发明，具有与实施方式中说明的构成取得同一作用效果的构成或者达到同一目的的构成。而且，本发明还具有实施方式中说明的构成中附加公知技术的构成。并且，本发明，进一步具有实施方式中说明的技术事项中将任何一项限定性除外的内容。或者，本发明，还具有从上述实施方式中将公知技术限定性地除外的内容。

Claims (13)

1、一种半导体装置，包括：形成了多条引线的基板、和按照具有多个电极的面与所述基板相面对那样搭载在所述基板的半导体芯片，其特征在于，
各个所述引线包括：与任何一个所述电极接合的第1部分、和从与所述半导体芯片重叠的区域内侧向外侧引出的第2部分；
所述第2部分，弯曲后整体附着在所述基板上。
2、一种半导体装置，包括：形成了多条引线的基板、和按照具有多个电极的面与所述基板相面对那样搭载在所述基板的半导体芯片，其特征在于，
各个所述引线包括：与任何一个所述电极接合的第1部分、从所述第1部分延续引出的第2部分；
所述第2部分，弯曲后整体附着在所述基板上。
3、根据权利要求1或2所述的半导体装置，其特征在于，
所述多个电极，沿着所述半导体芯片的一边排列配置；
各个所述引线，配置成与所述一边交叉；
接合的所述第1部分以及任何一个所述电极，配置成所述第1部分与所述半导体芯片的所述一边的中央方向偏离。
4、根据权利要求3所述的半导体装置，其特征在于，
所述第2部分，按照远离所述半导体芯片的所述一边的中央的方向突出那样，从所述第1部分开始弯曲。
5、根据权利要求4所述的半导体装置，其特征在于，
各个所述引线进一步具有第3部分，从所述第2部分开始，在与所述第1部分相反的方向上延续延伸；
所述第1以及第3部分配置成在1条直线上延伸。
6、根据权利要求4所述的半导体装置，其特征在于，
各个所述引线进一步具有第3部分，从所述第2部分开始，在与所述第1部分相反的方向上延续延伸；
所述第1部分配置成在第1直线上延伸；
所述第3部分配置成在从所述第1直线开始，在与所述第2部分的突出方向上平行偏离的第2直线上延伸。
7、根据权利要求3所述的半导体装置，其特征在于，
所述多个电极排列配置成锯齿状。
8、一种半导体装置的制造方法，其特征在于，包含：
(a)对形成了多条引线的基板、和具有多个电极的半导体芯片进行加热的工序；
(b)在所述基板上按照各个所述引线与任何一个所述电极相面对那样搭载所述半导体芯片的工序；和
(c)将所述引线和所述电极接合的工序；
所述基板，由比所述半导体芯片的线膨胀率大的材料形成；
在所述(a)工序中，采用加热前后的长度变化率相同的温度，分别对所述基板以及所述半导体芯片进行加热。
9、一种半导体装置的制造方法，其特征在于，包含：
(a)对形成了多条引线的基板、和具有多个电极的半导体芯片进行加热，同时让其膨胀的工序；
(b)在所述基板上按照各个所述引线的第1部分与任何一个所述电极相面对那样搭载所述半导体芯片的工序；
(c)将各个所述引线的所述第1部分和任何一个所述电极接合的工序；和
(d)让所述半导体芯片以及所述基板放热，同时收缩的工序；
各个所述引线具有从所述第1部分延续引出的第2部分，所述第2部分全体附着在所述基板上；
所述(d)工序包含：
(d1)让所述半导体芯片按比所述基板大的比率收缩，利用其收缩力，通过介入与任何一个所述电极接合的所述第1部分对所述第2部分施加收缩方向的力，使所述第2部分弯曲的工序；和
(d2)让所述基板按比所述半导体芯片大的比率收缩，利用其收缩力，对附着在所述基板的所述第2部分施加收缩方向的力，使所述第2部分弯曲的工序。
10、根据权利要求9所述的半导体装置的制造方法，其特征在于，
所述多个电极沿着所述半导体芯片的一边排列配置；
在所述(b)工序中，使所述引线配置成与所述一边交叉；
在所述(d1)以及所述(d2)中，在所述第2部分形成突出部，使从所述第1部分开始，向远离所述半导体芯片的所述一边的中央的方向突出；
所述突出部具有：在该突出方向从所述第1部分弯曲的第1弯曲部、和向由所述突出方向返回的方向弯曲的第2弯曲部；
在所述(d1)工序中，形成所述第1弯曲部；
在所述(d2)工序中，形成所述第2弯曲部。
11、根据权利要求10所述的半导体装置的制造方法，其特征在于，
在所述(b)工序中，使相面对的所述第1部分以及任何一个所述电极配置成使所述第1部分与所述半导体芯片的所述一边中央方向偏离。
12、根据权利要求11所述的半导体装置的制造方法，其特征在于，
预先设计成相面对的所述第1部分以及任何一个所述电极，在加热前，使所述第1部分与所述半导体芯片的所述一边的中央方向偏离；
在所述(a)工序中，采用加热前后其长度的变化率相同的温度，对所述基板以及所述半导体芯片进行加热。
13、根据权利要求11所述的半导体装置的制造方法，其特征在于，
预先设计成相面对的所述第1部分以及任何一个所述电极，在加热前，其宽度方向的中心为一致；
在所述(a)工序中，采用加热前后其长度的变化率相同的温度，按照所述第1部分在所述半导体芯片的所述一边的中央方向偏离的方式，对所述基板以及所述半导体芯片进行加热。
CNB2004100852826A 2003-10-17 2004-10-18 半导体装置及其制造方法 Expired - Fee Related CN1332444C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003358077 2003-10-17
JP2003358077A JP3736638B2 (ja) 2003-10-17 2003-10-17 半導体装置、電子モジュール及び電子機器

Publications (2)

Publication Number Publication Date
CN1610107A true CN1610107A (zh) 2005-04-27
CN1332444C CN1332444C (zh) 2007-08-15

Family

ID=34614774

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100852826A Expired - Fee Related CN1332444C (zh) 2003-10-17 2004-10-18 半导体装置及其制造方法

Country Status (4)

Country Link
US (2) US7307339B2 (zh)
JP (1) JP3736638B2 (zh)
KR (1) KR100679533B1 (zh)
CN (1) CN1332444C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420208A (zh) * 2010-09-28 2012-04-18 三星电子株式会社 半导体封装件
CN104078440A (zh) * 2013-03-27 2014-10-01 精工爱普生株式会社 半导体装置
CN105470229A (zh) * 2015-12-26 2016-04-06 中国电子科技集团公司第十三研究所 一种用于微波器件表贴封装的外壳引线及其连接结构
CN110265371A (zh) * 2018-03-12 2019-09-20 颀邦科技股份有限公司 软性电路基板的布线结构

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3736638B2 (ja) * 2003-10-17 2006-01-18 セイコーエプソン株式会社 半導体装置、電子モジュール及び電子機器
KR102051122B1 (ko) * 2013-06-18 2019-12-02 삼성전자주식회사 표시 장치
KR20220029128A (ko) 2020-09-01 2022-03-08 삼성전자주식회사 반도체 패키지

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04287937A (ja) 1991-02-26 1992-10-13 Sony Corp プリント配線板
JP3203889B2 (ja) 1993-07-12 2001-08-27 株式会社デンソー 半導体装置
JPH09129686A (ja) * 1995-11-06 1997-05-16 Toshiba Microelectron Corp テープキャリヤ及びその実装構造
JP3487173B2 (ja) * 1997-05-26 2004-01-13 セイコーエプソン株式会社 Ｔａｂ用テープキャリア、集積回路装置及び電子機器
JP3380151B2 (ja) 1997-12-22 2003-02-24 新光電気工業株式会社 多層回路基板
JP2001326243A (ja) 2000-03-10 2001-11-22 Seiko Epson Corp 半導体装置の製造方法
JP3536023B2 (ja) * 2000-10-13 2004-06-07 シャープ株式会社 Ｃｏｆ用テープキャリアおよびこれを用いて製造されるｃｏｆ構造の半導体装置
JP4572465B2 (ja) 2000-12-15 2010-11-04 株式会社村田製作所 電子部品装置の製造方法
US6699732B2 (en) * 2002-04-17 2004-03-02 Celerity Research Pte. Ltd. Pitch compensation in flip-chip packaging
JP4271435B2 (ja) 2002-12-09 2009-06-03 シャープ株式会社 半導体装置
KR100549409B1 (ko) 2003-03-11 2006-02-08 삼성전자주식회사 파상의 빔 리드를 구비하는 테이프 배선 기판 및 그를이용한 반도체 칩 패키지
JP3736638B2 (ja) * 2003-10-17 2006-01-18 セイコーエプソン株式会社 半導体装置、電子モジュール及び電子機器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420208A (zh) * 2010-09-28 2012-04-18 三星电子株式会社 半导体封装件
CN104078440A (zh) * 2013-03-27 2014-10-01 精工爱普生株式会社 半导体装置
CN104078440B (zh) * 2013-03-27 2018-01-26 精工爱普生株式会社 半导体装置
CN105470229A (zh) * 2015-12-26 2016-04-06 中国电子科技集团公司第十三研究所 一种用于微波器件表贴封装的外壳引线及其连接结构
CN110265371A (zh) * 2018-03-12 2019-09-20 颀邦科技股份有限公司 软性电路基板的布线结构

Also Published As

Publication number Publication date
KR20050037384A (ko) 2005-04-21
KR100679533B1 (ko) 2007-02-07
US20080064140A1 (en) 2008-03-13
CN1332444C (zh) 2007-08-15
JP2005123464A (ja) 2005-05-12
US20050116339A1 (en) 2005-06-02
JP3736638B2 (ja) 2006-01-18
US7307339B2 (en) 2007-12-11

Similar Documents

Publication Publication Date Title
CN1722931A (zh) 电路基板的连接结构体及其制造方法
CN1052340C (zh) 塑料模制的具有小平直度偏差引线的集成电路组件
CN1946271A (zh) 印刷电路板及其制造方法
CN1697161A (zh) 半导体芯片、电路基板及其制造方法和电子机器
CN1222758A (zh) 半导体器件装配方法和由此方法制造的半导体器件
CN1825575A (zh) 散热器、电子元件封装和制造散热器的方法
CN1601729A (zh) 半导体器件及其制造方法
CN1577813A (zh) 电路模块及其制造方法
CN1591810A (zh) 半导体器件的制造方法
CN104037136A (zh) 加强结构以及用于控制安装在衬底上的芯片翘曲的方法
CN1610107A (zh) 半导体装置及其制造方法
CN1242463C (zh) 叠层式半导体器件的制造方法
CN1601713A (zh) 半导体装置的制造方法
CN1705085A (zh) 电路装置的制造方法
CN1433073A (zh) 半导体装置及其制造方法、电路板和电子仪器
CN1220777A (zh) 半导体装置及其制造方法
CN1917197A (zh) 接合结构和接合方法
JP4990945B2 (ja) 多層セラミックス基板製造方法
CN1622320A (zh) 半导体装置及其制造方法
KR20020034923A (ko) 금속 지지 프레임의 제조 방법, 상기 금속 지지 프레임 및이의 이용
CN1256515A (zh) 具有栅格焊球阵列结构的半导体器件及其制造方法
CN1230052C (zh) 制备高性能网格焊球阵列板的方法
US7042069B2 (en) Semiconductor device and method of manufacturing same, wiring board, electronic module, and electronic instrument
CN1627492A (zh) 半导体装置及其制造方法、半导体芯片、电子组件以及电子设备
US20050127467A1 (en) Semiconductor device and method of fabrication thereof, electronic module, and electronic instrument

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070815

Termination date: 20101018