JP2000216198A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2000216198A
JP2000216198A JP1687799A JP1687799A JP2000216198A JP 2000216198 A JP2000216198 A JP 2000216198A JP 1687799 A JP1687799 A JP 1687799A JP 1687799 A JP1687799 A JP 1687799A JP 2000216198 A JP2000216198 A JP 2000216198A
Authority
JP
Japan
Prior art keywords
semiconductor element
circuit board
electrode
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1687799A
Other languages
English (en)
Inventor
Kenichi Yamamoto
憲一 山本
Takahiko Yagi
能彦 八木
Hiroyuki Otani
博之 大谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP1687799A priority Critical patent/JP2000216198A/ja
Publication of JP2000216198A publication Critical patent/JP2000216198A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body

Abstract

(57)【要約】 【課題】半導体素子をクラックなどの欠陥が発生するこ
とのない高い実装品質で回路基板に実装することによっ
て高い信頼性を有する半導体装置およびそのような半導
体装置を製造することのできる方法を提供する。 【解決手段】回路基板１３の電極部１７に突起電極１８
を設ける。半導体素子１０と回路基板１３とを、各々の
突起電極１２，１８を互いに接触させた位置決め状態で
重ね合わせ、この重ね合わせ状態を保持して、半導体素
子１０に回路基板１３へ向け加圧しながら振動を付与す
ることにより、両突起電極１２，１８の接触部分を、温
度上昇による金属の相互拡散によって互いに接合する。
ここで、半導体素子１０の突起電極１２は、回路基板１
３の突起電極１８よりも硬度の高い材料で形成するのが
好ましい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、回路基板に半導体
素子を搭載してなる半導体装置の構造およびその半導体
装置を製造するための方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置の製造に際して回路基
板に半導体素子を搭載する場合には図６に示すような手
段が一般的に採用されている。すなわち、同図（ａ）に
おいて、半導体素子１は、ツール７により吸着されて回
路基板３上に移送されたのち、一面のパッド部８に予め
形成された突起電極２を回路基板３上の対応する電極部
４上に位置決めして載置される。この位置決め状態にお
いて、半導体素子１は、ツール７により超音波を印加さ
れながら回路基板３に向け加圧されて、超音波により振
動する。この半導体素子１の振動は突起電極２へも伝達
されて、突起電極２における電極部４と接触する部分の
酸化被膜が振動によって除去されるとともに、突起電極
２と電極４との互いの接触部分は、振動により温度上昇
して互いの金属を相互に拡散させることにより、相互に
電気接続状態に接合する。このようにして半導体素子１
が回路基板３に搭載される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
半導体素子１の突起電極２と回路基板３の電極部４とを
超音波の印加による振動手段によって相互に接合する手
段では、半導体素子１を振動させたときに、半導体素子
１における突起電極２が形成されているパッド部８に特
に過大な負荷が加わり、図６（ｂ）に示すように、パッ
ド部８にクラック９が発生することがある。このクラッ
ク９の発生は、半導体素子１の実装品質を著しく劣化さ
せるとともに、製造された半導体装置の歩留りを低下さ
せる結果を招いている。
【０００４】そこで本発明は、上記従来の課題に鑑みて
なされたもので、半導体素子がクラックなどの欠陥を発
生することのない高い実装品質で回路基板に実装される
ことにより、高い信頼性を有する半導体装置およびその
ような半導体装置を製造することのできる方法を提供す
ることを目的とするものである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体素子のパ
ッド部に突起電極を形成する工程と、回路基板の回路配
線における前記突起電極に対応する電極部に突起電極を
形成する工程と、前記半導体素子と前記回路基板とを、
各々の前記突起部を互いに接触させた位置決め状態で重
ね合わせる工程と、前記重ね合わせ状態を保持して、前
記半導体素子に前記回路基板へ向け加圧しながら振動を
付与することにより、前記両突起部の接触部分を、温度
上昇による金属の相互拡散によって互いに接合する工程
とを有し、前記各工程を経て前記半導体素子を前記回路
基板に実装することを特徴としている。
【０００６】この半導体装置の製造方法では、半導体素
子を回路基板に向け加圧しながら半導体素子に対し振動
を与えることにより、半導体素子の突起電極における回
路基板の突起電極との接触部分の酸化被膜が除去される
とともに、互いの接触部分に摩擦熱による温度上昇によ
って互いの金属拡散が生じ、これにより、両突起電極を
互いに接合させる。この両突起電極の接合時、半導体素
子と回路基板との間隔は、従来工程に比較して回路基板
に設けた突起電極の高さ分だけ大きく設定できるから、
半導体素子と回路基板との相互の熱影響が低減し、半導
体素子と回路基板との各々の熱膨張差に起因する接合部
分への応力の影響を緩和することができる。これによ
り、半導体素子はその品質を損なうことなく回路基板に
実装することができるから、高い信頼性を有する実装構
造の半導体装置の製造が可能となる。
【０００７】上記発明において、半導体素子の突起部と
回路基板の突起部とを互いに硬度が異なる材料で形成す
ることが好ましい。
【０００８】これにより、半導体素子と回路基板との各
々の熱膨張率の差に起因して発生しようとする応力は、
両突起電極のうちの硬度が低い方の突起電極の変形によ
って緩和することができる。
【０００９】また、上記の両突起電極を互いに硬度の異
なる材料で形成する場合において、半導体素子の突起部
を、回路基板の突起部よりも高い硬度の材料で形成する
ことがより好ましい。
【００１０】これにより、両突起電極の振動の付与によ
る相互の接合時に、半導体素子の突起電極よりも硬度の
低い回路基板側の突起電極は、振動によるエネルギを半
導体素子の突起電極を通じて集中的、かつ効率的に伝達
されて大きく変形して、振動による負荷の多くを吸収す
ることになる。そのため、半導体素子のパッド部には、
従来のように振動による衝撃がその突起電極を通じて集
中することがないので、振動による過大な負荷がかから
ないことから必然的にクラックなどの欠陥も殆ど発生し
ない。
【００１１】さらに、上記発明において、回路基板の各
突起部の頂部に研削により互いに高さを揃えた平坦面を
形成するレベリング工程を有していことが好ましい。
【００１２】これにより、半導体素子と回路基板とを重
ね合わせるに際して、半導体素子の突起電極を回路基板
の突起電極に対して位置決めするのが容易となる。
【００１３】上記の製造方法により製造された本発明の
半導体装置は、振動の付与により半導体素子を回路基板
に接合する時に、半導体素子に加わる負荷を低減できる
のに加えて、半導体素子と回路基板との各々の熱膨張差
に起因する半導体素子への応力集中をも防ぐことができ
るため、クラックなどの欠陥が殆ど発生せず、且つ半導
体素子の品質が損なわれないので、機械的強度の低い砒
化ガリウムやインジウムリンなどを材料とする化合物半
導体を実装する場合においても、高い信頼性を有する実
装構造を得られる。
【００１４】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について図面を参照しながら詳細に説明する。図１な
いし図５は本発明の一実施の形態に係る半導体装置の製
造方法に係る製造工程を順に示したものである。先ず、
図１（ａ）は一面の所定箇所にパッド部１１が形成され
た半導体素子１０を示し、この半導体素子１０における
パッド部１１には、同図（ｂ）に示すように、ボールボ
ンディグ法またはめっき法などの手段によって突起電極
１２を形成する。
【００１５】一方、図２（ａ）は、一面上に所定の回路
配線１４がプリント配線手段などにより形成された回路
基板１３を示し、この回路基板１３の回路配線１４上に
おける半導体素子１０の突起電極１２に対応する位置で
ある電極部１７上には、同図（ｂ）に示すように、ボー
ルボンディグ法またはめっき法などの手段によって突起
電極１８を形成する。
【００１６】上記の半導体素子１０の突起電極１２は、
回路基板１３の突起電極１８よりも高い硬度を有する材
料で形成する。具体的な材料を例示して説明すると、半
導体素子１０の突起電極１２は、パラジウムを１％添加
した高張力金ワイヤーなどの材料を用いて、ボールボン
ディング法により形成する。一方、回路基板１３の突起
電極１８は、純度99.99 ％の高純度金ワイヤーなどの材
料を用いて形成する。
【００１７】これにより、半導体素子１０の突起電極１
２と回路基板１３の突起電極１８とには互いに硬度差を
与えることができる。例えば、マイクロビッカース硬度
計による実測値を示すと、半導体素子１０の上記の材料
で形成した突起電極１２の硬度は90であったのに対し、
回路基板１３の上記の材料で形成した突起電極１８の硬
度は80であった。
【００１８】上記の半導体素子１０と回路基板１３と
は、図３に示すように、各々の対応する突起電極１２，
１８を互いに対向させて位置決めしたのちに、それら突
起電極１８，１２を相互に接触させるように重ね合わせ
る。また、回路基板１３と半導体素子１０との重ね合わ
せに先立って、図４に示すように、回路基板１３の各突
起電極１８は、レベリング工程によって頂部を研削して
互いに高さを揃えた平坦面１８ａを形成しておくことが
好ましい。これにより、後述の半導体素子１０の突起電
極１２の回路基板１３の突起電極１８に対する位置決め
を容易に行うことができる。
【００１９】上述の半導体素子１０と回路基板１３とを
互いに位置決め状態で重ね合わせるに際しては、図５
（ａ）に示すように、半導体素子１０を吸着したツール
１９の作動を制御して行う。ツール１９は、下降して半
導体素子１０の突起電極１２を回路基板１３の対応する
突起電極１８に接触させたのちに、半導体素子１０を回
路基板１３に向け加圧しながら半導体素子１０に対し超
音波振動を与える。半導体素子１０に付与された超音波
振動はその突起電極１２に伝達されることにより、半導
体素子１０の突起電極１２における回路基板１３の突起
電極１８に対する接触部分の酸化被膜が除去されるとと
もに、その接触部分では摩擦熱により温度上昇して互い
に金属拡散が生じ、両突起電極１２，１８が互いに接合
される。これにより、図５（ｂ）に示すように、半導体
素子１０が回路基板１３に実装されてなる半導体装置２
０が得られる。なお、半導体素子１０と回路基板１３と
を互いに位置決め状態で重ね合わせるに際しては、上記
のツール１９を用いる手段の他に、他の既存の手段によ
って位置決めを行ってもよい。
【００２０】上記の両突起電極１２，１８の超音波振動
の付与による相互の接合時に、半導体素子１０の突起電
極１２が上述のように回路基板１３の突起電極１８に対
し硬度の高い材料で形成されていることから、超音波振
動によるエネルギは、半導体素子１０の突起電極１２か
ら回路基板１３の突起電極１８に集中的、かつ効率的に
伝達されて減衰する。すなわち、超音波振動による負荷
は、半導体素子１０の突起電極１２より硬度の低い回路
基板１３側の突起電極１８が大きく変形することによ
り、その多くが吸収されてしまう。図５（ｃ）に示すよ
うに、回路基板１３の突起電極１８は大きく変形しなが
ら半導体素子１０の突起電極１２における先端部分を埋
め込み状態に受け入れて互いに接合する。これにより、
半導体素子１０のパッド部１１には、従来のように超音
波振動による衝撃が突起電極１２を通じて集中すること
がないので、超音波振動による過大な負荷がかからない
ことから必然的にクラックなどの欠陥も殆ど発生しな
い。
【００２１】また、上記の半導体装置２０の製造工程で
は、半導体素子１０と回路基板１３との各々の熱膨張率
の差に起因して発生しようとする応力が回路基板１３に
おける低硬度の突起電極１８の変形によって緩和され
る。さらに、超音波振動による接合工程での半導体素子
１０と回路基板１３との間隔は、従来工程に比較して回
路基板１３に新たに設けた突起電極１８の高さ分だけ大
きく設定でき、この大きな間隔によって半導体素子１０
と回路基板１３との相互の熱影響が低減するから、これ
によっても半導体素子１０と回路基板１３との各々の熱
膨張差に起因する接合部への応力の影響を緩和すること
ができる。
【００２２】したがって、上記の製造工程では、超音波
振動の付与により半導体素子１０を回路基板１３に接合
する時に、半導体素子１０に加わる負荷を回路基板１３
の低硬度の突起電極１８の変形により低減できるのに加
えて、半導体素子１０と回路基板１３との各々の熱膨張
差に起因する半導体素子１０への応力集中をも防ぐこと
ができる。そのため、上記の工程を経て製造された半導
体装置２０には、クラックなどの欠陥が殆ど発生せず、
且つ半導体素子１０の実装品質が損なわれることがない
ので、高い信頼性を有する実装構造が得られる。これに
より、本発明の製造方法を用いれば、シリコンを材料と
する一般的な半導体素子１０だけでなく、機械的強度の
低い砒化ガリウムやインジウムリンなどを材料とする化
合物半導体１０を用いた半導体装置２０を製造した場合
にも、高い信頼性を有する実装構造の半導体装置２０を
得ることができる。
【００２３】
【発明の効果】以上のように、本発明の半導体装置の製
造方法によれば、回路基板に突起電極を設けて、半導体
素子と回路基板との各々の突起電極を、半導体素子に対
し加圧しながら振動を与えることにより接合するように
したので、半導体素子と回路基板との間隔を従来工程に
比較して回路基板の突起電極の高さ分だけ大きく設定で
きるから、半導体素子と回路基板との相互の熱影響を低
減できるとともに、半導体素子と回路基板との各々の熱
膨張差に起因する接合部分への応力の影響を緩和するこ
とができる。これにより、半導体素子はその品質を損な
うことなく回路基板に実装することができるから、高い
信頼性を有する実装構造の半導体装置の製造が可能とな
る。また、半導体素子の突起部を、回路基板の突起部よ
りも高い硬度の材料で形成すれば、硬度の低い回路基板
側の突起電極が、振動によるエネルギを変形しながら吸
収するので、半導体素子のパッド部には、振動による過
大な負荷に起因するクラックなどの欠陥が殆ど発生しな
い。
【００２４】また、本発明の製造方法により製造された
半導体装置は、振動の付与により半導体素子を回路基板
に接合する時に、半導体素子に加わる負荷を低減できる
のに加えて、半導体素子と回路基板との各々の熱膨張差
に起因する半導体素子への応力集中をも防ぐことができ
るため、クラックなどの欠陥が殆ど発生せず、且つ半導
体素子の品質が損なわれないので、機械的強度の低い砒
化ガリウムやインジウムリンなどを材料とする化合物半
導体を回路基板に実装する場合においても、高い信頼性
を有する実装構造を得られる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は本発明の一実施の形態に係る
半導体装置の製造方法における半導体素子に突起電極を
形成する工程を示す断面図。
【図２】（ａ），（ｂ）は同上の製造方法における回路
基板に突起電極を形成する工程を示す断面図。
【図３】同上の製造方法における半導体素子と回路基板
との重ね合わせ工程を示す断面図。
【図４】同上の製造方法における半導体素子と回路基板
との他の重ね合わせ工程を示す断面図。
【図５】（ａ）は同上の製造方法における半導体素子と
回路基板との各々の突起電極の接合工程を示す断面図、
（ｂ）は製造後の半導体装置を示す縦断面図、（ｃ）は
（ｂ）の一部の拡大図。
【図６】（ａ）は従来の半導体装置の製造方法における
半導体素子と回路基板との接合工程を示す断面図、
（ｂ）は（ａ）のＰで示す部分の拡大図。
【符号の説明】
１０ 半導体素子 １１ パッド部 １２ 半導体素子の突起電極 １３ 回路基板 １４ 回路配線 １７ 電極部 １８ 回路基板の突起電極 ２０ 半導体装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大谷 博之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F044 KK01 KK17 KK18 KK19 LL15 QQ02 QQ03 QQ04

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子のパッド部に突起電極を形成
    する工程と、 回路基板の回路配線における前記突起電極に対応する電
    極部に突起電極を形成する工程と、 前記半導体素子と前記回路基板とを、各々の前記突起部
    を互いに接触させた位置決め状態で重ね合わせる工程
    と、 前記重ね合わせ状態を保持して、前記半導体素子に前記
    回路基板へ向け加圧しながら振動を付与することによ
    り、前記両突起部の接触部分を、温度上昇による金属の
    相互拡散によって互いに接合する工程とを有し、 上記各工程を経て前記半導体素子を前記回路基板に実装
    してなることを特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体素子の突起部と回路基板の突起部
    とを互いに硬度が異なる材料で形成した請求項１に記載
    の半導体装置の製造方法。
  3. 【請求項３】 半導体素子の突起部を、回路基板の突起
    部よりも硬度の高い材料で形成した請求項２に記載の半
    導体装置の製造方法。
  4. 【請求項４】 回路基板の各突起部の頂部に研削により
    互いに高さを揃えた平坦面を形成するレベリング工程を
    有している請求項１から請求項３の何れかに記載の半導
    体装置の製造方法。
  5. 【請求項５】 請求項１から請求項４のいずれかの製造
    方法により製造されてなる半導体装置。
JP1687799A 1999-01-26 1999-01-26 半導体装置およびその製造方法 Pending JP2000216198A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1687799A JP2000216198A (ja) 1999-01-26 1999-01-26 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1687799A JP2000216198A (ja) 1999-01-26 1999-01-26 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2000216198A true JP2000216198A (ja) 2000-08-04

Family

ID=11928426

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1687799A Pending JP2000216198A (ja) 1999-01-26 1999-01-26 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2000216198A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037366A (ja) * 2001-07-26 2003-02-07 Ibiden Co Ltd 積層配線板およびその製造方法
JP2007115776A (ja) * 2005-10-18 2007-05-10 Shinko Electric Ind Co Ltd 半導体チップ及びその製造方法
EP1978559A3 (en) * 2007-04-06 2013-08-28 Hitachi, Ltd. Semiconductor device
WO2014024796A1 (ja) * 2012-08-08 2014-02-13 シャープ株式会社 半導体装置およびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037366A (ja) * 2001-07-26 2003-02-07 Ibiden Co Ltd 積層配線板およびその製造方法
JP2007115776A (ja) * 2005-10-18 2007-05-10 Shinko Electric Ind Co Ltd 半導体チップ及びその製造方法
EP1978559A3 (en) * 2007-04-06 2013-08-28 Hitachi, Ltd. Semiconductor device
WO2014024796A1 (ja) * 2012-08-08 2014-02-13 シャープ株式会社 半導体装置およびその製造方法
CN104541366A (zh) * 2012-08-08 2015-04-22 夏普株式会社 半导体装置及其制造方法
JPWO2014024796A1 (ja) * 2012-08-08 2016-07-25 シャープ株式会社 半導体装置およびその製造方法

Similar Documents

Publication Publication Date Title
JP4768343B2 (ja) 半導体素子の実装方法
JP2735022B2 (ja) バンプ製造方法
JPH11145336A (ja) バンプ付電子部品の実装構造および実装方法
JP2000216198A (ja) 半導体装置およびその製造方法
JP2002368159A (ja) 半導体装置およびその製造方法
JPH0521541A (ja) ボンデイングツール及びそれを用いたボンデイング方法
JP2001068509A (ja) 半導体実装方法および半導体デバイス
JPH1012669A (ja) フリップチップの接続方法
JPH05190601A (ja) フリップチップ接合方法
JP2009016522A (ja) 半導体装置
JP2576426B2 (ja) 半導体装置のボンディング方法及びボンディング装置
JP4491321B2 (ja) 超音波実装方法およびこれに用いる超音波実装装置
JP3168889B2 (ja) 半導体素子の実装方法
JP2001135674A (ja) 電子部品の実装方法
JPH11163027A (ja) 二工程ワイヤ接合プロセス
JP3915325B2 (ja) 半導体装置の製造方法
JPH0992651A (ja) 半導体素子およびその接続方法
JP3389712B2 (ja) Ｉｃチップのバンプ形成方法
JP2002289644A (ja) 半導体素子の接合方法及び接合装置
JP2002016168A (ja) 実装用基板およびそれを用いた半導体モジュール
JP2002299374A (ja) 半導体装置及びその製造方法
JP4729438B2 (ja) 半導体装置、およびその製造方法
JPH08139138A (ja) 電子部品の接続方法
JPH0341744A (ja) 超音波ワイヤボンディング法
JPH10199913A (ja) ワイヤボンディング方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070814

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070828

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071029

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080422