WO2022239711A1 - 半導体装置及びモジュール - Google Patents

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WO2022239711A1
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是清 伊藤
真臣 原田
勇太 今村
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株式会社村田製作所
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Definitions

  • the first resin bodies are provided at the four corners of the substrate when viewed in plan from the thickness direction, and the ends of the first resin bodies on the side opposite to the substrate in the thickness direction correspond to the first external electrodes and the It is located higher than the tip of the second external electrode on the side opposite to the substrate.
  • FIG. 8-1 is a schematic cross-sectional view showing a portion corresponding to a line segment A1-A2 in FIG. 8-1;
  • FIG. 8-1 is a schematic side view of the capacitor shown in FIG. 8-1;
  • FIG. 10 is a schematic plan view showing a modified example of the capacitor of Embodiment 2 of the present invention;
  • 9-1 is a schematic cross-sectional view showing a portion corresponding to a line segment A1-A2 in FIG. 9-1;
  • FIG. FIG. 9-1 is a schematic side view of the capacitor shown in FIG. 9-1; It is a plane schematic diagram which shows an example of the capacitor of Embodiment 3 of this invention.
  • FIG. 10-1 is a schematic side view of the capacitor shown in FIG.
  • a semiconductor device of the present invention includes a substrate, a circuit layer, and a first resin body.
  • the first resin body is provided at the four corners of the substrate when viewed in plan from the thickness direction. It is characterized by being positioned higher than the tip of the second external electrode on the side opposite to the substrate.
  • the semiconductor device of the present invention may further include a second resin body.
  • the second resin body is provided between the first external electrode and the second external electrode in plan view from the thickness direction, and the tip of the second resin body opposite to the substrate in the thickness direction is It is positioned higher than the tips of the first and second external electrodes on the side opposite to the substrate and higher than the tip of the first resin body on the side opposite to the substrate.
  • Such an example will be described below as a capacitor of Embodiment 1 of the present invention.
  • the dimension in the length direction L of the substrate 10 is preferably 200 ⁇ m or more and 600 ⁇ m or less.
  • the dimension (thickness) in the thickness direction T of the substrate 10 is preferably 50 ⁇ m or more and 250 ⁇ m or less.
  • the circuit layer 20 is provided on the first main surface 10 a of the substrate 10 .
  • the circuit layer 20 includes an insulating layer 21, a first electrode layer 22, a dielectric layer 23, a second electrode layer 24, a moisture resistant protective layer 25, a resin protective layer 26, a first external electrode 27, a 2 external electrodes 28 .
  • the circuit layer 20 is provided on the entire surface of the first main surface 10a of the substrate 10, but may be provided on a part of the first main surface 10a of the substrate 10. .
  • the circuit layer 20 is preferably provided at a central position on the first main surface 10a of the substrate 10, and at a position where the central axis of the substrate 10 and the central axis of the circuit layer 20 substantially coincide. is preferably provided.
  • the insulating layer 21 is provided on the entire surface of the first main surface 10a of the substrate 10 .
  • the insulating layer 21 may be provided on a part of the first main surface 10a of the substrate 10, but is larger than the first electrode layer 22 and covers the entire area of the first electrode layer 22. need to be established.
  • the insulating layer is formed on the entire first main surface 10a of the substrate 10 by oxidizing the first main surface 10a of the substrate 10 by a thermal oxidation method or forming a film by a sputtering method or a chemical vapor deposition (CVD) method.
  • the insulating layer 21 can be provided on a portion of the first main surface 10a of the substrate 10 by removing a portion of the insulating layer by an etching method.
  • constituent materials of the insulating layer 21 include silicon oxide (SiO, SiO 2 ), silicon nitride (SiN), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), and tantalum oxide (Ta 2 O 5 ). , zirconium oxide (ZrO 2 ), and the like.
  • Materials constituting the first electrode layer 22 include, for example, aluminum (Al), silicon (Si), copper (Cu), silver (Ag), gold (Au), nickel (Ni), chromium (Cr), titanium ( Ti) and other metals.
  • the constituent material of the first electrode layer 22 may be an alloy containing at least one of the metals described above, and specific examples thereof include aluminum-silicon alloy (AlSi), aluminum-copper alloy (AlCu), and aluminum-silicon. -Copper alloy (AlSiCu) and the like.
  • the first electrode layer 22 may have a single layer structure, or may have a multilayer structure including a plurality of conductor layers made of the materials described above.
  • the dimension (thickness) in the thickness direction T of the first electrode layer 22 is preferably 0.3 ⁇ m or more and 10 ⁇ m or less, more preferably 0.5 ⁇ m or more and 5 ⁇ m or less.
  • dielectric layer 23 Materials constituting the dielectric layer 23 include, for example, silicon nitride (SiN), silicon oxide (SiO, SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), tantalum oxide (Ta 2 O 5 ), zirconium oxide (ZrO 2 ), and the like. Among them, dielectric layer 23 preferably contains at least one of silicon nitride and silicon oxide.
  • the dimension (thickness) in the thickness direction T of the dielectric layer 23 is preferably 0.02 ⁇ m or more and 4 ⁇ m or less.
  • the second electrode layer 24 is provided facing the first electrode layer 22 . More specifically, the second electrode layer 24 is provided on the surface of the dielectric layer 23 opposite to the substrate 10 and faces the first electrode layer 22 with the dielectric layer 23 interposed therebetween.
  • the second electrode layer 24 may have a single-layer structure, or may have a multi-layer structure including a plurality of conductor layers made of the materials described above.
  • the dimension (thickness) in the thickness direction T of the second electrode layer 24 is preferably 0.3 ⁇ m or more and 10 ⁇ m or less, more preferably 0.5 ⁇ m or more and 5 ⁇ m or less.
  • a capacitor element is composed of the first electrode layer 22 , the dielectric layer 23 and the second electrode layer 24 . More specifically, the capacitance of the capacitor element is formed in the region where the first electrode layer 22, the dielectric layer 23, and the second electrode layer 24 overlap.
  • constituent materials of the moisture-resistant protective layer 25 include silicon nitride (SiN) and silicon oxide (SiO 2 ). Each film may be provided as a single layer, but silicon nitride is preferable because it has higher moisture resistance. Furthermore, by laminating silicon nitride and silicon oxide in this order from the lower side (the side closer to the substrate 10), the moisture resistance inside the element is increased by silicon nitride, and silicon oxide with a small Young's modulus and a small film stress It is possible to disperse the impact transmitted from the first resin body 30 through the substrate 10 during mounting from being concentrated on the end portion of the second electrode layer 24 .
  • the dimension (thickness) in the thickness direction T of the moisture-resistant protective layer 25 is preferably 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the resin protective layer 26 is provided so as to cover the first electrode layer 22 and the second electrode layer 24 .
  • the resin protective layer 26 is provided on the surface of the moisture-resistant protective layer 25 opposite to the substrate 10 .
  • the end of the resin protective layer 26 extends to the end of the substrate 10 , and the resin protective layer 26 has openings for the dielectric layer 23 and the moisture-resistant protective layer 25 (overlapping the first electrode layer 22 ). Openings are provided at positions overlapping the openings) and positions overlapping the openings of the moisture-resistant protective layer 25 (openings overlapping the second electrode layer 24).
  • the provision of the resin protective layer 26 sufficiently protects the capacitor element, particularly the dielectric layer 23, from moisture.
  • Examples of the constituent material of the resin protective layer 26 include resins such as polyimide resins, polybenzoxazole resins, benzocyclobutene resins, and resins in solder resists.
  • the dimension (thickness) in the thickness direction T of the resin protective layer 26 is preferably 1 ⁇ m or more and 20 ⁇ m or less.
  • the first external electrode 27 is drawn out to the surface of the circuit layer 20 opposite to the substrate 10 and is separated from the second external electrode 28 . That is, the first external electrode 27 is located on the side of the first electrode layer 22 opposite to the substrate 10 .
  • the first external electrode 27 is electrically connected to the first electrode layer 22 . More specifically, openings respectively provided in the dielectric layer 23, the moisture-resistant protective layer 25, and the resin protective layer 26 are extended by communicating along the thickness direction T, and the first external electrode 27 is It is electrically connected to the first electrode layer 22 through the opening.
  • the first external electrode 27 is separated from the second electrode layer 24 in the plane along the length direction L and the width direction W (see FIG. 1-1), so that it is electrically connected to the second electrode layer 24. Not connected.
  • the first external electrode 27 may have a single layer structure or a multilayer structure.
  • the first external electrode 27 has a single-layer structure
  • its constituent materials include, for example, gold (Au), silver (Ag), copper (Cu), palladium (Pd), nickel (Ni), and titanium (Ti). , aluminum (Al), alloys containing at least one of these metals, and the like.
  • Examples of the seed layer 29a of the first external electrode 27 include a laminate (Ti/Cu) of a conductor layer made of titanium (Ti) and a conductor layer made of copper (Cu).
  • Examples of the constituent material of the first plating layer 29b of the first external electrode 27 include nickel (Ni).
  • Examples of the constituent material of the second plating layer 29c of the first external electrode 27 include gold (Au) and tin (Sn).
  • the second external electrode 28 is drawn out to the surface of the circuit layer 20 opposite to the substrate 10 and is separated from the first external electrode 27 . That is, the second external electrode 28 is located on the side of the second electrode layer 24 opposite to the substrate 10 .
  • the second external electrode 28 is electrically connected to the second electrode layer 24 . More specifically, openings respectively provided in the moisture-resistant protective layer 25 and the resin protective layer 26 are extended by communicating along the thickness direction T, and the second external electrode 28 is connected to the second external electrode 28 through the openings. It is electrically connected to the electrode layer 24 .
  • the second external electrode 28 is separated from the first electrode layer 22 in the plane along the length direction L and the thickness direction T (see FIG. 1-3), so that the first electrode layer 22 is electrically connected to the second external electrode 28. Not connected.
  • the second external electrode 28 has a single-layer structure
  • its constituent materials include, for example, gold (Au), silver (Ag), copper (Cu), palladium (Pd), nickel (Ni), and titanium (Ti). , aluminum (Al), alloys containing at least one of these metals, and the like.
  • the second external electrode 28 When the second external electrode 28 has a multilayer structure, the second external electrode 28 includes a seed layer 29a and a first plating layer 29b in order from the substrate 10 side, as shown in FIGS. 1-2 and 1-3. , and the second plating layer 29c.
  • the seed layer 29a of the second external electrode 28 for example, a laminate (Ti/Cu) of a conductor layer made of titanium (Ti) and a conductor layer made of copper (Cu) can be used.
  • Examples of the constituent material of the second plating layer 29c of the second external electrode 28 include gold (Au) and tin (Sn).
  • the constituent material of the first external electrode 27 and the constituent material of the second external electrode 28 may be the same as or different from each other.
  • the first resin bodies 30 are provided at the four corners of the substrate 10 when viewed from the thickness direction T in plan. More specifically, the first resin body 30 has a distance between all locations on the top surface of the first resin body 30 and the corners of the capacitor elements (corners of the substrate 10) in a plan view from the thickness direction T. is provided at a position shorter than the shortest distance between the end of the second electrode layer 24 and the outer circumference of the capacitor element (the outer circumference of the substrate 10). That is, the first resin body 30 is provided within a range not exceeding the dotted line extending from the end of the second electrode layer 24 in plan view shown in FIG. 1-1.
  • the first resin body 30 is provided on the surface of the circuit layer 20 opposite to the substrate 10 .
  • the tip of the first resin body 30 on the side opposite to the substrate 10 in the thickness direction T is the tip of the first external electrode 27 and the second external electrode 28 on the side opposite to the substrate 10. located higher than More specifically, the tip of the first resin body 30 on the side opposite to the substrate 10 in the thickness direction T connects the tips of the first external electrode 27 and the second external electrode 28 on the side opposite to the substrate 10 . It is on the opposite side of the substrate 10 from the line segment (dotted line in FIG. 1-2).
  • the second resin body 40 is provided between the first external electrode 27 and the second external electrode 28 in plan view from the thickness direction T. As shown in FIG. More specifically, in the length direction L, the second resin body 40 has a normal line extending along the width direction W from the end of the first external electrode 27 on the second external electrode 28 side, and the second external electrode. It is provided between the normal line extending along the width direction W from the end of the first external electrode 27 side of 28 .
  • the second resin body 40 is provided on the surface of the circuit layer 20 opposite to the substrate 10 .
  • the outermost surface of the first external electrode 27 is uneven. A portion is defined as the tip of the first external electrode 27 opposite to the substrate 10 . The same applies to the second external electrode 28 as well.
  • the tip of the second resin body 40 on the side opposite to the substrate 10 is positioned higher than the tip of the first resin body 30 on the side opposite to the substrate 10. .
  • the second resin body 40 is located between the first external electrode 27 and the second external electrode 28 in plan view shown in FIG. is provided in Further, as described above, in the cross-sectional view shown in FIG. 1-3, the tip of the second resin body 40 opposite to the substrate 10 is opposite to the substrate 10 of the first external electrode 27 and the second external electrode 28. located higher than the tip of the side. Therefore, the second resin body 40 protrudes from the circuit layer 20 even when the end of the circuit layer 20 is lowered toward the substrate 10 from the central portion.
  • the first resin body 30 higher than the height at which the second resin body 40 becomes lower due to the deformation of the load, before the dielectric layer 23 directly under the second resin body 40 reaches the stress that breaks it, The load is distributed to the first resin body 30 . Since the load applied to the first resin body 30 is concentrated on the corner portion of the substrate 10 directly below the first resin body 30, damage to the dielectric layer 23 is suppressed. Such an effect can be similarly obtained when the capacitor 1 is placed on the flat plate from the circuit layer 20 side.
  • the first resin body 30 When the first resin body 30 is provided in a place other than the four corners of the substrate 10 in a plan view, the load during mounting is transmitted to the second electrode layer 24 through the substrate 10, and stress concentrates on the ends of the second electrode layer 24. Therefore, the dielectric layer 23 directly under it is damaged.
  • the first resin bodies 30 by providing the first resin bodies 30 only at the four corners of the substrate 10 in a plan view, stress is concentrated on the substrate 10 immediately below, so that damage to the dielectric layer 23 is suppressed.
  • the first resin bodies 30 are provided at two corners of the substrate 10 on the side closer to the second electrode layer 24.
  • the first resin bodies 30 is lower than the first resin bodies 30 provided at two corners of the substrate 10 on the side far from the second electrode layer 24, so that the first resin bodies on the side far from the second electrode layer 24 30 receives the load first, but since there is no edge of the second electrode layer 24 where stress tends to concentrate, breakage due to the load is suppressed.
  • the first resin body 30 is preferably provided at a position that does not overlap the first electrode layer 22 in a plan view from the thickness direction T. Thereby, it is possible to further suppress the load from being transmitted from the first resin body 30 to the second resin body 40 .
  • the second resin body 40 is preferably provided at a location surrounding the center of the substrate 10 . As shown in FIGS. 1-1, 1-2 and 1-3, the second resin body 40 extends from the second external electrode 28 toward the first external electrode 27 in a direction orthogonal to the thickness direction T. It preferably extends in a direction, here transversely to the longitudinal direction L. More specifically, the second resin body 40 preferably extends in a direction orthogonal to both the length direction L and the thickness direction T, that is, the width direction W. As shown in FIG.
  • the second resin body 40 is provided on the first wall portion 40a provided on the first external electrode 27 side and on the second external electrode 28 side, A first wall portion 40a and a spaced apart second wall portion 40b.
  • the first wall portion 40a and the second wall portion 40b are preferably provided in parallel.
  • the substrate 10 and the circuit layer 20 can be sufficiently stably held on the wiring board by the second resin body 40 .
  • the first wall portion 40a is provided on one side with respect to the center thereof, and the second wall portion 40b is provided on the other side. 40 allows substrate 10 and circuit layer 20 to be more stably held on the wiring substrate.
  • the second resin body 40 extends over a region 80 connecting the mutually facing ends of the first external electrode 27 and the second external electrode 28 . Also, the tip of the second resin body 40 is positioned higher than the tips of the first resin body 30 and the circuit layer 20 .
  • the projection dimension of the second resin body 40 with respect to the circuit layer 20 in the thickness direction T is preferably 50 ⁇ m or less.
  • the projection dimension of the first resin body 30 with respect to the circuit layer 20 should be smaller than the projection dimension of the second resin body 40, and preferably the difference from the projection dimension of the second resin body 40 is 10 ⁇ m or less. be.
  • the indentation elastic moduli of the first resin body 30 and the second resin body 40 are preferably lower than the indentation elastic modulus of the dielectric layer 23 .
  • the flexibility of the first resin body 30 and the second resin body 40 is higher than that of the dielectric layer 23, the load can be easily received by the first resin body 30 and the second resin body 40.
  • the load applied to the device, particularly the dielectric layer 23, is suppressed.
  • the indentation modulus of elasticity of the first resin body 30 and the second resin body 40 is preferably 20 GPa or less.
  • the indentation elastic modulus of the first resin body 30 and the indentation elastic modulus of the second resin body 40 may be the same or different.
  • the indentation modulus is measured, for example, by the nanoindentation method.
  • the Young's modulus of the first resin body 30 and the second resin body 40 is preferably 20 GPa or less. In this case, since the flexibility of the first resin body 30 and the second resin body 40 is sufficiently high, the load can be easily received by the first resin body 30 and the second resin body 40, and the load applied to the capacitor element is sufficiently increased. Suppressed. Moreover, the Young's modulus of the first resin body 30 and the second resin body 40 is more preferably 0.5 GPa or more and 20 GPa or less. The Young's modulus of the first resin body 30 and the Young's modulus of the second resin body 40 may be the same or different.
  • Young's modulus is measured, for example, by a tensile test method.
  • the first resin body 30 and the second resin body 40 preferably contain at least one resin selected from the group consisting of resin in solder resist, polyimide resin, polyimideamide resin, and epoxy resin.
  • the resin contained in the first resin body 30 and the resin contained in the second resin body 40 may be the same as or different from each other.
  • the first resin body 30 and the second resin body 40 are preferably hardened photosensitive resins.
  • FIG. 2-1 is a schematic plan view showing Modification 1 of the capacitor of Embodiment 1 of the present invention.
  • FIG. 2-2 is a schematic side view of the capacitor shown in FIG. 2-1.
  • FIG. 2-3 is a schematic cross-sectional view showing a portion corresponding to line segment A1-A2 in FIG. 2-1.
  • the first resin body 30 may have a shape in which the tip is narrower than the bottom. In this case, the first resin body 30 is likely to deform due to the load during mounting. As a result, it becomes difficult for a load to be momentarily and locally applied in the first resin body 30 at the start of contact with the wiring board side.
  • the tip of the first resin body 30 may have an acute angle, or the tip of the first resin body 30 may be sharp.
  • the second resin body 40 may have a shape in which the tip is thinner than the bottom. In this case, the second resin body 40 is likely to deform due to the load during mounting. As a result, it becomes difficult for a load to be momentarily and locally applied in the second resin body 40 at the start of contact with the wiring board side.
  • the tip of the second resin body 40 may have an acute angle, or the tip of the second resin body 40 may be sharp.
  • FIG. 3-1 is a schematic plan view showing Modification 2 of the capacitor of Embodiment 1 of the present invention.
  • 3-2 is a schematic side view of the capacitor shown in FIG. 3-1.
  • FIG. 3-3 is a schematic cross-sectional view showing a portion corresponding to line segment A1-A2 in FIG. 3-1.
  • the first resin body 30 has a tip that is thinner than a bottom, and a side surface on the edge side of the substrate 10 that extends from the substrate 10. It may have a steep shape with respect to the main surface 10a. In this case, the stress applied to the end portion of the second electrode layer 24 is further reduced.
  • the tip of the first resin body 30 may have an acute angle, or the tip of the first resin body 30 may be sharp.
  • FIG. 4-1 is a schematic plan view showing Modification 3 of the capacitor of Embodiment 1 of the present invention.
  • 4-2 is a schematic side view of the capacitor shown in FIG. 4-1.
  • FIG. 4-3 is a schematic cross-sectional view showing a portion corresponding to line segment A1-A2 in FIG. 4-1.
  • FIG. 5-1 is a schematic cross-sectional view for explaining an example of the process of forming an insulating layer.
  • an insulating layer 21 is formed on the first major surface 10a of the substrate 10 by, for example, thermal oxidation, sputtering, or chemical vapor deposition.
  • FIG. 5-2 is a schematic cross-sectional view for explaining an example of the process of forming the first electrode layer.
  • a conductor layer made of the constituent material of the first electrode layer 22 is formed on the surface of the insulating layer 21 opposite to the substrate 10 by, for example, sputtering. Thereafter, patterning of the conductive layer is performed by combining photolithography and etching to form the first electrode layer 22 as shown in FIG. 5-2. More specifically, the first electrode layer 22 is formed up to a position separated from the edge of the substrate 10 .
  • FIG. 5-3 is a schematic cross-sectional view for explaining an example of the process of forming a dielectric layer.
  • a layer made of a constituent material of the dielectric layer 23 is formed so as to cover the first electrode layer 22 by, for example, a sputtering method or a chemical vapor deposition method. This layer is then patterned, for example, by a combination of photolithography and etching to form a dielectric layer 23 as shown in FIG. 5-3. More specifically, the dielectric layer 23 is formed so as to provide an opening that partially exposes the first electrode layer 22 .
  • FIG. 5-4 is a schematic cross-sectional view for explaining an example of the process of forming the second electrode layer.
  • a conductor layer made of the constituent material of the second electrode layer 24 is formed on the surface of the structure shown in FIG. 5-3 opposite to the substrate 10 by, for example, sputtering. Thereafter, the conductive layer is patterned by, for example, a combination of photolithography and etching to form the second electrode layer 24 as shown in FIG. 5-4. More specifically, the second electrode layer 24 is formed so as to face the first electrode layer 22 with the dielectric layer 23 interposed therebetween.
  • FIG. 5-5 is a schematic cross-sectional view for explaining an example of the process of forming a moisture-resistant protective layer.
  • a layer made of a constituent material of the moisture-resistant protective layer 25 is formed on the surface of the structure shown in FIG. 5-4 opposite to the substrate 10 by, for example, chemical vapor deposition. Thereafter, this layer is patterned by, for example, a combination of photolithography and etching to form a moisture-resistant protective layer 25 as shown in FIG. 5-5. More specifically, openings are provided at positions overlapping the openings in the dielectric layer 23 for exposing a portion of the first electrode layer 22 and at positions exposing a portion of the second electrode layer 24 .
  • a moisture resistant protective layer 25 is formed as follows.
  • FIG. 5-6 is a schematic cross-sectional view for explaining an example of the process of forming a resin protective layer.
  • a layer made of the constituent material of the resin protective layer 26 is formed on the surface of the structure shown in FIG. 5-5 opposite to the substrate 10 by, for example, spin coating. Thereafter, patterning of this layer is performed by, for example, only photolithography when the constituent material of the resin protective layer 26 is photosensitive, and by photolithography when the constituent material of the resin protective layer 26 is non-photosensitive.
  • a resin protective layer 26 is formed as shown in FIGS. More specifically, a position overlapping the opening of the dielectric layer 23 and the moisture-resistant protective layer 25 to expose a portion of the first electrode layer 22 and a moisture-resistant protective layer to expose a portion of the second electrode layer 24 .
  • the resin protective layer 26 is formed so that openings are provided at positions overlapping the openings of the layer 25 .
  • FIG. 5-7 are schematic cross-sectional views for explaining an example of the process of forming the seed layer.
  • FIG. 5-8 is a schematic cross-sectional view for explaining an example of the process of forming the first plating layer and the second plating layer.
  • FIG. 5-9 is a schematic cross-sectional view for explaining an example of the step of removing part of the seed layer.
  • a seed layer 29a is formed on the surface of the structure shown in FIGS.
  • a first plating layer 29b and a second plating layer 29c are sequentially formed as shown in FIG. 5-8.
  • part of the seed layer 29a is removed by, for example, an etching method.
  • the first external electrode 27 and the second external electrode 28 are formed as shown in FIG. 5-9. More specifically, the first external electrode layer 23 is electrically connected to the first electrode layer 22 through openings provided in the dielectric layer 23, the moisture-resistant protective layer 25, and the resin protective layer 26, respectively. An electrode 27 is formed. Also, the second external electrode 28 is formed so as to be electrically connected to the second electrode layer 24 through the openings respectively provided in the moisture-resistant protective layer 25 and the resin protective layer 26 .
  • the first external electrode 27 is drawn out to the surface of the circuit layer 20 opposite to the substrate 10 and is separated from the second external electrode 28 .
  • the second external electrode 28 is drawn out to the surface of the circuit layer 20 opposite to the substrate 10 and is separated from the first external electrode 27 .
  • FIG. 5-10 are schematic cross-sectional views for explaining an example of the process of forming a photosensitive resin film.
  • FIG. 5-11 is a schematic cross-sectional view for explaining an example of the process of forming the first resin body and the second resin body.
  • the capacitor 1 is manufactured.
  • a module of the present invention includes a semiconductor device of the present invention, a wiring board having a first land electrically connected to a first external electrode, and a second land electrically connected to a second external electrode. , is provided.
  • a module including the capacitor of Embodiment 1 of the present invention will be described as a module of Embodiment 1 of the present invention.
  • the module 100 includes a capacitor 1 and a wiring board 50. More specifically, module 100 is obtained by mounting capacitor 1 on wiring board 50 .
  • the path for filling the mold resin is open when the resin is molded after mounting. Defects can be suppressed.
  • first resin body 30 and the third resin body 41 may be connected to each other, it is preferable that they are separated from each other at the bottom because the load during mounting is not transmitted from the first resin body 30 to the third resin body 41 .
  • the constituent material of the third resin body 41 may be the same as the constituent material of the first resin body 30 .
  • the third resin body 41 may be formed at the same time as the first resin body 30 .
  • Materials constituting the third electrode layer 24a include, for example, aluminum (Al), silicon (Si), copper (Cu), silver (Ag), gold (Au), nickel (Ni), chromium (Cr), titanium ( Ti) and other metals.
  • the constituent material of the third electrode layer 24a may be an alloy containing at least one of the metals described above, and specific examples thereof include an aluminum-silicon alloy (AlSi), an aluminum-copper alloy (AlCu), and an aluminum-silicon alloy. -Copper alloy (AlSiCu) and the like.
  • the semiconductor device of the present invention does not have to include the second resin body.
  • the thickness of the dielectric layer is preferably 0.5 ⁇ m or less, more preferably 0.3 ⁇ m or less. Such an example will be described below as a capacitor of Embodiment 4 of the present invention.
  • FIG. 12-1 is a schematic plan view showing an example of a capacitor according to Embodiment 4 of the present invention.
  • FIG. 12-2 is a schematic side view of the capacitor shown in FIG. 12-1.
  • FIG. 12-3 is a schematic cross-sectional view showing a portion corresponding to line segment A1-A2 in FIG. 12-1.
  • the first resin body 30 is directly provided on the substrate 10 , some layers may exist between the first resin body 30 and the substrate 10 .

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Abstract

半導体装置の一実施形態であるキャパシタ１は、基板１０と、回路層２０と、第１樹脂体３０と、を備える。回路層２０は、基板１０側に設けられた第１電極層２２と、第１電極層２２に対向して設けられた第２電極層２４と、厚み方向Ｔにおいて第１電極層２２と第２電極層２４との間に設けられた誘電体層２３と、回路層２０の基板１０とは反対側の表面に引き出された第１外部電極２７と、回路層２０の基板１０とは反対側の表面に引き出され、第１外部電極２７と離隔して設けられた第２外部電極２８と、を有する。第１樹脂体３０は、厚み方向Ｔからの平面視において基板１０の四隅に設けられ、厚み方向Ｔにおいて、第１樹脂体３０の基板１０とは反対側の先端は、第１外部電極２７及び第２外部電極２８の基板１０とは反対側の先端よりも高い位置にある。

Description

半導体装置及びモジュール
　本発明は、半導体装置及びモジュールに関する。
　半導体集積回路に用いられる代表的なキャパシタ素子として、例えばＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）キャパシタが知られている。ＭＩＭキャパシタは、絶縁体を下部電極と上部電極とで挟んだ平行平板型の構造を有するキャパシタである。
　特許文献１には、基板上に形成された回路素子と、上記回路素子に接続され、且つ、少なくとも１面に対向配置された少なくとも１対の端子電極と、上記少なくとも１対の端子電極よりも突出して形成され、且つ、上記少なくとも１面における平面視において上記回路素子と重ならない領域に設けられた支持体と、を備える、電子部品が開示されている。特許文献１には、電子部品の一例として、基板上に、下部電極、誘電体層、第１電極、第１保護層、第２電極、第２保護層、端子電極及び支持体が、この順に積層されたコンデンサが記載されている。
特許第５４４５３５７号公報
　表面実装機（マウンタ）を用いて電子部品を外部基板等に実装する場合には、基板搭載時に、電子部品の厚み方向に荷重がかかるため、電子部品に過度な荷重が印加されてしまうと、かかる荷重が衝撃力となって、電子部品内に形成された回路素子が損傷するという不都合が生じ得る。特許文献１に記載の電子部品によれば、支持体が、対向して配置される少なくとも１対の端子電極よりも突出しており、換言すれば、支持体が、対向して配置される少なくとも１対の端子電極よりも厚く形成されるので、その支持体が、外部から印加される荷重を受圧、分散、緩和することにより、実装時に生じ得る電子部品の機械的な破壊を防止することができるとされている。
　しかしながら、特許文献１に記載の電子部品では、実装時に素子表面にかかる荷重を緩和する効果が十分ではないため、支持体から伝わる荷重によって誘電体層にクラックが発生するおそれがある。
　本発明は、上記の問題を解決するためになされたものであり、荷重が誘電体層に集中することが抑制される半導体装置を提供することを目的とする。また、本発明は、上記半導体装置を備えるモジュールを提供することを目的とする。
　本発明の半導体装置は、厚み方向に相対する第１主面及び第２主面を有する基板と、上記基板の上記第１主面上に設けられた回路層と、第１樹脂体と、を備える。上記回路層は、上記基板側に設けられた第１電極層と、上記第１電極層に対向して設けられた第２電極層と、上記厚み方向において上記第１電極層と上記第２電極層との間に設けられた誘電体層と、上記回路層の上記基板とは反対側の表面に引き出された第１外部電極と、上記回路層の上記基板とは反対側の表面に引き出され、上記第１外部電極と離隔して設けられた第２外部電極と、を有する。上記第１樹脂体は、上記厚み方向からの平面視において上記基板の四隅に設けられ、上記厚み方向において、上記第１樹脂体の上記基板とは反対側の先端は、上記第１外部電極及び上記第２外部電極の上記基板とは反対側の先端よりも高い位置にある。
　本発明のモジュールは、本発明の半導体装置と、上記第１外部電極に電気的に接続された第１ランドと、上記第２外部電極に電気的に接続された第２ランドと、を有する配線基板と、を備える。
　本発明によれば、荷重が誘電体層に集中することが抑制される半導体装置を提供することができる。また、本発明によれば、上記半導体装置を備えるモジュールを提供することができる。
本発明の実施形態１のキャパシタの一例を示す平面模式図である。 図１－１に示すキャパシタの側面模式図である。 図１－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。 本発明の実施形態１のキャパシタの変形例１を示す平面模式図である。 図２－１に示すキャパシタの側面模式図である。 図２－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。 本発明の実施形態１のキャパシタの変形例２を示す平面模式図である。 図３－１に示すキャパシタの側面模式図である。 図３－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。 本発明の実施形態１のキャパシタの変形例３を示す平面模式図である。 図４－１に示すキャパシタの側面模式図である。 図４－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。 絶縁層を形成する工程の一例を説明するための断面模式図である。 第１電極層を形成する工程の一例を説明するための断面模式図である。 誘電体層を形成する工程の一例を説明するための断面模式図である。 第２電極層を形成する工程の一例を説明するための断面模式図である。 耐湿保護層を形成する工程の一例を説明するための断面模式図である。 樹脂保護層を形成する工程の一例を説明するための断面模式図である。 シード層を形成する工程の一例を説明するための断面模式図である。 第１めっき層及び第２めっき層を形成する工程の一例を説明するための断面模式図である。 シード層の一部を除去する工程の一例を説明するための断面模式図である。 感光性樹脂膜を形成する工程の一例を説明するための断面模式図である。 第１樹脂体及び第２樹脂体を形成する工程の一例を説明するための断面模式図である。 本発明の実施形態１のモジュールを示す断面模式図である。 本発明の実施形態１のモジュールにおいて、モールド樹脂が設けられた状態を示す断面模式図である。 本発明の実施形態２のキャパシタの一例を示す平面模式図である。 図８－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。 図８－１に示すキャパシタの側面模式図である。 本発明の実施形態２のキャパシタの変形例を示す平面模式図である。 図９－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。 図９－１に示すキャパシタの側面模式図である。 本発明の実施形態３のキャパシタの一例を示す平面模式図である。 図１０－１に示すキャパシタの側面模式図である。 図１０－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。 本発明の実施形態３のキャパシタの変形例を示す平面模式図である。 図１１－１に示すキャパシタの側面模式図である。 図１１－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。 本発明の実施形態４のキャパシタの一例を示す平面模式図である。 図１２－１に示すキャパシタの側面模式図である。 図１２－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。 本発明の実施形態５のキャパシタの一例を示す平面模式図である。 図１３－１に示すキャパシタの側面模式図である。 図１３－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。 本発明の実施形態５のキャパシタの変形例を示す平面模式図である。 図１４－１に示すキャパシタの側面模式図である。 図１４－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。
　以下、本発明の半導体装置及びモジュールについて説明する。
　しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する本発明の個々の好ましい構成を２つ以上組み合わせたものもまた本発明である。
　以下に示す各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。実施形態２以降では、実施形態１と共通の事項についても記述は省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については、実施形態毎に逐次言及しない。
　以下の説明において、各実施形態を特に区別しない場合、単に「本発明の半導体装置」及び「本発明のモジュール」と言う。本発明の半導体装置、モジュール及び各構成要素の形状及び配置等は、図示する例に限定されるものではない。
　また、以下においては、本発明の半導体装置の一実施形態として、キャパシタを例にとって説明する。本発明の半導体装置は、キャパシタそのもの（すなわちキャパシタ素子）であってもよく、キャパシタを含む装置であってもよい。
［実施形態１］
　本発明の半導体装置は、基板と、回路層と、第１樹脂体と、を備える。本発明の半導体装置では、第１樹脂体は、厚み方向からの平面視において基板の四隅に設けられ、厚み方向において、第１樹脂体の基板とは反対側の先端は、第１外部電極及び第２外部電極の基板とは反対側の先端よりも高い位置にある、ことを特徴とする。本発明の半導体装置は、第２樹脂体をさらに備えてもよい。その場合、第２樹脂体は、厚み方向からの平面視において第１外部電極と第２外部電極との間に設けられ、厚み方向において、第２樹脂体の基板とは反対側の先端は、第１外部電極及び第２外部電極の基板とは反対側の先端よりも高い位置にあり、かつ、第１樹脂体の基板とは反対側の先端よりも高い位置にある。このような例を、本発明の実施形態１のキャパシタとして以下に説明する。
　図１－１は、本発明の実施形態１のキャパシタの一例を示す平面模式図である。図１－２は、図１－１に示すキャパシタの側面模式図である。図１－３は、図１－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。
　本明細書中、キャパシタ（半導体装置）の長さ方向、幅方向、及び、厚み方向を、図１－１、図１－２及び図１－３等に示すように、各々、矢印Ｌ、矢印Ｗ、及び、矢印Ｔで定められる方向とする。ここで、長さ方向Ｌと幅方向Ｗと厚み方向Ｔとは、互いに直交している。
　図１－１、図１－２及び図１－３に示すように、キャパシタ１は、基板１０と、回路層２０と、第１樹脂体３０と、第２樹脂体４０、を備えている。
　基板１０は、厚み方向Ｔに相対する第１主面１０ａ及び第２主面１０ｂを有している。第１主面１０ａ及び第２主面１０ｂは、厚み方向Ｔにおいて互いに対向している。
　基板１０の構成材料としては、例えば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）等の半導体が挙げられる。
　基板１０の電気抵抗率は、好ましくは１０－１Ω・ｃｍ以上、１０６Ω・ｃｍ以下である。
　基板１０の長さ方向Ｌにおける寸法は、好ましくは２００μｍ以上、６００μｍ以下である。
　基板１０の幅方向Ｗにおける寸法は、好ましくは１００μｍ以上、３００μｍ以下である。
　基板１０の厚み方向Ｔにおける寸法（厚み）は、好ましくは５０μｍ以上、２５０μｍ以下である。
　回路層２０は、基板１０の第１主面１０ａ上に設けられている。回路層２０は、絶縁層２１と、第１電極層２２と、誘電体層２３と、第２電極層２４と、耐湿保護層２５と、樹脂保護層２６と、第１外部電極２７と、第２外部電極２８と、を有している。なお、実施形態１においては、回路層２０は、基板１０の第１主面１０ａの全面上に設けられているが、基板１０の第１主面１０ａの一部上に設けられていてもよい。その場合、回路層２０は、基板１０の第１主面１０ａ上の中央位置に設けられていることが好ましく、また、基板１０の中心軸と回路層２０の中心軸とが略一致する位置に設けられていることが好ましい。
　回路層２０の厚み方向Ｔにおける寸法は、好ましくは５μｍ以上、７０μｍ以下である。回路層２０の厚み方向Ｔにおける寸法は、絶縁層２１の基板１０側の表面から、第１外部電極２７及び第２外部電極２８の最表面のうちで最も基板１０とは反対側に位置する表面までの寸法で定められる。
　絶縁層２１は、基板１０の第１主面１０ａの全面上に設けられている。なお、絶縁層２１は、基板１０の第１主面１０ａの一部上に設けられていてもよいが、第１電極層２２よりも大きく、かつ、第１電極層２２の全域に重なる領域に設けられる必要がある。例えば、熱酸化法により基板１０の第１主面１０ａを酸化させたり、スパッタリング法又は化学蒸着（ＣＶＤ）法により成膜したりすることで絶縁層を基板１０の第１主面１０ａの全面上に一旦形成した後、エッチング法によりその絶縁層の一部を除去すると、絶縁層２１を基板１０の第１主面１０ａの一部上に設けることができる。
　絶縁層２１の構成材料としては、例えば、酸化ケイ素（ＳｉＯ、ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ジルコニウム（ＺｒＯ２）等が挙げられる。
　絶縁層２１は、単層構造であってもよいし、上述した材料からなる複数の層を含む多層構造であってもよい。
　絶縁層２１の厚み方向Ｔにおける寸法（厚み）は、好ましくは０．５μｍ以上、３μｍ以下である。
　第１電極層２２は、回路層２０の基板１０側、ここでは、絶縁層２１の基板１０とは反対側の表面上に設けられている。また、第１電極層２２は、基板１０の端部と離隔された位置までに設けられている。より具体的には、第１電極層２２の端部は、基板１０の端部よりも内側に位置している。図１－１に示す平面視において、第１電極層２２の端部と基板１０の端部との距離は、好ましくは５μｍ以上、３０μｍ以下である。なお、第１電極層２２の端部は、基板１０の端部までの絶縁層２１の表面上に設けられていてもよい。
　第１電極層２２の構成材料としては、例えば、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属が挙げられる。第１電極層２２の構成材料は、上述した金属を少なくとも１種含む合金であってもよく、その具体例としては、アルミニウム－シリコン合金（ＡｌＳｉ）、アルミニウム－銅合金（ＡｌＣｕ）、アルミニウム－シリコン－銅合金（ＡｌＳｉＣｕ）等が挙げられる。
　第１電極層２２は、単層構造であってもよいし、上述した材料からなる複数の導電体層を含む多層構造であってもよい。
　第１電極層２２の厚み方向Ｔにおける寸法（厚み）は、好ましくは０．３μｍ以上、１０μｍ以下であり、より好ましくは０．５μｍ以上、５μｍ以下である。
　誘電体層２３は、厚み方向Ｔ、ここでは、基板１０の第１主面１０ａに直交する方向において、第１電極層２２と第２電極層２４との間に設けられている。また、誘電体層２３は、開口を除く部分で第１電極層２２を覆うように設けられ、誘電体層２３の端部は、第１電極層２２の端部から基板１０の端部までの絶縁層２１の表面上にも設けられている。
　誘電体層２３の構成材料としては、例えば、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ、ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ジルコニウム（ＺｒＯ２）等が挙げられる。中でも、誘電体層２３は、窒化ケイ素及び酸化ケイ素の少なくとも一方を含むことが好ましい。
　誘電体層２３の厚み方向Ｔにおける寸法（厚み）は、好ましくは０．０２μｍ以上、４μｍ以下である。
　第２電極層２４は、第１電極層２２に対向して設けられている。より具体的には、第２電極層２４は、誘電体層２３の基板１０とは反対側の表面上に設けられ、誘電体層２３を挟んで第１電極層２２に対向している。
　第２電極層２４の構成材料としては、例えば、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属が挙げられる。第２電極層２４の構成材料は、上述した金属を少なくとも１種含む合金であってもよく、その具体例としては、アルミニウム－シリコン合金（ＡｌＳｉ）、アルミニウム－銅合金（ＡｌＣｕ）、アルミニウム－シリコン－銅合金（ＡｌＳｉＣｕ）等が挙げられる。
　第２電極層２４は、単層構造であってもよいし、上述した材料からなる複数の導電体層を含む多層構造であってもよい。
　第２電極層２４の厚み方向Ｔにおける寸法（厚み）は、好ましくは０．３μｍ以上、１０μｍ以下であり、より好ましくは０．５μｍ以上、５μｍ以下である。
　第１電極層２２と誘電体層２３と第２電極層２４とでキャパシタ素子が構成される。より具体的には、第１電極層２２と誘電体層２３と第２電極層２４とが重なり合う領域でキャパシタ素子の容量が形成される。
　耐湿保護層２５は、開口を除く部分で誘電体層２３及び第２電極層２４を覆うように設けられている。耐湿保護層２５が設けられていることにより、キャパシタ素子、特に、誘電体層２３の耐湿性が高まる。
　耐湿保護層２５の構成材料としては、例えば、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ２）等が挙げられる。それぞれの膜を単層で設けてもよいが、窒化ケイ素の方がより耐湿性が高いため好ましい。更には、下側（基板１０に近い側）から窒化ケイ素、酸化ケイ素の順に積層することで、素子内部の耐湿性を窒化ケイ素によって高めつつ、ヤング率が小さく、膜応力の小さい酸化ケイ素によって、実装時に第１樹脂体３０から基板１０を介して伝わる衝撃が第２電極層２４の端部に集中するのを分散することができる。
　耐湿保護層２５の厚み方向Ｔにおける寸法（厚み）は、好ましくは０．５μｍ以上、３μｍ以下である。
　樹脂保護層２６は、第１電極層２２及び第２電極層２４を覆うように設けられている。ここでは、樹脂保護層２６は、耐湿保護層２５の基板１０とは反対側の表面上に設けられている。また、樹脂保護層２６の端部は、基板１０の端部まで広がって設けられており、樹脂保護層２６には、誘電体層２３及び耐湿保護層２５の開口（第１電極層２２に重なる開口）に重なる位置と、耐湿保護層２５の開口（第２電極層２４に重なる開口）に重なる位置との各々に開口が設けられている。樹脂保護層２６が設けられていることにより、キャパシタ素子、特に、誘電体層２３が水分から充分に保護される。
　樹脂保護層２６の構成材料としては、例えば、ポリイミド樹脂、ポリベンゾオキサゾール樹脂、ベンゾシクロブテン樹脂、ソルダーレジスト中の樹脂等の樹脂が挙げられる。
　樹脂保護層２６の厚み方向Ｔにおける寸法（厚み）は、好ましくは１μｍ以上、２０μｍ以下である。
　第１外部電極２７は、回路層２０の基板１０とは反対側の表面に引き出され、第２外部電極２８と離隔されている。つまり、第１外部電極２７は、第１電極層２２の基板１０とは反対側に位置している。ここでは、第１外部電極２７は、第１電極層２２に電気的に接続されている。より具体的には、誘電体層２３、耐湿保護層２５、及び、樹脂保護層２６に各々設けられた開口が厚み方向Ｔに沿って連通することで延びており、第１外部電極２７は、その開口を介して第１電極層２２に電気的に接続されている。また、第１外部電極２７は、長さ方向Ｌ及び幅方向Ｗに沿う面において（図１－１参照）、第２電極層２４と離隔されることにより、第２電極層２４に電気的に接続されていない。
　第１外部電極２７は、単層構造であってもよいし、多層構造であってもよい。
　第１外部電極２７が単層構造である場合、その構成材料としては、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、これらの金属を少なくとも１種含む合金等が挙げられる。
　第１外部電極２７が多層構造である場合、第１外部電極２７は、図１－２及び図１－３に示すように、基板１０側から順に、シード層２９ａと、第１めっき層２９ｂと、第２めっき層２９ｃと、を有していてもよい。
　第１外部電極２７のシード層２９ａとしては、例えば、チタン（Ｔｉ）からなる導電体層と銅（Ｃｕ）からなる導電体層との積層体（Ｔｉ／Ｃｕ）等が挙げられる。
　第１外部電極２７の第１めっき層２９ｂの構成材料としては、例えば、ニッケル（Ｎｉ）等が挙げられる。
　第１外部電極２７の第２めっき層２９ｃの構成材料としては、例えば、金（Ａｕ）、スズ（Ｓｎ）等が挙げられる。
　第２外部電極２８は、回路層２０の基板１０とは反対側の表面に引き出され、第１外部電極２７と離隔されている。つまり、第２外部電極２８は、第２電極層２４の基板１０とは反対側に位置している。ここでは、第２外部電極２８は、第２電極層２４に電気的に接続されている。より具体的には、耐湿保護層２５及び樹脂保護層２６に各々設けられた開口が厚み方向Ｔに沿って連通することで延びており、第２外部電極２８は、その開口を介して第２電極層２４に電気的に接続されている。また、第２外部電極２８は、長さ方向Ｌ及び厚み方向Ｔに沿う面において（図１－３参照）、第１電極層２２と離隔されることにより、第１電極層２２に電気的に接続されていない。
　第２外部電極２８は、単層構造であってもよいし、多層構造であってもよい。
　第２外部電極２８が単層構造である場合、その構成材料としては、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、これらの金属を少なくとも１種含む合金等が挙げられる。
　第２外部電極２８が多層構造である場合、第２外部電極２８は、図１－２及び図１－３に示すように、基板１０側から順に、シード層２９ａと、第１めっき層２９ｂと、第２めっき層２９ｃと、を有していてもよい。
　第２外部電極２８のシード層２９ａとしては、例えば、チタン（Ｔｉ）からなる導電体層と銅（Ｃｕ）からなる導電体層との積層体（Ｔｉ／Ｃｕ）等が挙げられる。
　第２外部電極２８の第１めっき層２９ｂの構成材料としては、例えば、ニッケル（Ｎｉ）等が挙げられる。
　第２外部電極２８の第２めっき層２９ｃの構成材料としては、例えば、金（Ａｕ）、スズ（Ｓｎ）等が挙げられる。
　第１外部電極２７の構成材料と第２外部電極２８の構成材料とは、互いに同じであってもよいし、互いに異なっていてもよい。
　図１－１に示すように、第１樹脂体３０は、厚み方向Ｔからの平面視において基板１０の四隅に設けられている。より具体的には、第１樹脂体３０は、厚み方向Ｔからの平面視において、第１樹脂体３０の最上面の全ての場所とキャパシタ素子の角部（基板１０の角部）との距離が、第２電極層２４の端部とキャパシタ素子の外周（基板１０の外周）との最短距離より短くなる位置に設けられている。すなわち、第１樹脂体３０は、図１－１に示す平面視において第２電極層２４の端部から延びる点線を超えない範囲に設けられている。ここでは、第１樹脂体３０は、回路層２０の基板１０とは反対側の表面上に設けられている。
　図１－２に示すように、厚み方向Ｔにおいて、第１樹脂体３０の基板１０とは反対側の先端は、第１外部電極２７及び第２外部電極２８の基板１０とは反対側の先端よりも高い位置にある。より具体的には、厚み方向Ｔにおいて、第１樹脂体３０の基板１０とは反対側の先端は、第１外部電極２７及び第２外部電極２８の基板１０とは反対側の先端同士を結ぶ線分（図１－２中の点線）よりも基板１０とは反対側にある。
　図１－１に示すように、第２樹脂体４０は、厚み方向Ｔからの平面視において第１外部電極２７と第２外部電極２８との間に設けられている。より具体的には、長さ方向Ｌにおいて、第２樹脂体４０は、第１外部電極２７における第２外部電極２８側の端部から幅方向Ｗに沿って延びる法線と、第２外部電極２８における第１外部電極２７側の端部から幅方向Ｗに沿って延びる法線との間に設けられている。ここでは、第２樹脂体４０は、回路層２０の基板１０とは反対側の表面上に設けられている。
　図１－３に示すように、厚み方向Ｔにおいて、第２樹脂体４０の基板１０とは反対側の先端は、第１外部電極２７及び第２外部電極２８の基板１０とは反対側の先端よりも高い位置にある。より具体的には、厚み方向Ｔにおいて、第２樹脂体４０の基板１０とは反対側の先端は、第１外部電極２７及び第２外部電極２８の基板１０とは反対側の先端同士を結ぶ線分（図１－３中の点線）よりも基板１０とは反対側にある。
　図１－３では、第１外部電極２７の最表面が凹凸状であるが、この場合、厚み方向Ｔにおいて、第１外部電極２７の最表面のうちで最も基板１０とは反対側に位置する部分を、第１外部電極２７の基板１０とは反対側の先端と定める。第２外部電極２８についても同様である。
　図１－２に示すように、厚み方向Ｔにおいて、第２樹脂体４０の基板１０とは反対側の先端は、第１樹脂体３０の基板１０とは反対側の先端よりも高い位置にある。
　ここで、上述したように、第１電極層２２は基板１０の端部と離隔された位置までに設けられているため、回路層２０の端部（周縁部）が中心部よりも基板１０側に下がりやすい。なお、図１－３に示す断面視において、基板１０の端部上には、樹脂保護層２６が設けられているものの、その下層に第１電極層２２及び第２電極層２４が存在していないため、実際は樹脂保護層２６の厚みが大きくなりにくい。このことからも、回路層２０の端部（周縁部）が中心部よりも基板１０側に下がりやすくなる。そのため、第１外部電極２７及び第２外部電極２８においては、回路層２０の中心部側が端部側よりも高い位置になりやすい。これに対して、第２樹脂体４０は、図１－１に示す平面視において、第１外部電極２７と第２外部電極２８との間、すなわち、回路層２０の端部ではなく中心部近傍に設けられている。また、上述したように、図１－３に示す断面視において、第２樹脂体４０の基板１０とは反対側の先端は、第１外部電極２７及び第２外部電極２８の基板１０とは反対側の先端よりも高い位置にある。よって、回路層２０の端部が中心部よりも基板１０側に下がっている状態であっても、第２樹脂体４０が回路層２０よりも突出することになる。
　第１樹脂体３０が回路層２０よりも突出し、第２樹脂体４０が第１樹脂体３０よりも突出することにより、例えば、キャパシタ１を配線基板に実装する際、第２樹脂体４０が第１樹脂体３０、第１外部電極２７及び第２外部電極２８よりも先に配線基板側（例えば、配線基板の上面、ランド、はんだ等）に接触することになる。そのため、第２樹脂体４０に荷重が加わることになり、第１樹脂体３０、第１外部電極２７及び第２外部電極２８に加わる荷重が抑制される。その結果、荷重が第１外部電極２７及び第２外部電極２８を介してキャパシタ素子に伝わることが抑制されるため、キャパシタ素子の破損、特に、誘電体層２３の破損が抑制される。しかし、実装スピードを速くすると、荷重のばらつきが大きくなり、第２樹脂体４０だけで全ての荷重を受けると第２樹脂体４０の直下の誘電体層２３への応力が増加して破損する場合がある。そこで、第１樹脂体３０を第２樹脂体４０が荷重で変形して低くなる高さより高くすることで、第２樹脂体４０の直下の誘電体層２３が破損する応力に到達する前に、第１樹脂体３０に荷重が分散される。第１樹脂体３０に加わった荷重は、第１樹脂体３０の直下の基板１０の角部に集中するため、誘電体層２３の破損が抑制される。このような効果は、キャパシタ１を回路層２０側から平板上に載置する際にも同様に得られる。
　第１樹脂体３０が平面視において基板１０の四隅以外に設けられると、実装する際の荷重が基板１０を介して第２電極層２４に伝わり、第２電極層２４の端部に応力が集中するため、その直下の誘電体層２３が破損する。これに対して、第１樹脂体３０を平面視において基板１０の四隅に限定して設けることで、直下の基板１０に応力が集中するため、誘電体層２３の破損が抑制される。図１－３に示すように第２電極層２４が左側に寄って配置されている構造の場合、第２電極層２４に近い側の基板１０の角部２箇所に設けられる第１樹脂体３０の高さを、第２電極層２４から遠い側の基板１０の角部２箇所に設けられる第１樹脂体３０に対して低くすることで、第２電極層２４から遠い側の第１樹脂体３０が先に荷重を受けるが、応力の集中しやすい第２電極層２４の端部が存在しないため、荷重による破損が抑制される。
　図１－１に示すように、厚み方向Ｔからの平面視において、第１樹脂体３０は、第１電極層２２と重ならない位置に設けられていることが好ましい。これにより、荷重が第１樹脂体３０から第２樹脂体４０に伝わるのをより抑制することができる。
　第２樹脂体４０は、基板１０の中心を囲む箇所に設けられることが好ましい。図１－１、図１－２及び図１－３に示すように、第２樹脂体４０は、厚み方向Ｔに直交する方向であって、第２外部電極２８から第１外部電極２７に向かう方向、ここでは、長さ方向Ｌに対して交差する方向に延在することが好ましい。より具体的には、第２樹脂体４０は、長さ方向Ｌと厚み方向Ｔとの両方に直交する方向、すなわち、幅方向Ｗに延在することが好ましい。
　図１－１、図１－２及び図１－３では、第２樹脂体４０は、第１外部電極２７側に設けられた第１壁部４０ａと、第２外部電極２８側に設けられ、第１壁部４０ａと離隔された第２壁部４０ｂと、を含んでいる。
　図１－１に示すように、第１壁部４０ａ及び第２壁部４０ｂは、並行して設けられていることが好ましい。この場合、例えば、キャパシタ１を配線基板に実装する際、第２樹脂体４０によって基板１０及び回路層２０を配線基板上で充分安定して保持できる。特に、基板１０の長さ方向Ｌにおいて、その中心に対して一方側に第１壁部４０ａが設けられ、かつ、他方側に第２壁部４０ｂが設けられていることにより、第２樹脂体４０によって基板１０及び回路層２０を配線基板上でより安定して保持できる。
　図１－１に示す平面視において、第２樹脂体４０は、第１外部電極２７及び第２外部電極２８の互いに対向する端部同士を結ぶ領域８０に延在している。また、第２樹脂体４０の先端は、第１樹脂体３０及び回路層２０の先端よりも高い位置にある。これにより、キャパシタ１を配線基板に実装してモジュールを構成する際に、はんだの広がり、いわゆるはんだスプラッシュが発生しても、はんだの濡れ広がる経路が第２樹脂体４０の分だけ長くなる。そのため、はんだスプラッシュによる、第１外部電極２７と第２外部電極２８との短絡を抑制できる。
　厚み方向Ｔにおいて、回路層２０に対する第２樹脂体４０の突出寸法は、好ましくは５０μｍ以下である。厚み方向Ｔにおいて、回路層２０に対する第１樹脂体３０の突出寸法は、第２樹脂体４０の突出寸法よりも小さければよく、好ましくは第２樹脂体４０の突出寸法との差が１０μｍ以下である。
　第１樹脂体３０及び第２樹脂体４０の押し込み弾性率は、誘電体層２３の押し込み弾性率よりも低いことが好ましい。この場合、第１樹脂体３０及び第２樹脂体４０の柔軟性が誘電体層２３の柔軟性よりも高くなるため、第１樹脂体３０及び第２樹脂体４０で荷重を受け止めやすくなり、キャパシタ素子、特に、誘電体層２３に加わる荷重が抑制される。第１樹脂体３０及び第２樹脂体４０の押し込み弾性率は、好ましくは２０ＧＰａ以下である。第１樹脂体３０の押し込み弾性率と第２樹脂体４０の押し込み弾性率とは、互いに同じであってもよいし、互いに異なっていてもよい。
　押し込み弾性率は、例えば、ナノインデンテーション法により測定される。
　第１樹脂体３０及び第２樹脂体４０のヤング率は、好ましくは２０ＧＰａ以下である。この場合、第１樹脂体３０及び第２樹脂体４０の柔軟性が充分に高くなるため、第１樹脂体３０及び第２樹脂体４０で荷重を受け止めやすくなり、キャパシタ素子に加わる荷重が充分に抑制される。また、第１樹脂体３０及び第２樹脂体４０のヤング率は、より好ましくは０．５ＧＰａ以上、２０ＧＰａ以下である。第１樹脂体３０のヤング率と第２樹脂体４０のヤング率とは、互いに同じであってもよいし、互いに異なっていてもよい。
　ヤング率は、例えば、引張試験法により測定される。
　第１樹脂体３０及び第２樹脂体４０は、ソルダーレジスト中の樹脂、ポリイミド樹脂、ポリイミドアミド樹脂、及び、エポキシ樹脂からなる群より選択される少なくとも１つの樹脂を含むことが好ましい。第１樹脂体３０に含まれる樹脂と第２樹脂体４０に含まれる樹脂とは、互いに同じであってもよいし、互いに異なっていてもよい。
　第１樹脂体３０及び第２樹脂体４０は、感光性樹脂の硬化物であることが好ましい。
　図２－１は、本発明の実施形態１のキャパシタの変形例１を示す平面模式図である。図２－２は、図２－１に示すキャパシタの側面模式図である。図２－３は、図２－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。
　図２－１、図２－２及び図２－３に示すキャパシタ１Ａのように、第１樹脂体３０は、先端が底部より細い形状を有してもよい。この場合、実装する際の荷重によって第１樹脂体３０が変形しやすくなる。その結果、第１樹脂体３０内で荷重が配線基板側との接触開始時に瞬間的かつ局所的に加わりにくくなる。なお、第１樹脂体３０の先端は鋭角であってもよく、第１樹脂体３０の先端が尖っていてもよい。
　同様に、第２樹脂体４０は、先端が底部より細い形状を有してもよい。この場合、実装する際の荷重によって第２樹脂体４０が変形しやすくなる。その結果、第２樹脂体４０内で荷重が配線基板側との接触開始時に瞬間的かつ局所的に加わりにくくなる。なお、第２樹脂体４０の先端は鋭角であってもよく、第２樹脂体４０の先端が尖っていてもよい。
　図３－１は、本発明の実施形態１のキャパシタの変形例２を示す平面模式図である。図３－２は、図３－１に示すキャパシタの側面模式図である。図３－３は、図３－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。
　図３－１、図３－２及び図３－３に示すキャパシタ１Ｂのように、第１樹脂体３０は、先端が底部より細く、かつ、基板１０の端部側の側面が基板１０の第１主面１０ａに対して切り立った形状を有してもよい。この場合、第２電極層２４の端部にかかる応力がさらに小さくなる。なお、第１樹脂体３０の先端は鋭角であってもよく、第１樹脂体３０の先端が尖っていてもよい。
　図４－１は、本発明の実施形態１のキャパシタの変形例３を示す平面模式図である。図４－２は、図４－１に示すキャパシタの側面模式図である。図４－３は、図４－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。
　図４－１、図４－２及び図４－３に示すキャパシタ１Ｃのように、キャパシタ素子の角部に近い側の第２電極層２４の角部が切り取られていてもよい。これにより、第２電極層２４の角部にかかる応力をさらに低減することができる。第２電極層２４の角部を切り取る形状は、例えば円弧形、多角形等が挙げられる。キャパシタ素子の角部からの距離が遠くなるように、第２電極層２４の角部は９０°より大きいことが好ましい。
　本発明の実施形態１のキャパシタの一例である図１－１、図１－２及び図１－３に示したキャパシタ１は、例えば、以下の方法で製造される。図５－１、図５－２、図５－３、図５－４、図５－５、図５－６、図５－７、図５－８、図５－９、図５－１０及び図５－１１は、本発明の実施形態１のキャパシタの製造方法の一例を説明するための断面模式図である。
＜絶縁層の形成＞
　図５－１は、絶縁層を形成する工程の一例を説明するための断面模式図である。
　図５－１に示すように、絶縁層２１を、例えば、熱酸化法、スパッタリング法、又は、化学蒸着法により、基板１０の第１主面１０ａ上に形成する。
＜第１電極層の形成＞
　図５－２は、第１電極層を形成する工程の一例を説明するための断面模式図である。
　第１電極層２２の構成材料からなる導電体層を、例えば、スパッタリング法により、絶縁層２１の基板１０とは反対側の表面上に形成する。その後、導電体層のパターニングを、フォトリソグラフィー法及びエッチング法を組み合わせて行うことにより、図５－２に示すような第１電極層２２を形成する。より具体的には、第１電極層２２を、基板１０の端部と離隔された位置までに形成する。
＜誘電体層の形成＞
　図５－３は、誘電体層を形成する工程の一例を説明するための断面模式図である。
　誘電体層２３の構成材料からなる層を、例えば、スパッタリング法又は化学蒸着法により、第１電極層２２を覆うように形成する。その後、この層のパターニングを、例えば、フォトリソグラフィー法及びエッチング法を組み合わせて行うことにより、図５－３に示すような誘電体層２３を形成する。より具体的には、第１電極層２２の一部を露出させる開口が設けられるように、誘電体層２３を形成する。
＜第２電極層の形成＞
　図５－４は、第２電極層を形成する工程の一例を説明するための断面模式図である。
　第２電極層２４の構成材料からなる導電体層を、例えば、スパッタリング法により、図５－３に示した構造体の基板１０とは反対側の表面上に形成する。その後、導電体層のパターニングを、例えば、フォトリソグラフィー法及びエッチング法を組み合わせて行うことにより、図５－４に示すような第２電極層２４を形成する。より具体的には、誘電体層２３を挟んで第１電極層２２に対向するように、第２電極層２４を形成する。
＜耐湿保護層の形成＞
　図５－５は、耐湿保護層を形成する工程の一例を説明するための断面模式図である。
　耐湿保護層２５の構成材料からなる層を、例えば、化学蒸着法により、図５－４に示した構造体の基板１０とは反対側の表面上に形成する。その後、この層のパターニングを、例えば、フォトリソグラフィー法及びエッチング法を組み合わせて行うことにより、図５－５に示すような耐湿保護層２５を形成する。より具体的には、第１電極層２２の一部を露出させるための誘電体層２３の開口に重なる位置と、第２電極層２４の一部を露出させる位置との各々に開口が設けられるように、耐湿保護層２５を形成する。
＜樹脂保護層の形成＞
　図５－６は、樹脂保護層を形成する工程の一例を説明するための断面模式図である。
　樹脂保護層２６の構成材料からなる層を、例えば、スピンコート法により、図５－５に示した構造体の基板１０とは反対側の表面上に形成する。その後、この層のパターニングを、例えば、樹脂保護層２６の構成材料が感光性である場合はフォトリソグラフィー法のみを用い、また、樹脂保護層２６の構成材料が非感光性である場合はフォトリソグラフィー法及びエッチング法を組み合わせて行うことにより、図５－６に示すような樹脂保護層２６を形成する。より具体的には、第１電極層２２の一部を露出させるための誘電体層２３及び耐湿保護層２５の開口に重なる位置と、第２電極層２４の一部を露出させるための耐湿保護層２５の開口に重なる位置との各々に開口が設けられるように、樹脂保護層２６を形成する。
＜外部電極の形成＞
　図５－７は、シード層を形成する工程の一例を説明するための断面模式図である。図５－８は、第１めっき層及び第２めっき層を形成する工程の一例を説明するための断面模式図である。図５－９は、シード層の一部を除去する工程の一例を説明するための断面模式図である。
　図５－７に示すように、シード層２９ａを、図５－６に示した構造体の基板１０とは反対側の表面上に形成する。そして、めっき処理及びフォトリソグラフィー法を組み合わせることにより、図５－８に示すような第１めっき層２９ｂ及び第２めっき層２９ｃを順次形成する。その後、図５－９に示すように、シード層２９ａの一部を、例えば、エッチング法により除去する。以上により、図５－９に示すような第１外部電極２７及び第２外部電極２８を形成する。より具体的には、誘電体層２３、耐湿保護層２５、及び、樹脂保護層２６に各々設けられた開口を介して、第１電極層２２に電気的に接続されるように、第１外部電極２７を形成する。また、耐湿保護層２５及び樹脂保護層２６に各々設けられた開口を介して、第２電極層２４に電気的に接続されるように、第２外部電極２８を形成する。
　以上により、図５－９に示すような回路層２０を、基板１０の第１主面１０ａ上に形成する。第１外部電極２７は、回路層２０の基板１０とは反対側の表面に引き出され、第２外部電極２８と離隔されている。また、第２外部電極２８は、回路層２０の基板１０とは反対側の表面に引き出され、第１外部電極２７と離隔されている。
＜第１樹脂体及び第２樹脂体の形成＞
　図５－１０は、感光性樹脂膜を形成する工程の一例を説明するための断面模式図である。図５－１１は、第１樹脂体及び第２樹脂体を形成する工程の一例を説明するための断面模式図である。
　図５－１０に示すように、感光性樹脂膜３５を、回路層２０の基板１０とは反対側の表面上に形成する。そして、感光性樹脂膜３５のパターニングをフォトリソグラフィー法で行うことにより、第１樹脂体３０（図１－２参照）を、回路層２０の基板１０とは反対側の表面上に形成する。
　同様に、感光性樹脂膜３５を、回路層２０の基板１０とは反対側の表面上に形成する。そして、感光性樹脂膜３５のパターニングをフォトリソグラフィー法で行うことにより、図５－１１に示すような第２樹脂体４０を、回路層２０の基板１０とは反対側の表面上に形成する。
　第２樹脂体４０は、同一の材料を使用して、第１樹脂体３０と同時に形成されてもよい。第１樹脂体３０及び第２樹脂体４０を同時に形成することで、第１樹脂体３０の高さと第２樹脂体４０の高さとの差を面内で精密に制御することが容易となる。また、工程を短縮でき、製造コストも低減できる。
　以上により、キャパシタ１が製造される。
　以上では、１つのキャパシタ１を製造する場合について説明したが、同一の基板１０の第１主面１０ａ上に複数の回路層２０を形成した後、ダイシング等で基板１０を切断して個片化することにより、複数のキャパシタ１を同時に製造してもよい。
　本発明のモジュールは、本発明の半導体装置と、第１外部電極に電気的に接続された第１ランドと、第２外部電極に電気的に接続された第２ランドと、を有する配線基板と、を備える、ことを特徴とする。以下では、本発明の実施形態１のキャパシタを備えるモジュールを、本発明の実施形態１のモジュールとして説明する。
　図６は、本発明の実施形態１のモジュールを示す断面模式図である。
　図６に示すように、モジュール１００は、キャパシタ１と、配線基板５０と、を備えている。より具体的には、モジュール１００は、キャパシタ１が配線基板５０に実装されたものである。
　配線基板５０は、基板５１と、第１ランド５２と、第２ランド５３と、を有している。
　基板５１には、各種配線が設けられている。基板５１の各種配線は、第１ランド５２及び第２ランド５３に独立して接続されている。
　第１ランド５２は、基板５１の表面上に設けられており、第１外部電極２７に電気的に接続されている。より具体的には、第１ランド５２は、はんだ６０を介して第１外部電極２７に電気的に接続されている。
　第１ランド５２の構成材料としては、例えば、銅（Ｃｕ）等の金属が挙げられる。
　第２ランド５３は、基板５１の表面上で第１ランド５２と離隔された位置に設けられており、第２外部電極２８に電気的に接続されている。より具体的には、第２ランド５３は、はんだ６０を介して第２外部電極２８に電気的に接続されている。
　第２ランド５３の構成材料としては、例えば、銅（Ｃｕ）等の金属が挙げられる。
　モジュール１００では、第２樹脂体４０が配線基板５０側（例えば、第１ランド５２、第２ランド５３、はんだ６０等）に接触していないが、これは、例えば、下記のメカニズムによるものと考えられる。
　１つ目のメカニズムとして、キャパシタ１が配線基板５０に位置ずれしていない状態で実装される場合について説明する。キャパシタ１をはんだ６０を介して配線基板５０に実装する際には、まず、第２樹脂体４０がはんだ６０に接触する。その後、リフロー処理を行うと、はんだ６０が第１ランド５２及び第２ランド５３の各々において全体的に濡れ広がるものの、はんだ６０が第２樹脂体４０を避けるようになり、結果的に、第２樹脂体４０がはんだ６０に接触しないようになる。
　２つ目のメカニズムとして、キャパシタ１が配線基板５０に位置ずれした状態で実装される場合について説明する。この場合は、リフロー処理時のセルフアライメント効果により、結果的に、第２樹脂体４０がはんだ６０に接触しないようになる。
　モジュール１００では、図７に示すように、配線基板５０と第１外部電極２７と第２外部電極２８との各間には、モールド樹脂７０が設けられていてもよい。図７は、本発明の実施形態１のモジュールにおいて、モールド樹脂が設けられた状態を示す断面模式図である。
　キャパシタ１のように第１樹脂体３０が基板１０の四隅に限定して設けられていると、実装後に樹脂でモールドされる際に、モールド樹脂が充填される経路が開放されているため、充填不良を抑制できる。
［実施形態２］
　本発明の実施形態１のキャパシタは、第３樹脂体をさらに備えてもよい。その場合、第３樹脂体は、厚み方向からの平面視において第１樹脂体同士の間に設けられ、厚み方向において、第３樹脂体の基板とは反対側の先端は、第１外部電極及び第２外部電極の基板とは反対側の先端よりも高い位置にあり、かつ、第１樹脂体の基板とは反対側の先端よりも低い位置にある。このような例を、本発明の実施形態２のキャパシタとして以下に説明する。
　図８－１は、本発明の実施形態２のキャパシタの一例を示す平面模式図である。図８－２は、図８－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。図８－３は、図８－１に示すキャパシタの側面模式図である。
　図９－１は、本発明の実施形態２のキャパシタの変形例を示す平面模式図である。図９－２は、図９－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。図９－３は、図９－１に示すキャパシタの側面模式図である。
　図８－１、図８－２及び図８－３に示すキャパシタ２並びに図９－１、図９－２及び図９－３に示すキャパシタ２Ａでは、厚み方向Ｔからの平面視において第１樹脂体３０同士の間に第３樹脂体４１が設けられている。ここでは、第３樹脂体４１は、厚み方向Ｔからの平面視において基板１０の外周部に設けられている。
　厚み方向Ｔにおいて、第３樹脂体４１の基板１０とは反対側の先端は、第１外部電極２７及び第２外部電極２８の基板１０とは反対側の先端よりも高い位置にあり、かつ、第１樹脂体３０の基板１０とは反対側の先端よりも低い位置にある。
　第３樹脂体４１を設けることで、実装の際の予期しない突発的な高荷重に対して、第１樹脂体３０で分散しきれない荷重を第３樹脂体４１で更に分散できるため、誘電体層２３の破損を抑制できる。
　第１樹脂体３０と第３樹脂体４１とは接続されていてもよいが、底部で離れている方が実装の際の荷重が第１樹脂体３０から第３樹脂体４１に伝わらないため好ましい。第３樹脂体４１の構成材料は、第１樹脂体３０の構成材料と同じであってもよい。また、第３樹脂体４１は、第１樹脂体３０と同時に形成されてもよい。
［実施形態３］
　本発明の実施形態１又は実施形態２のキャパシタでは、回路層は、第１電極層に対向しかつ第２電極層と離隔して設けられた第３電極層をさらに有してもよい。このような例を、本発明の実施形態３のキャパシタとして以下に説明する。
　図１０－１は、本発明の実施形態３のキャパシタの一例を示す平面模式図である。図１０－２は、図１０－１に示すキャパシタの側面模式図である。図１０－３は、図１０－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。
　図１１－１は、本発明の実施形態３のキャパシタの変形例を示す平面模式図である。図１１－２は、図１１－１に示すキャパシタの側面模式図である。図１１－３は、図１１－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。
　図１０－１、図１０－２及び図１０－３に示すキャパシタ３並びに図１１－１、図１１－２及び図１１－３に示すキャパシタ３Ａでは、回路層２０は、第３電極層２４ａをさらに有している。
　第１外部電極２７は、回路層２０の基板１０とは反対側の表面に引き出され、第２外部電極２８と離隔されている。つまり、第１外部電極２７は、第３電極層２４ａの基板１０とは反対側に位置している。ここでは、第１外部電極２７は、第３電極層２４ａに電気的に接続されている。より具体的には、耐湿保護層２５及び樹脂保護層２６に各々設けられた開口が厚み方向Ｔに沿って連通することで延びており、第１外部電極２７は、その開口を介して第３電極層２４ａに電気的に接続されている。また、第１外部電極２７は、長さ方向Ｌ及び厚み方向Ｔに沿う面において（図１０－３及び図１１－３参照）、第１電極層２２と離隔されることにより、第１電極層２２に電気的に接続されていない。
　第３電極層２４ａは、第１電極層２２に対向しかつ第２電極層２４と離隔して設けられている。より具体的には、第３電極層２４ａは、誘電体層２３の基板１０とは反対側の表面上に設けられ、誘電体層２３を挟んで第１電極層２２に対向している。
　第３電極層２４ａの構成材料としては、例えば、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属が挙げられる。第３電極層２４ａの構成材料は、上述した金属を少なくとも１種含む合金であってもよく、その具体例としては、アルミニウム－シリコン合金（ＡｌＳｉ）、アルミニウム－銅合金（ＡｌＣｕ）、アルミニウム－シリコン－銅合金（ＡｌＳｉＣｕ）等が挙げられる。
　第３電極層２４ａは、単層構造であってもよいし、上述した材料からなる複数の導電体層を含む多層構造であってもよい。
　第３電極層２４ａの厚み方向Ｔにおける寸法（厚み）は、好ましくは０．３μｍ以上、１０μｍ以下であり、より好ましくは０．５μｍ以上、５μｍ以下である。
　第１電極層２２と誘電体層２３と第３電極層２４ａとでキャパシタ素子が構成される。より具体的には、第１電極層２２と誘電体層２３と第３電極層２４ａとが重なり合う領域でキャパシタ素子の容量が形成される。
　図１－１、図１－２及び図１－３に示すキャパシタ１の構成では、左側にキャパシタが形成されているのに対し、図１０－１、図１０－２及び図１０－３に示すキャパシタ３並びに図１１－１、図１１－２及び図１１－３に示すキャパシタ３Ａの構成では、左右にキャパシタが形成されている。これにより、キャパシタ１と同じ容量のキャパシタを誘電体層２３の厚みを約１／２倍にして形成することができる。そのため、容量の小さいキャパシタの誘電体層２３を薄くできる分、製造コストを低くすることができる。一方、誘電体層２３が薄くなると、荷重印加時にキャパシタ素子が破損しやすくなる。しかし、第１樹脂体３０を四隅に配置することで、キャパシタ素子の破損を抑制することができる。
［実施形態４］
　本発明の半導体装置は、第２樹脂体を備えなくてもよい。その場合、誘電体層の厚みは０．５μｍ以下であることが好ましく、０．３μｍ以下であることがより好ましい。このような例を、本発明の実施形態４のキャパシタとして以下に説明する。
　図１２－１は、本発明の実施形態４のキャパシタの一例を示す平面模式図である。図１２－２は、図１２－１に示すキャパシタの側面模式図である。図１２－３は、図１２－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。
　図１２－１、図１２－２及び図１２－３に示すキャパシタ４は、第１樹脂体３０を備えているが、第２樹脂体４０を備えていない。
　例えば、誘電体層２３の厚みが０．５μｍ以下、更には０．３μｍ以下と薄い場合、実装時に第２樹脂体４０に荷重がかかると、第１樹脂体３０の高さを精密に制御しなければ、第２樹脂体４０を介して第２樹脂体４０の直下の誘電体層２３に過大な荷重がかかり、誘電体層２３が破損する場合がある。このような場合、図１２－１、図１２－２及び図１２－３に示すように、第２樹脂体４０を設けない構造とすることで、実装の際に受ける荷重は第１樹脂体３０にかかる。第１樹脂体３０を基板１０の四隅に限定して設けることで、第１樹脂体３０を基板１０の外周部に沿って設けた場合には荷重が基板１０を介して第２電極層２４の端部に集中していたのに比べて、荷重が第１樹脂体３０の直下の基板１０の四隅に集中するため、第２電極層２４の端部にかかる応力が低減され、誘電体層２３のクラックを抑制できる。
　また、実装後に樹脂でモールドされる際には、図１２－１、図１２－２及び図１２－３に示すように第２樹脂体４０が設けられず、かつ、第１樹脂体３０が基板１０の四隅に設けられていると、第２樹脂体４０が設けられ、かつ、第１樹脂体３０が基板１０の外周部の全体を覆うように設けられている場合に比べて、モールド樹脂が充填される経路がより開放されているため、充填不良を抑制できる。
［実施形態５］
　本発明の半導体装置では、厚み方向からの平面視において、第１樹脂体は、樹脂保護層と重ならない位置に設けられていてもよい。このような例を、本発明の実施形態３のキャパシタとして以下に説明する。
　図１３－１は、本発明の実施形態５のキャパシタの一例を示す平面模式図である。図１３－２は、図１３－１に示すキャパシタの側面模式図である。図１３－３は、図１３－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。
　図１３－１、図１３－２及び図１３－３に示すキャパシタ５では、厚み方向Ｔからの平面視において、樹脂保護層２６と重ならない位置に第１樹脂体３０が設けられている。
　図１３－１に示すように、キャパシタ素子の少なくとも四隅（基板１０の少なくとも四隅）に回路層２０が形成されていないことが好ましい。なお、キャパシタ素子の外周部（基板１０の外周部）に回路層２０が形成されていなくてもよい。
　第１樹脂体３０は、基板１０上に直接設けられていることが好ましいが、一部の層が第１樹脂体３０と基板１０との間に存在してもよい。
　図１４－１は、本発明の実施形態５のキャパシタの変形例を示す平面模式図である。図１４－２は、図１４－１に示すキャパシタの側面模式図である。図１４－３は、図１４－１中の線分Ａ１－Ａ２に対応する部分を示す断面模式図である。
　図１４－１、図１４－２及び図１４－３に示すキャパシタ５Ａでは、第１樹脂体３０と樹脂保護層２６とは離隔されている。
　第１樹脂体３０は、回路層２０の各層と接していてもよいが、図１４－２に示すように樹脂保護層２６と離隔されていることが好ましく、その他の回路層２０と離隔されていることがより好ましい。
　第１樹脂体３０のヤング率は、樹脂保護層２６のヤング率より大きいことが好ましい。この場合、樹脂保護層２６に荷重がより伝わりにくくなる。具体的には、第１樹脂体３０は、ソルダーレジスト中の樹脂を含み、樹脂保護層２６は、ポリイミド樹脂を含むことが好ましい。
　実施形態５においても、実施形態１と同様の効果が得られる。実施形態５では、実装の際に受ける荷重が樹脂保護層２６に更に伝わりにくくなるため、荷重が第１樹脂体３０の直下の基板１０の四隅に集中する。その結果、第２電極層２４の端部にかかる応力が低減され、誘電体層２３のクラックを抑制できる。さらに、第１樹脂体３０が樹脂保護層２６と離隔されていると、樹脂保護層２６に荷重がより伝わりにくくなる。
［その他の実施形態］
　本発明の半導体装置は、上記実施形態に限定されるものではなく、キャパシタ等の半導体装置の構成、製造条件等に関し、本発明の範囲内において、種々の応用、変形を加えることが可能である。
　例えば、本発明の半導体装置は、第２樹脂体を備えず、第１樹脂体及び第３樹脂体を備えてもよい。
　１、１Ａ、１Ｂ、１Ｃ、２、２Ａ、３、３Ａ、４、５、５Ａ　キャパシタ（半導体装置）
　１０　基板
　１０ａ　基板の第１主面
　１０ｂ　基板の第２主面
　２０　回路層
　２１　絶縁層
　２２　第１電極層
　２３　誘電体層
　２４　第２電極層
　２４ａ　第３電極層
　２５　耐湿保護層
　２６　樹脂保護層
　２７　第１外部電極
　２８　第２外部電極
　２９ａ　シード層
　２９ｂ　第１めっき層
　２９ｃ　第２めっき層
　３０　第１樹脂体
　３５　感光性樹脂膜
　４０　第２樹脂体
　４０ａ　第１壁部
　４０ｂ　第２壁部
　４１　第３樹脂体
　５０　配線基板
　５１　基板
　５２　第１ランド
　５３　第２ランド
　６０　はんだ
　７０　モールド樹脂
　８０　第１外部電極及び第２外部電極の互いに対向する端部同士を結ぶ領域
　１００　モジュール
　Ｌ　長さ方向
　Ｔ　厚み方向
　Ｗ　幅方向

 

Claims (13)

  1. 　厚み方向に相対する第１主面及び第２主面を有する基板と、
    　前記基板の前記第１主面上に設けられた回路層と、
    　第１樹脂体と、を備え、
    　前記回路層は、前記基板側に設けられた第１電極層と、前記第１電極層に対向して設けられた第２電極層と、前記厚み方向において前記第１電極層と前記第２電極層との間に設けられた誘電体層と、前記回路層の前記基板とは反対側の表面に引き出された第１外部電極と、前記回路層の前記基板とは反対側の表面に引き出され、前記第１外部電極と離隔して設けられた第２外部電極と、を有し、
    　前記第１樹脂体は、前記厚み方向からの平面視において前記基板の四隅に設けられ、
    　前記厚み方向において、前記第１樹脂体の前記基板とは反対側の先端は、前記第１外部電極及び前記第２外部電極の前記基板とは反対側の先端よりも高い位置にある、半導体装置。
  2. 　第２樹脂体をさらに備え、
    　前記第２樹脂体は、前記厚み方向からの平面視において前記第１外部電極と前記第２外部電極との間に設けられ、
    　前記厚み方向において、前記第２樹脂体の前記基板とは反対側の先端は、前記第１外部電極及び前記第２外部電極の前記基板とは反対側の先端よりも高い位置にあり、かつ、前記第１樹脂体の前記基板とは反対側の先端よりも高い位置にある、請求項１に記載の半導体装置。
  3. 　第３樹脂体をさらに備え、
    　前記第３樹脂体は、前記厚み方向からの平面視において前記第１樹脂体同士の間に設けられ、
    　前記厚み方向において、前記第３樹脂体の前記基板とは反対側の先端は、前記第１外部電極及び前記第２外部電極の前記基板とは反対側の先端よりも高い位置にあり、かつ、前記第１樹脂体の前記基板とは反対側の先端よりも低い位置にある、請求項１又は２に記載の半導体装置。
  4. 　前記厚み方向からの平面視において、前記第１樹脂体は、前記第１電極層と重ならない位置に設けられている、請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記回路層は、前記第１電極層及び前記第２電極層を覆う樹脂保護層をさらに有する、請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記厚み方向からの平面視において、前記第１樹脂体は、前記樹脂保護層と重ならない位置に設けられている、請求項５に記載の半導体装置。
  7. 　前記第１樹脂体と前記樹脂保護層とは離隔されている、請求項６に記載の半導体装置。
  8. 　前記第１樹脂体のヤング率は、前記樹脂保護層のヤング率より大きい、請求項５～７のいずれか１項に記載の半導体装置。
  9. 　前記第１樹脂体は、ソルダーレジスト中の樹脂を含み、
    　前記樹脂保護層は、ポリイミド樹脂を含む、請求項８に記載の半導体装置。
  10. 　前記第１外部電極は、前記第１電極層に電気的に接続され、
    　前記第２外部電極は、前記第２電極層に電気的に接続されている、請求項１～９のいずれか１項に記載の半導体装置。
  11. 　前記回路層は、前記第１電極層に対向しかつ前記第２電極層と離隔して設けられた第３電極層をさらに有し、
    　前記第１外部電極は、前記第３電極層に電気的に接続され、
    　前記第２外部電極は、前記第２電極層に電気的に接続されている、請求項１～９のいずれか１項に記載の半導体装置。
  12. 　請求項１～１１のいずれか１項に記載の半導体装置と、
    　前記第１外部電極に電気的に接続された第１ランドと、前記第２外部電極に電気的に接続された第２ランドと、を有する配線基板と、を備える、モジュール。
  13. 　前記配線基板と前記第１外部電極と前記第２外部電極との各間に設けられたモールド樹脂をさらに備える、請求項１２に記載のモジュール。

     
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58157146A (ja) * 1982-03-12 1983-09-19 Fujitsu Ltd 半導体装置
JPH0697173A (ja) * 1992-09-14 1994-04-08 Fujitsu Ltd 半導体装置およびその製造方法
JP2002208657A (ja) * 2001-11-28 2002-07-26 Fujitsu Ltd 半導体装置及び半導体装置実装用基板
JP2007324418A (ja) * 2006-06-01 2007-12-13 Fujitsu Ltd 半導体装置、はんだバンプ接続用基板の製造方法及び半導体装置の製造方法
JP2012015333A (ja) * 2010-06-30 2012-01-19 Tdk Corp 電子部品及び電子デバイス
JP2012015299A (ja) * 2010-06-30 2012-01-19 Tdk Corp 電子部品及び電子デバイス
JP2017220576A (ja) * 2016-06-08 2017-12-14 三菱電機株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58157146A (ja) * 1982-03-12 1983-09-19 Fujitsu Ltd 半導体装置
JPH0697173A (ja) * 1992-09-14 1994-04-08 Fujitsu Ltd 半導体装置およびその製造方法
JP2002208657A (ja) * 2001-11-28 2002-07-26 Fujitsu Ltd 半導体装置及び半導体装置実装用基板
JP2007324418A (ja) * 2006-06-01 2007-12-13 Fujitsu Ltd 半導体装置、はんだバンプ接続用基板の製造方法及び半導体装置の製造方法
JP2012015333A (ja) * 2010-06-30 2012-01-19 Tdk Corp 電子部品及び電子デバイス
JP2012015299A (ja) * 2010-06-30 2012-01-19 Tdk Corp 電子部品及び電子デバイス
JP2017220576A (ja) * 2016-06-08 2017-12-14 三菱電機株式会社 半導体装置

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