KR0153387B1 - 칩 캐리어 반도체 디바이스 어셈블리 및 그 형성 방법 - Google Patents

칩 캐리어 반도체 디바이스 어셈블리 및 그 형성 방법 Download PDF

Info

Publication number
KR0153387B1
KR0153387B1 KR1019940034905A KR19940034905A KR0153387B1 KR 0153387 B1 KR0153387 B1 KR 0153387B1 KR 1019940034905 A KR1019940034905 A KR 1019940034905A KR 19940034905 A KR19940034905 A KR 19940034905A KR 0153387 B1 KR0153387 B1 KR 0153387B1
Authority
KR
South Korea
Prior art keywords
tape carrier
carrier
leads
chip
semiconductor chip
Prior art date
Application number
KR1019940034905A
Other languages
English (en)
Other versions
KR950021296A (ko
Inventor
히데또시 다께다
마나부 본꼬하라
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR950021296A publication Critical patent/KR950021296A/ko
Application granted granted Critical
Publication of KR0153387B1 publication Critical patent/KR0153387B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

칩 캐리어 반도체 디바이스는 다수의 접촉 패드가 놓이는 표면을 갖고 있는 반도체 칩, 반도체 칩 위에 놓인 테이프 캐리어, 및 반도체 칩 위에 놓이도록 테이프 캐리어 상에 제공되는 다수의 리드를 포함하되, 각각의 리드는 기판을 본딩하기 위한 하나 이상의 범프가 제공되는 내부 단부를 갖고 있고, 상기 범프는 접촉 패드의 내부 영역에 배치된다.

Description

칩 캐리어 반도체 디바이스 어셈블리 및 그 형성 방법
제1도는 본 발명의 제1 실시예에 따른 신규한 칩 캐리어 반도체 디바이스의 부분 정단면도.
제2도는 본 발명의 제2 실시예에 따른 신규한 칩 캐리어 반도체 디바이스의 부분 정단면도.
제3도는 본 발명의 제3 실시예에 따른 신규한 칩 캐리어 반도체 디바이스의 부분 정단면도.
제4도는 본 발명의 제4 실시예에 따른 신규한 칩 캐리어 반도체 디바이스의 부분 정단면도.
제5도는 본 발명의 제5 실시예에 따른 신규한 칩 캐리어 반도체 디바이스의 부분 정단면도.
제6도는 본 발명의 제6 실시예에 따른 신규한 칩 캐리어 반도체 디바이스의 부분 정단면도.
제7도는 본 발명의 제7 실시예에 따른 신규한 칩 캐리어 반도체 디바이스의 부분 정단면도.
제8도는 본 발명의 제8 실시예에 따른 신규한 칩 캐리어 반도체 디바이스의 부분 정단면도.
제9도는 본 발명에 따른 신규한 칩 캐리어 반도체 디바이스를 예시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 칩 1a : 접촉패드
2 : 테이프 캐리어 2a : 테이프 프레임
2b : 중간 개구 2c : 주변 개구
3 : 리드 3a : 만곡부
4a : 범프 5 : 중앙 개구
6 : 밀봉 수지 7 : 테스트 패드
본 발명은 칩 캐리어 반도체 디바이스 어셈블리(chip carrier semiconductor assembly) 및 그 형성 방법에 관한 것이다.
종래의 테이프 자동 본딩 방법에 있어서, 반도체 칩은 내부 리드 본딩 방법에 의해 패키징 기판 상에 본드되고, 여기서 반도체 칩의 패드는 테이프 캐리어의 외부 리드들 사이의 납땜 본딩에 의해서 뿐만 아니라 테이프 캐리어의 내부 리드의 최상부에 제공된 범프에 본드된다. 이러한 기술 또는 내부 리드 본딩 및 외부 리드 본딩은 1991년 3월 27일자 출판된 마이크로일렉트로닉스 패키징 핸드북(Microelectronics Packaging Handbook)의 326-347 페이지에 기술되어 있다.
칩의 접속부의 수를 증가시키기 위해 주변 리드 이외에 칩의 내부에 접속 단자들을 제공하는 것은 또한 본 기술 분야에 공지되어 있다. 이러한 기술은 IBM 코포레이션에 의해 개발된 영역 테이프 자동 본딩(area tape automated bonding)으로서 공지되어 있다.
접속 핀의 수를 증가시키기 위한 다른 기술은 일본국 공개 특허공보 제2-528245호에 개시되어 있으며, 여기서 접촉 패드는 내부 및 외부의 이중 라인을 형성하기 위해 칩의 주변부 상에 배열되어, 리드가 각각 내부 및 외부 방향으로 내부 및 외부의 접촉 패드로부터 연장하게 되어 칩의 접속부의 수를 증가시키게 된다.
접속 핀의 수를 증가시키기 위한 다른 기술 또는 범프리스 본딩(bumpless bonding) 방법이 일본국 공개 특허공부 제2-528245호에 개시되어 있으며, 여기서 웨지 본딩(wedge bonding)이 사용된다.
상술된 종래의 기술은 이후 기술될 문제점이 있다. 테이프 자동 본딩 방법에서, 패키징 기판 상의 테이프 자동 본딩 테이프의 본딩이 외부 리드의 납땜에 의해 수행되게 되어, 패키징 영역이 칩 영역의 수 배까지 확장되게 된다. 영역 테이프 자동 본딩 방법과 이중 정렬 접속 기술도 역시 이러한 문제점이 있다. 한편, 플립 칩 본딩(flip chip bonding) 방법은 이후 기술되는 문제점을 갖고 있다. 플립 칩 본딩에서, 범프를 통하여 패키징 기판상에 반도체 칩을 패키징한 후, 밀봉 수지(sealing resin)로 칩을 밀봉하는 것이 필요하다. 실제로, 불완전한 밀봉의 가능성 때문에 생산성이 낮아지게 된다.
따라서, 본 발명의 목적은 상술된 바와 같은 어떠한 단점도 없는 신규한 칩 캐리어 반도체 디바이스를 제공하는 것이다.
본 발명의 다른 목적은 패키징 영역을 감소시킬 수 있는 신규한 칩 캐리어 반도체 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 생산성을 향상시킬 수 있는 신규한 칩 캐리어 반도체 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 많은 접속 핀을 고정밀도로 접속시킬 수 있는 신규한 칩 캐리어 반도체 디바이스를 제공하는 것이다.
본 발명의 또 다른 목적은 상술된 바와 같은 어떠한 단점도 없는 칩 캐리어 반도체 디바이스를 형성하는 신규한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 패키징 영역을 감소시킬 수 있는 칩 캐리어 반도체 디바이스를 형성하는 신규한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 생산성을 향상시킬 수 있는 칩 캐리어 반도체 디바이스를 형성하는 신규한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 많은 접속 핀을 고정밀도로 접속시킬 수 있는 칩 캐리어 반도체 디바이스를 형성하는 신규한 방법을 제공하는 것이다.
본 발명의 상술된 그리고 다른 목적, 특징 및 장점은 다음의 상세한 설명으로부터 명확히 이해될 것이다.
본 발명은 패키징 기판, 다수의 접촉 패드가 위에 놓이는 표면을 갖고 있는 반도체 칩, 상기 반도체 칩 위에 놓인 테이프 캐리어, 및 상기 반도체 칩 위에 놓이도록 상기 테이프 캐리어 상에 제공되는 다수의 리드를 포함하되, 상기 각각의 리드는 하나 이상의 범프가 제공된 내부 단부를 갖고 있으며, 상기 범프는 상기 접촉 패드의 내부 영역에 배치되어, 상기 반도체 칩이 상기 접촉 패드 내부의 상기 범프를 통해 상기 패키징 기판에 본드되는 신규한 칩 캐리어 반도체 디바이스 어셈블리를 제공한다.
본 발명은 다수의 접촉 패드가 놓이는 표면을 갖고 있는 반도체 칩, 상기 반도체 칩 위에 놓은 테이프 캐리어, 및 상기 반도체 칩 위에 놓이도록 상기 테이프 캐리어상에 제공되는 다수의 리드를 포함하되, 상기 각각의 리드는 보드(board)를 본딩하기 위한 적어도 하나의 범프가 제공된 내부 단부를 갖고 있으며, 상기 범프는 상기 접촉 패드의 내부 영역에 배치되는 신규한 칩 캐리어 반도체 디바이스를 제공한다.
본 발명은 칩 캐리어 반도체 디바이스를 형성하는 신규한 방법을 더 제공하고 있다. 반도체 칩에는 다수의 접촉 패드가 제공되어 있다. 테이프 캐리어에는, 각각의 리드가 그 위에 하나 이상의 범프가 제공된 내부 단부를 갖고 있고 만곡부를 갖고 있는 다수의 리드와 다수의 개구가 제공된다. 상기 테이프 캐리어는, 상기 리드의 만곡부가 상기 테이프 캐리어와 상기 반도체 칩 사이에 한정된 공간을 형성하기 위해 상기 접촉 패드와 접촉되도록 상기 반도체 칩 상에 중첩된다. 밀봉 수지가 상기 반도체 칩의 표면을 밀봉시키기 위해 상기 개구들 중 적어도 하나의 개구를 통해 상기 공간으로 주입된다.
본 발명은 또한 칩 캐리어 반도체 디바이스 어셈블리를 형성하는 신규한 방법을 제공한다. 반도체 칩에는 다수의 접촉 패드가 제공된다. 테이프 캐리어에는 다수의 개구 및 다수의 리드가 제공되며, 리드 각각은 하나 이상의 범프가 그 위에 제공된, 내부 단부와, 만곡부를 갖고 있다. 테이프 캐리어가 반도체 칩 상에 중첩되어, 리드의 만곡부가 테이프 캐리어와 반도체 칩 사이에 한정된 공간을 형성하기 위해 접촉 패드와 접촉되게 된다. 밀봉 수지가 반도체 칩의 표면을 밀봉하기 위해 개구들 중 하나 이상의 개구를 통하여 공간으로 주입된다. 반도체 칩은 외부 테스트 프로브(test probe)를 사용하여 성능이 테스트된다. 테이프 캐리어는 반도체 칩과 칩 영역 내부의 테이프 캐리어의 일부분을 상기 테이프 캐리어의 나머지 부분으로 부터 분리시키도록 절단된다. 반도체 칩은 범프를 통하여 패키징 기판에 본드된다.
본 발명의 양호한 실시예는 첨부된 도면을 참조하여 이후 상세히 설명될 것이다.
본 발명에 따른 제1 실시예는 제1도 및 제9도를 참조하여 설명될 것이며, 패키징 기판 상에 반도체 칩을 본딩하기 전에 반도체 칩 상에 본드된 신규한 테이프 캐리어 구조물이 제공된다.
제9도에 도시된 바와 같이, 반도체 칩(1)은, 중앙 개구(5), 중앙 개구(5)로부터 이격되고 중앙 개구(5)를 둘러싸도록 형성된 중간 개구(2b), 및 중간 개구(2b)로부터 이격되고 중간 개구(2b)를 둘러싸도록 형성된 주변 개구(2c)를 갖는 제공된 테이프 캐리어(2) 상에다. 중간 개구 및 주변 개구(2b 및 2c) 사이에 한정된 테이프 캐리어(2)의 영역은 반도체 칩(1)이 테이프 캐리어(2)로부터 절단되어 있는 테이프 프레임(2a)로서의 역할을 할 수 있다. 테이프 프레임(2a)은 반도체 칩(1)보다 큰 크기를 갖고 있다. 다수의 리드가 테이프 캐리어(2) 상에 제공된다. 리드 각각은 테이프 캐리어(2) 상에 미세화되고 도시되지 않은 패키징 기판에 반도체 칩을 후속적으로 본딩하기 위해 그 위에 무작위로 범프가 제공된 한 단부(3b), 및 하나 이상의 프로브와 접촉하는 테스트 패드(7)을 형성하도록 연장된 대향 단부를 갖고 있다.
제1도를 참조하면, 반도체 칩(1)위에는 테이프 캐리어(2)의 중간 개구(2b) 밑에 배치된 다수의 접촉 패드(1a)가 제공된다. 리드(3)의 각각은 만곡부(3a)를 갖는데, 이 만곡부를 통해 리드(3)가 접촉 패드(1a)와 접촉하게 되어, 리드(3)은 반도체 칩(1)에 전기적으로 접속되게 된다.
접촉 패드(1a)는 알루미늄으로 제조될 수 있다. 패키징 기판의 패드는 200내지 500㎛ 범위의 충분한 거리를 갖도록 제공된다. 범프들의 무작위 배열은 패키징 기판의 패드들 사이의 필요한 거리, 패드 크기 및 범프 높이를 보장하는 것을 가능하게 하며, 고정밀도 접속 및 접촉 핀의 수를 증가시킬 수 있게 한다. 테이프 캐리어(2)는 30㎛의 두께를 갖고 있는 폴리이미드 수지로 제조될 수 있다. 리드들은 30㎛의 높이 및 80㎛의 폭을 갖고 있는 구리로 제조될 수 있다. 범프(4a)는 금 또는 구리로 제조된 볼 범프(boll bump)를 포함할 수 있고, 선택적으로 100㎛의 직경 및 80㎛의 높이를 갖고 있는 Sn-Pb의 땜납 범프를 포함할 수 있다. 테이프 캐리어(2)의 중앙 개구(5)를 통하여, 반도체 칩(1)의 표면을 밀봉하기 위해 반도체 칩(1)과 테이프 캐리어(2) 사이의 한정된 공간에 밀봉 수지(6)가 유입된다. 밀봉 수지(6)은 에폭시 수지 또는 실리콘을 포함하는 수지를 포함할 수 있다.
다음의 설명은 제1도에 도시되고 상술된 바와 같은 칩 캐리어 반도체 디바이스의 형성 공정에 주안점을 두고 있다. 범프(4a)를 갖는 리드(3) 뿐만 아니라 중앙 개구(5), 중간 개구(2b) 및 주변 개구(2c)가 테이프 캐리어(2)에 형성된다. 테이프 캐리어(2)가 반도체 칩을 중첩(overlap)하도록 배치되어, 리드(3)의 만곡부(3a)가 중간 개구(2b)를 통하여 접촉 패드(1a)에 접촉되게 된다. 반도체 칩(1)의 표면을 밀봉하기 위해 중앙 개구(5)를 통하여 반도체 칩(1)의 표면과 테이프 캐리어(2) 사이의 한정된 공간에 밀봉 수지(6)가 유입된다. 외부 테스트 프로브는 전기 테스트 또는 번 인(burn in)테스트와 같은 반도체 칩(1)의 다양한 성능 테스트를 수행하기 위해 테스트 패드(7)와 접촉된다. 테이프 캐리어(2)가 테이프 캐리어(2)로부터 반도체 기판(1)을 분리시키도록 절단되어, 테스트 패드(7)가 반도체 칩(1)로부터 동시에 분리되게 되어 도시되지 않은 패키징 기판 상의 반도체 칩(1)의 본딩을 가능하게 한다.
본 발명에 따르면, 테이프 캐리어(2)는 반도체 칩(1)의 영역과 거의 동일한 영역을 남기도록 절단된다. 본 발명의 패키징 영역은 테이프 자동 본딩시의 패키징 영역에 비해 감소된다. 밀봉 수지(6)에 의해 반도체 칩(1)을 밀봉한 후, 반도체 칩(1)의 성능 테스트가 패키징 기판 상에 반도체 칩(1)을 패키징 할 수 있게 하는 테이프 캐리어(2)의 후속적인 절단을 위해 테스트 프로브를 사용하여 수행됨으로써, 생산성의 향상을 가능하게 한다. 더욱이, 범프들의 무작위 배열은 패키징 기판의 패드들 사이의 필요한 거리, 패드 크기 및 범프 높이를 보장할 수 있게 하여, 고정밀 접속 및 접촉 핀의 수의 증가를 가능하게 한다.
본 발명에 따른 제2 실시예는 제2도를 참조하여 설명될 것이며, 여기서 패키징 기판상에 반도체 칩을 본딩 하기 전에 반도체 칩 상에 본드되는 신규한 테이프 캐리어 구조물이 제공된다.
제2 실시예의 칩 캐리어 반도체 디바이스는, 반도체 칩(1)의 크기와 동일한 테이프 프레임 크기에서 제1 실시예의 구조와는 다르다. 즉, 제2 실시예의 테이프 프레임 크기는 제1 실시예의 테이프 프레임 크기보다 작다. 이러한 것은 제1 실시예의 패키징 영역보다 패키징 영역의 추가적인 감소를 가능하게 한다.
제2도를 참조하면, 반도체 칩(1)위에는 테이프 캐리어(2)의 중간 개구(2b) 밑에 배치된 다수의 접촉 패드(1a)가 제공된다. 리드(3)의 각각은 만곡부(3a)를 갖고 있고, 이 만곡부를 통해 리드(3)가 접촉 패드(1a)와 접촉되게 되어, 리드(3)가 반도체 칩(1)에 전기적으로 접속된다.
본 발명에 따르면, 테이프 프레임 크기는 반도체 칩(1)의 크기와 동일하다. 즉, 제2 실시예의 테이프 프레임 크기는 제1 실시예의 테이프 프레임 크기보다 작다. 이는 제1 실시예의 패키징 영역보다 패키징 영역의 추가적인 감소를 가능하게 한다. 테이프 캐리어(2)는, 반도체 칩(1)의 영역과 거의 동일한 영역을 남기도록 절단된다. 본 발명에서 패키징 영역은 테이프 자동 본딩에서의 패키징 영역과 비교하여 감소된다. 밀봉 수지(6)에 의해 반도체 칩(1)을 밀봉한 후, 패키징 기판 상에 반도체 칩(1)의 패키징을 가능하게 하는 테이프 캐리어(2)의 후속적인 절단을 위해 테스트 프로브를 사용하여 반도체 칩(1)의 성능 테스트가 수행됨으로써, 생산성의 향상을 가능하게 한다. 더욱이, 범프들의 무작위 배열은 패드 사이의 필요한 거리, 패드 크기 및 범프 높이를 보장하는 것을 가능하게 하여, 고정밀 접속 및 접촉 핀의 수를 증가시킬 수 있게 된다.
본 발명에 따른 제3 실시예는 제3도를 참조하여 설명될 것이며, 여기서 패키징 기판상에 반도체 칩을 본딩하기 전에 반도체 칩 상에 본드되는 신규한 테이프 캐리어 구조물이 제공된다.
제3 실시예의 칩 캐리어 반도체 디바이스는 반도체 칩(1)의 크기보다 크기가 작은 테이프 프레임 크기에서 제2 실시예와 구조가 다르다. 즉, 제3 실시예의 테이프 프레임 크기는 제2 실시예의 테이프 프레임 크기보다 작다. 이는 제2 실시예의 패키징 영역보다 패키징 영역의 추가적인 감소를 가능하게 한다.
도시되지 않은 중앙 개구(5)를 통하여 반도체 칩의 표면 사이의 수직 방향과 테이프 프레임(2a) 사이의 수평 방향으로 한정된 공간으로 밀봉 수지(6)가 유입된다. 즉, 밀봉 수지(6)가 테이프 프레임(2a)에 의해 테이프 프레임(2a) 외부로 흐르는 것이 방지되어, 밀봉 수지(6)은 반도체 칩(1)의 영역 내부에 안정하게 한정된다.
제3도를 참조하면, 반도체 칩(1)위에는 테이프 캐리어(2)의 중간 개구(2b) 밑에 배치된 다수의 접촉 패드(1a)가 제공된다. 리드(3)의 각은 만곡부(3a)를 갖고 있고, 이 만곡부를 통해 리드(3)가 접촉 패드(1a)와 접촉되게 되어, 리드(3)가 반도체 칩(1)에 전기적으로 접속된다.
본 발명에 따르면, 테이프 프레임 크기는 반도체 칩(1)의 크기와 동일하다. 즉, 제3 실시예의 테이프 프레임 크기는 제2 실시예의 테이프 프레임 크기보다 작다. 이는 패키징 영역의 추가적인 감소를 가능하게 한다. 테이프 캐리어(2)는 반도체 칩(1)의 영역보다 거의 작은 영역을 남기도록 절단된다. 본 발명에서 패키징 영역은 테이프 자동 본딩에서의 패키징 영역과 비교하여 감소된다. 밀봉 수지(6)에 의해 반도체 칩(1)을 밀봉한 후, 패키징 기판 상에 반도체 칩(1)을 패키징 할 수 있도록 테이프 캐리어(2)의 후속적인 절단을 위해 테스트 프로브를 사용하여 반도체 칩(1)의 성능 테스트가 수행됨으로써, 생산성의 향상을 가능하게 한다. 더욱이, 범프들의 무작위 배열은 패드 사이의 필요한 거리, 패드 크기 및 범프 높이를 보장하는 것을 가능하게 하며, 고정밀 접속 및 접촉 핀의 수를 증가를 가능하게 한다.
본 발명에 따른 제4 실시예가 제4도를 참조하여 설명되어 있는데, 여기서 패키징 기판 상에 반도체 칩을 본딩하기 전에 반도체 칩 상에 본드되는 신규한 테이프 캐리어 구조물이 제공된다.
제3 실시예의 칩 캐리어 반도체 디바이스는 반도체 칩(1)의 저부 상에 제공된 보다 큰 갭 뿐만 아니라 제3 실시예의 영역보다 작은 영역에 한정된 밀봉 수지(6)에 있어서 제3 실시예의 구조와 다른 구조를 갖는다.
본 발명에 따른 제5 실시예가 제5도를 참조하여 설명되어 있는데, 여기에서 패키징 기판 상에 반도체 칩을 본딩하기 전에 반도체 칩 상에 본드되는 신규한 테이프 캐리어 구조물이 제공된다.
제5 실시예의 칩 캐리어 반도체 디바이스는, 테이프 캐리어(2)를 절단한 후 나머지 테이프 캐리어(2)의 보다 넓은 영역을 보장하기 위해 반도체 칩(1)의 크기 이상으로 연장하는, 절단된 테이프 캐리어에 있어서 제1 실시예의 것과 구조적인 차이가 있다. 이것은 칩 영역 위로 연장하는 테이프 캐리어(2) 상의 반도체 칩(1) 외부로 리드가 연장하는 것을 가능하게 한다. 이것은 또한 반도체 칩(1)의 크기보다 큰 테이프 프레임 크기 사이의 접속부의 수를 증가시킬 수 있도록 여분의 범프를 제공하는 것을 가능하게 한다.
제5도를 참조하면, 반도체 칩(1)에는 테이프 캐리어(2)의 중간 개구(2b) 아래에 배치된 다수의 접촉 패드(1a)가 제공된다. 각각의 리드(3)은 리드(3)를 접촉 패드(1a)와 접촉시키는 만곡부(3a)를 갖고 있어, 리드(3)가 반도체 칩(1)에 전기적으로 접속되게 된다.
본 발명에 따르면, 절단된 테이프 캐리어는 테이프 캐리어(2)를 절단한 후 나머지 테이프 캐리어(2)의 보다 큰 영역을 보장하기 위해 반도체 칩(1)의 크기 이상으로 연장한다. 이것은 칩 영역 위로 연장하는 테이프 캐리어(2) 상에서 반도체 칩(1) 외부로 리드가 연장하는 것을 가능하게 한다. 이것은 또한 반도체 칩(1)의 크기와 그보다 큰 테이프 프레임 크기 사이의 접속부의 수를 증가시키기 위해 여분의 범프를 제공하는 것을 가능하게 한다.
본 발명에 따른 제6 실시예가 제6도를 참조하여 설명되어 있는데, 여기에서 패키징 기판 상에 반도체 칩을 본딩하기 전에 반도체 칩 상에 본드되는 신규한 테이프 캐리어 구조물이 제공된다.
제6 실시예의 칩 캐리어 반도체 디바이스는, 범프의 수를 증가시키기 위해 반도체 칩(1)의 영역 위에 테이프 캐리어의 연장부 상에 여분의 범프를 제공한다는 점에서 제5 실시예의 구조와 구조적인 차이가 있다. 즉, 범프는 반도체 칩(1) 상에 제공된 접촉 패드(1a)의 내부 뿐만 아니라 접촉 패드(1a)의 외부에도 제공된다.
제6도를 참조하면, 반도체 칩(1)은 테이프 캐리어(2)의 중간 개구(2b) 아래에 배치된 다수의 접촉 패드(1a)가 그 위에 제공된다. 각각의 리드(3)은 만곡부(3a)를 가지며, 이를 통해 리드(3)가 접촉 패드(1a)와 접촉되게 되어, 이 리드(3)은 반도체 칩(1)에 전기적으로 접속되게 된다.
본 발명에 따르면, 범프의 수를 증가시키기 위해 반도체 칩(1)의 영역 위의 테이프 캐리어의 연장부 상에 여분의 범프가 제공된다. 즉, 이 범프는 반도체 칩(1) 상에 제공된 접촉 패드(1a)의 내부 뿐만 아니라 접촉 패드(1a)의 외부에도 제공된다.
본 발명에 따른 제7 실시예는 제7도를 참조하여 설명되어 있는데, 여기서 패키징 기판 상에 반도체 칩을 본딩하기 전에 반도체 칩 상에 본드되는 신규한 테이프 캐리어 구조물이 제공된다.
제7 실시예의 칩 캐리어 반도체 디바이스는, 테이프 캐리어(2)가 제공된 스페이서(8)를 더 제공한다는 점에서 제2 실시예의 구조와 차이가 있는데, 여기에서 스페이서(8)는 반도체 칩(1) 상에 제공된 접촉 패드(1a)의 높이와 거의 동일한 높이를 갖고 있어서, 테이프 캐리어(2)의 양호한 평탄도를 보장하게 한다. 반도체 칩(1)의 표면과 테이프 캐리어(2) 사이에 한정된 공간 내에 밀봉 수지(6)의 유입을 용이하게 하도록 스페이서의 높이는 50㎛인 것이 효과적이다. 스페이서(8) 상에 제공된 테이프 캐리어(2)의 평탄도의 향상은 범프의 레벨 편차를 방지하여, 반도체 칩(1)과 도시되지 않은 패키징 기판 사이의 고 정밀도 본딩을 가능하게 한다.
본 발명에 따른 제8 실시예가 제8도를 참조하여 설명되어 있는데, 여기서 패키징 기판 상에 반도체 칩을 본딩하기 전에 반도체 칩 상에 본드되는 신규한 테이프 캐리어 구조물이 제공된다.
제8 실시예의 칩 캐리어 반도체 디바이스는, 반도체 칩(1) 상에 제공된 접촉 패드(1a) 상에 테이프 캐리어(2)가 제공되어 있다는 점에서 제2 실시예의 구조와 구조적인 차이가 있어, 접촉 패드(1a)가 전기 접속 패드 뿐만 아니라 스페이서로 작용할 수 있어, 반도체 칩(1)의 표면과 테이프 캐리어(2) 사이에 한정된 공간 내로 밀봉수지(6)의 유입을 용이하게 할 뿐만 아니라 테이프 캐리어(2)의 양호한 평탄도를 보장한다. 스페이서(8) 상에 제공된 테이프 캐리어(2)의 평탄도의 향상은 범프의 레벨 편차를 방지하여 반도체 칩(1)과 도시하지 않은 패키징 기판 사이의 고 정밀도 본딩을 가능하게 한다.
본 분야에 숙련된 기술자들은 본 발명을 여러가지로 변형할 수 있고, 예시를 위해 도시되고 설명된 실시예로 제한하려는 것이 아니라는 것을 알 수 있다. 따라서 본 발명의 정신 및 범위 내에서 본 발명의 모든 변형은 특허 청구의 범위를 포괄 하도록 의도되어 있다.

Claims (8)

  1. 칩 캐리어 반도체 디바이스 어셈블리에 있어서, 패키징 기판; 복수의 접촉 패드들이 제공된 상면(top surface)을 갖는 반도체 칩; 상기 반도체 칩 위에 제공되며, 상기 접촉 패드와 동일한 높이를 갖는 복수의 스페이서들; 상기 칩의 상기 상면과 상기 테이프 케리어 사이에 공간이 형성되게 상기 스페이서 상에 제공되는 테이프 캐리어 - 상기 테이프 캐리어는 상기 반도체 칩의 중앙에 위치된 중앙 개구와 상기 중앙 개구를 감싸는 주변 개구 영역을 가지며, 상기 주변 개구 영역은 상기 중앙 개구로부터 이격되어 있으며, 상기 주변 개구 영역은 상기 접촉 패드 위에 놓이며, 상기 테이프 캐리어는 상기 주변 개구 영역 내부 및 상기 중앙 개구 외부에 놓이는 내부 단부, 및 상기 주변 개구 영역 외부에 놓이는 외부 단부를 가지며, 상기 테이프 캐리어는 상기 접촉 패드의 상기 상면과 실질적으로 동일한 레벨에 놓이는 저면(bottom surface)을 가짐 -; 및 상기 테이프 캐리어 위에 제공되는 복수의 리드들 - 상기 복수의 리드들의 각각은 상기 주변 개구 영역 양단의 상기 테이프 캐리어의 상기 내부 단부의 상기 상면으로부터 상기 테이프 캐리어의 상기 외부 단부 상으로 연장하며, 상기 리드들의 각각은 상기 테이프 캐리어의 상기 내부 및 외부 단부 모두 상에 견고하게 본드되며, 상기 리드들의 각각은 상기 주변 개구에 V-형 만곡부를 가지며, 상기 만곡부는 상기 만곡부의 바닥이 상기 접촉 패드의 상기 상면을 접촉하도록 상기 접촉 패드의 상기 상면쪽으로 늘어져 있으며, 상기 만곡부는 상기 테이프 캐리어의 두께와 실질적으로 동일한 레벨차를 가짐-을 구비하는 것을 특징으로 하는 칩 캐리어 반도체 디바이스 어셈블리.
  2. 제1항에 있어서, 상기 리드들 각각의 상기 내부 단부 상에 제공되는 복수의 범프들을 더 구비하되, 상기 복수의 범프들은 상기 각 리드의 세로 방향을 따라 정렬되어 있는 것을 특징으로 하는 챕 캐리어 반도체 디바이스 어셈블리.
  3. 제1항에 있어서, 상기 패키징 기판의 주변 모서리 외부에 놓인 프레임을 더 구비하되, 상기 프레임은 상기 복수의 리드들이 상기 프레임 위에서 연장하도록 상기 테이프 캐리어와 동일한 레벨에 놓이는 것을 특징으로 하는 챕 캐리어 반도체 디바이스 어셈블리.
  4. 제1항에 있어서, 상기 프레임 위의 상기 복수의 리드들 각각의 위에 제공된 상기 복수의 범프들 이외에 적어도 하나의 범프를 더 구비하는 것을 특징으로 하는 칩 캐리어 반도체 디바이스 어셈블리.
  5. 칩 캐리어 반도체 디바이스 어셈블리에 있어서, 패키징 기판; 복수의 접촉 패드들이 제공된 상면(top surface)을 갖는 반도체 칩; 상기 칩의 상기 상면과 상기 테이프 캐리어 사이에 공간이 형성되도록 상기 복수의 접촉 패드들 각각의 모서리 부분 상에 제공되는 테이프 캐리어 - 상기 테이프 캐리어는 상기 반도체 칩의 중앙에 위치된 중앙 개구와 상기 중앙 개구를 감싸는 주변 개구 영역을 가지며, 상기 주변 개구 영역은 상기 중앙 개구로부터 이격되어 있으며, 상기 주변 개구 영역은 그 모서리 부분을 제외한 상기 접촉 패드들 위에 놓이며, 상기 테이프 캐리어는 상기 주변 개구 영역 내부, 및 상기 중앙 개구 외부에 놓이는 내부 단부 및 상기 주변 개구 영역 외부에 놓이는 외부 단부로 분할되며, 상기 테이프 캐리어는 상기 접촉 패드의 상기 상면과 실질적으로 동일한 레벨에 놓이는 저면(bottom surface)을 가짐 -; 및 상기 테이프 캐리어 위에 제공되는 복수의 리드들 - 상기 복수의 리드들의 각각은 상기 주변 개구 영역 양단의 상기 테이프 캐리어의 상기 내부 단부의 상기 상면으로부터 상기 테이프 캐리어의 상기 외부 단부 상으로 연장하며, 상기 리드들의 각각은 상기 테이프 캐리어의 상기 내부 및 외부 단부 모두 상에 견고하게 본드되며, 상기 리드들의 각각은 상기 주변 개구에 V-형 만곡부를 가지며, 상기 만곡부는 상기 만곡부의 바닥이 상기 접촉 패드의 상기 상면을 접촉하도록 상기 접촉 패드의 상기 상면쪽으로 늘어져 있으며, 상기 만곡부는 상기 테이프 캐리어의 두께와 실질적으로 동일한 레벨차를 가짐을 구비하는 것을 특징으로 하는 칩 캐리어 반도체 디바이스 어셈블리.
  6. 제5항에 있어서, 상기 리드들 각각의 상기 내부 단부 상에 제공되는 복수의 범프들을 더 구비하되, 상기 복수의 범프들은 상기 각 리드의 세로 방향을 따라 정렬되어 있는 것을 특징으로 하는 칩 캐리어 반도체 디바이스 어셈블리.
  7. 제5항에 있어서, 상기 패키징 기판의 주변 모서리 외부에 놓인 프레임을 더 구비하되, 상기 프레임은 상기 복수의 리드들이 상기 프레임 위에서 연장하도록 상기 테이프 캐리어와 동일한 레벨에 놓이는 것을 특징으로 하는 칩 캐리어 반도체 디바이스 어셈블리.
  8. 제5항에 있어서, 상기 프레임 위의 상기 복수의 리드들 각각의 위에 제공된 상기 복수의 범프들 이외에 적어도 하나의 범프를 더 구비하는 것을 특징으로 하는 칩 캐리어 반도체 디바이스 어셈블리.
KR1019940034905A 1993-12-16 1994-12-16 칩 캐리어 반도체 디바이스 어셈블리 및 그 형성 방법 KR0153387B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP31708093 1993-12-16
JP93-317080 1993-12-16

Publications (2)

Publication Number Publication Date
KR950021296A KR950021296A (ko) 1995-07-26
KR0153387B1 true KR0153387B1 (ko) 1998-12-01

Family

ID=18084208

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940034905A KR0153387B1 (ko) 1993-12-16 1994-12-16 칩 캐리어 반도체 디바이스 어셈블리 및 그 형성 방법

Country Status (2)

Country Link
US (2) US5602419A (ko)
KR (1) KR0153387B1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288424A (ja) * 1995-04-18 1996-11-01 Nec Corp 半導体装置
US6384333B1 (en) 1996-05-21 2002-05-07 Micron Technology, Inc. Underfill coating for LOC package
US5733800A (en) 1996-05-21 1998-03-31 Micron Technology, Inc. Underfill coating for LOC package
US5863812A (en) * 1996-09-19 1999-01-26 Vlsi Technology, Inc. Process for manufacturing a multi layer bumped semiconductor device
WO1998033212A1 (en) 1997-01-23 1998-07-30 Seiko Epson Corporation Film carrier tape, semiconductor assembly, semiconductor device, manufacturing method therefor, mounting board, and electronic equipment
JPH10321631A (ja) * 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
FR2776836A1 (fr) * 1998-03-24 1999-10-01 Bull Sa Procede de liaison et support de connexion d'un boitier csp avec un circuit integre
US6100113A (en) * 1998-07-13 2000-08-08 Institute Of Microelectronics Very thin multi-chip-package and method of mass producing the same
JP4066127B2 (ja) * 1999-03-25 2008-03-26 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器。
US6740962B1 (en) * 2000-02-24 2004-05-25 Micron Technology, Inc. Tape stiffener, semiconductor device component assemblies including same, and stereolithographic methods for fabricating same
US6507118B1 (en) 2000-07-14 2003-01-14 3M Innovative Properties Company Multi-metal layer circuit
US6562709B1 (en) * 2000-08-22 2003-05-13 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
SG122743A1 (en) 2001-08-21 2006-06-29 Micron Technology Inc Microelectronic devices and methods of manufacture
JP2003100801A (ja) * 2001-09-25 2003-04-04 Mitsubishi Electric Corp 半導体装置
SG104293A1 (en) 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
SG111935A1 (en) 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
US6975035B2 (en) 2002-03-04 2005-12-13 Micron Technology, Inc. Method and apparatus for dielectric filling of flip chip on interposer assembly
SG115456A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Semiconductor die packages with recessed interconnecting structures and methods for assembling the same
SG121707A1 (en) 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
SG115459A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
SG115455A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
US7005729B2 (en) * 2002-04-24 2006-02-28 Intel Corporation Device packaging using tape automated bonding (TAB) strip bonded to strip carrier frame
US20040036170A1 (en) 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
JP6689691B2 (ja) * 2016-07-12 2020-04-28 新光電気工業株式会社 配線基板及びその製造方法
CN108346640B (zh) * 2017-01-25 2020-02-07 华邦电子股份有限公司 半导体结构及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0258245A (ja) * 1988-08-23 1990-02-27 Nec Corp 半導体装置
JPH0332040A (ja) * 1989-06-29 1991-02-12 Sharp Corp Ｌｓｉベアチップ実装方法及びその方法を用いた電子回路
JPH0373559A (ja) * 1989-08-15 1991-03-28 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5350947A (en) * 1991-11-12 1994-09-27 Nec Corporation Film carrier semiconductor device
US5229916A (en) * 1992-03-04 1993-07-20 International Business Machines Corporation Chip edge interconnect overlay element
US5477611A (en) * 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier

Also Published As

Publication number Publication date
US5602419A (en) 1997-02-11
KR950021296A (ko) 1995-07-26
US5834338A (en) 1998-11-10

Similar Documents

Publication Publication Date Title
KR0153387B1 (ko) 칩 캐리어 반도체 디바이스 어셈블리 및 그 형성 방법
US5475236A (en) Semiconductor chip for mounting on a semiconductor package substrate by a flip-clip process
US6765228B2 (en) Bonding pad with separate bonding and probing areas
US5612514A (en) Tab test device for area array interconnected chips
JP2005322921A (ja) バンプテストのためのフリップチップ半導体パッケージ及びその製造方法
KR20040093738A (ko) 본드 패드를 구비한 반도체 디바이스 및 그를 위한 방법
JPH07301642A (ja) 半導体ウェハをプローブする方法
KR20050075447A (ko) 본드 패드를 구비하는 반도체 디바이스 및 그 제조 방법
JPH0239866B2 (ko)
US6097081A (en) Semiconductor device having adhesive between lead and chip
KR20080037681A (ko) 반도체 칩 및 그 제조 방법 및 반도체 장치
JPH10242368A (ja) 半導体装置およびその製造方法ならびに半導体モジュールおよびｉｃカード
US6563226B2 (en) Bonding pad
JP2674536B2 (ja) チップキャリア半導体装置及びその製造方法
JPH04233244A (ja) 集積回路アセンブリ
KR100884520B1 (ko) 범프 구조, 그 형성 방법, 및 그것을 이용한 반도체 장치
JPH03293740A (ja) 半導体装置の接続方法
JPS63124434A (ja) 半導体装置の製造方法
JP4737995B2 (ja) 半導体装置
US20240153833A1 (en) Package structure and method of forming thereof
KR100752884B1 (ko) 칩·온·칩 구조의 반도체장치
US20240363454A1 (en) Circuit probing pad design in scribe line structure and method for fabricating a semiconductor chip
US20240363453A1 (en) Circuit probing pad design in scribe line structure and method for fabricating a semiconductor chip
JPH02211643A (ja) 半導体装置
JPH11345847A (ja) 半導体ウエハ及び半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110617

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee