JP2009200253A - 半導体装置 - Google Patents
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Abstract
【課題】サイズやボンディングパッド位置の異なるチップを実装する共用に適した半導体装置を提供する。
【解決手段】半導体装置には、互いにV字型に曲折接続する第一、第二フィンガー部212、213を含むジグザグ形フィンガー211を有するリードフレームの複数の第一リード210、および複数のボンディングパッド222を有するチップ220を設ける。ボンディングワイヤ231、232は、一端がチップ220のボンディングパッド222群と接続し、他端が第一、第二フィンガー部212、213のいずれかの組と任意に接続する。このワイヤーボンディングの方向は、第一、第二フィンガー部212、213のいずれか接続される組の延びる方向との間に第一角度を形成し、いずれか接続されない組の延びる方向との間に第二角度を形成し、第一角度は第二角度よりも小さくなるようにボンディングワイヤ231、232によってなされる。
【選択図】図6
【解決手段】半導体装置には、互いにV字型に曲折接続する第一、第二フィンガー部212、213を含むジグザグ形フィンガー211を有するリードフレームの複数の第一リード210、および複数のボンディングパッド222を有するチップ220を設ける。ボンディングワイヤ231、232は、一端がチップ220のボンディングパッド222群と接続し、他端が第一、第二フィンガー部212、213のいずれかの組と任意に接続する。このワイヤーボンディングの方向は、第一、第二フィンガー部212、213のいずれか接続される組の延びる方向との間に第一角度を形成し、いずれか接続されない組の延びる方向との間に第二角度を形成し、第一角度は第二角度よりも小さくなるようにボンディングワイヤ231、232によってなされる。
【選択図】図6
Description
本発明は、半導体装置に関し、特にジグザグ形フィンガーにワイヤーボンディングする半導体装置に関する。
従来の半導体装置において、チップはチップ搭載体に貼付けされ、例えば、リードフレームまたは配線基板がチップ搭載体としてよく利用され、かつしばしばワイヤーボンディング方式で形成された複数のボンディングワイヤを介してチップとチップ搭載体とを電気的に接続している。ここで、チップ搭載体の上には複数のフィンガーがボンディングワイヤの一端と接続するように設置される。しかしながら、半導体装置の高密度集積回路、ファインピッチ端子及び実装の体積の微小化などの発展に対応するために、フィンガーの配列隙間と幅との小型化が要求されており、それに伴ってボンディングワイヤは隣接のフィンガーと容易に接触して電気短絡を生じてしまう。また、フィンガーにおいてボンディングワイヤの切断をする距離が短くなってくるので、ワイヤーボンディング作業の実施が困難となる問題があった。故に、従来の製法は、サイズやボンディングパッド配置の異なるチップに対してチップボンディングパッドのフィンガー配列の順序と位置とに対応する専用のチップ搭載体を設計しなければいけないことにより、共用性に優れた半導体装置を得ることができない。
図1及び図2に示すように、従来の半導体装置100は複数の第一リード110と複数の第二リード150からなるリードフレーム、チップ120、複数の第一ボンディングワイヤ131及び複数の第二ボンディングワイヤ132を備える。ワイヤーボンディング方式では、接合用として各第一リード110の内端にフィンガー111があり、そして、各第二リード150の内端にもフィンガー151がある。第一リード110と第二リード150とはそれぞれアウターリード或いは露出パッドを有し、アウターリードは半導体装置100の両反対側へ延びている。図2に示すように、第一リード110のフィンガー111と第二リード150のフィンガー151は、隙間S1を隔てて、かつそれらの内端は隙間S1に向かうように隙間S1の両側にそれぞれ配列されている。なお、第一リード110は第二リード150よりも長さが長くなり、チップ120の設置用にされている。第一ボンディングワイヤ131はチップ120の複数のボンディングパッド122と第一リード110のフィンガー111とを電気的に接続し、第二ボンディングワイヤ132はチップ120のボンディングパッド122と第二リード150のフィンガー151とを電気的に接続している。封止体170を用いてチップ120、第一ボンディングワイヤ131、第二ボンディングワイヤ132及び第一リード110と第二リード150との内端を密封しているが、第一リード110及び第二リード150のアウターリードは封止体170から露出している。再び図2を参照すると、チップ120のボンディングパッド122は、上記第一リード110のフィンガー111と第二リード150のフィンガー151とに応じて配列する必要があり、それにより、ボンディングワイヤ131、132によりワイヤーボンディングがなされる方向は、第一リード110のフィンガー111と第二リード150のフィンガー151とが延びる方向とほぼ一致する。これにより、従来の半導体装置100はボンディングパッドの配置とチップサイズとが一致するチップ120同士のみを実装することができる。異なる種類のチップ同士を実装する場合、それらのボンディングパッドの配列される位置やチップサイズが異なるので、ボンディングワイヤのワイヤーボンディング方向とリードフレームのフィンガーの延びる方向との間に角度のずれやボンディングワイヤの交差などの問題が生じ、ワイヤーボンディング工程とモールド封止工程の作業中に隣接するフィンガーとワイヤーとの接触による電気短絡が起きる。
本発明の目的はジグザグ形フィンガーにワイヤーボンディングする半導体装置を提供し、ボンディングワイヤを介してジグザグ形フィンガーの複数のフィンガー部とボンディングパッドとを任意に接続することができるように半導体装置に共用性を与え、サイズやボンディングパッド配置の異なるチップ同士を実装することを可能にし、フィンガーのワイヤーボンディングを適切な角度で行って隣接のフィンガーへの接触を防止可能にすることである。
本発明のもう一つの目的は、ジグザグ形フィンガーにワイヤーボンディングする半導体装置を提供し、第一ボンディングワイヤと第二ボンディングワイヤとの長さをほぼ一致させ、封止工程中にボンディングワイヤの長さが異なるための隣同士のボンディングワイヤの相互の接触による信号短絡を避けることである。
本発明のもう一つの目的は、ジグザグ形フィンガーにワイヤーボンディングする半導体装置を提供し、第一ボンディングワイヤと第二ボンディングワイヤとの長さをほぼ一致させ、封止工程中にボンディングワイヤの長さが異なるための隣同士のボンディングワイヤの相互の接触による信号短絡を避けることである。
上述した目的を達成するために、本発明による半導体装置は、リードフレームにある複数の第一リード、チップ、及び複数のボンディングワイヤを備える。各第一リードはジグザグ形フィンガーを有し、ジグザグ形フィンガーは互いに曲折した線状で接続する第一フィンガー部と第二フィンガー部とを備える。チップは複数のボンディングパッドを有し、ボンディングワイヤの一端はチップのボンディングパッドと接続し、他端は第一フィンガー部及び第二フィンガー部のいずれかの組と任意に接続している。ここで、ボンディングワイヤのワイヤーボンディング方向と第一フィンガー部または第二フィンガー部の接続されたことによる組の延びている方向との間に第一角度が形成される。また、ボンディングワイヤのワイヤーボンディング方向と第一フィンガー部または第二フィンガー部の接続されない組の延在方向との間に第二角度が形成される。第一角度は該第二角度よりも小さくなる。また、本発明では、リードフレームを複数のジグザグ形フィンガーを有するチップ搭載体にしてもよい。このとき、各ジグザグ形フィンガーは互いに曲折した線状で接続する第一フィンガー部と第二フィンガー部とを備え、半導体装置には、このチップ搭載体を用いてチップを載せ、そして、ボンディングワイヤを介してチップを第一フィンガー部または第二フィンガー部のいずれかの組に電気的に接続している。
上述した半導体装置において、第一角度は0°に近づいてもよく、それにより、ボンディングワイヤのワイヤーボンディング方向は第一フィンガー部または第二フィンガー部の接続される組の延びる方向とほぼ平行となる。
上述した半導体装置において、第一フィンガー部は第二フィンガー部よりもチップに接近している。
上述した半導体装置において、第二フィンガー部は第一リードの内端を有していてもよい。
上述した半導体装置において、第一フィンガー部は第二フィンガー部よりもチップに接近している。
上述した半導体装置において、第二フィンガー部は第一リードの内端を有していてもよい。
上述した半導体装置において、ジグザグ形フィンガーはZ字形のようになってもよい。
上述した半導体装置において、さらに電気メッキ層を有してもよく、この場合電気メッキ層はジグザグ形フィンガーの表面に形成されている。
上述した半導体装置において、さらにリードフレームにある複数の第二リードを有してもよく、この場合各第二リードは第三フィンガー部を有し、第三フィンガー部は第一フィンガー部と隣接して交差平行に配列されている。
上述した半導体装置において、さらに電気メッキ層を有してもよく、この場合電気メッキ層はジグザグ形フィンガーの表面に形成されている。
上述した半導体装置において、さらにリードフレームにある複数の第二リードを有してもよく、この場合各第二リードは第三フィンガー部を有し、第三フィンガー部は第一フィンガー部と隣接して交差平行に配列されている。
上述した半導体装置において、少なくとも第二リードの内端を曲折状にしてもよく、この場合、第二リードの曲折状内端には第四フィンガー部を有し、第四フィンガー部は第一フィンガー部と隣接して平行に配列されている。
上述した半導体装置において、第一リードは該第二リードよりも長くなり、かつチップの設置用として第二リードへ延びていてもよい。
上述した半導体装置は、さらにリードフレームにある複数のダイパッドを有してもよく、この場合、ダイパッドは第一リードの両側に位置している。
上述した半導体装置において、第一リードは該第二リードよりも長くなり、かつチップの設置用として第二リードへ延びていてもよい。
上述した半導体装置は、さらにリードフレームにある複数のダイパッドを有してもよく、この場合、ダイパッドは第一リードの両側に位置している。
上述した半導体装置は、さらに封止体を有しうる。該封止体はチップ、ボンディングワイヤ、第一リードの内端および第二リードの内端を密封し、該第一リードの外端と該第二リードの外端とは該封止体の両側の側辺でそれぞれ露出させられている。
上述した半導体装置において、ボンディングパッドはチップの側辺に位置してもよく、該チップの側辺の中途にボンディングパッド非設置の領域がある。
上述した半導体装置において、ボンディングパッドはチップの側辺に位置してもよく、該チップの側辺の中途にボンディングパッド非設置の領域がある。
(第1実施形態)
図3から図5は、本発明の第1実施形態における半導体装置を開示している。図3は該半導体装置の第一リードを示す断面図であり、図4は該半導体装置の第二リードを示す断面図であり、図5は該半導体装置が用いるリードフレームを示す平面図である。
図3と図4に示すように、半導体装置200は、図5に示すようにリードフレーム20にある複数の第一リード210、チップ220及び複数の第一ボンディングワイヤ231を備える。また、図5及び図6に示すように、各第一リード210は、互いに曲折接続する第一フィンガー部212と第二フィンガー部213とを備えた、ジグザグ形フィンガー211を有する。ここで、“曲折接続する”とは、第一フィンガー部212と第二フィンガー部213との接続箇所に略V字形のように直線が折れ曲がり角度を形成することを指し、曲折の角度は約20°から90°になる。本実施形態において、ジグザグ形フィンガー211はZ字形のようにすることができ、少なくとも一つの曲折箇所がある。図3及び図6に示すように、第一フィンガー部212は第二フィンガー部213よりもチップ200に接近し、第二フィンガー部213は第一リード210の内端を有する。
図3から図5は、本発明の第1実施形態における半導体装置を開示している。図3は該半導体装置の第一リードを示す断面図であり、図4は該半導体装置の第二リードを示す断面図であり、図5は該半導体装置が用いるリードフレームを示す平面図である。
図3と図4に示すように、半導体装置200は、図5に示すようにリードフレーム20にある複数の第一リード210、チップ220及び複数の第一ボンディングワイヤ231を備える。また、図5及び図6に示すように、各第一リード210は、互いに曲折接続する第一フィンガー部212と第二フィンガー部213とを備えた、ジグザグ形フィンガー211を有する。ここで、“曲折接続する”とは、第一フィンガー部212と第二フィンガー部213との接続箇所に略V字形のように直線が折れ曲がり角度を形成することを指し、曲折の角度は約20°から90°になる。本実施形態において、ジグザグ形フィンガー211はZ字形のようにすることができ、少なくとも一つの曲折箇所がある。図3及び図6に示すように、第一フィンガー部212は第二フィンガー部213よりもチップ200に接近し、第二フィンガー部213は第一リード210の内端を有する。
図4及び図5に示すように、半導体装置200はさらにリードフレーム20にある複数の第二リード250を有し、図3に示すように、第二リード250の外端と第一リード210の外端とは、半導体装置200の両対称側辺にそれぞれ配列され、かつ本実施形態において封止体270の両対称側辺から露出して延びるアウターリードとなってガル脚(gull)のように曲げられ、或いは他の形状に曲げられることが可能である。各第二リード250は第三フィンガー部252を備え、第三フィンガー部252は第一フィンガー部212と隣接して交差平行に配列されている。ここで、“隣接して交差平行に配列される”とは、図5の左側に示すように、第一リード210の内端が第二リード250へ向かうベクトルで延びかつ第三フィンガー部252を越え、第一フィンガー部212と第三フィンガー部252とが一列に並んでいることを指す。少なくとも一つの第二リード250はジグザグ形フィンガー251を有し、第二リード250の内端は、ジグザグ形状でありかつ第三フィンガー部252と曲折接続する第四フィンガー部253とを有し、第四フィンガー部253は第二フィンガー部213と隣接して上述した交差平行の配置で配列されている。再び図3及び図5に示すように、第二リード250よりも長さが長い第一リード210は、チップ220の設置用として第二リード250へ延びている。具体的に言えば、図3に示すように、半導体装置200はさらに電気メッキ層240を備え、電気メッキ層240は、第一リード210にあるジグザグ形フィンガー211の表面に形成され、第一フィンガー部212と第二フィンガー部213とを被覆することによって第一ボンディングワイヤ231との結合力を増強することができる。また、図4に示すように、電気メッキ層240はさらに第二リード250にあるジグザグ形フィンガー251の表面にも形成され、第三フィンガー部252と第四フィンガー部253を被覆している。電気メッキ層240の材質としては、例えば、銀、ニッケル/金、錫、ニッケル/パラジウム/金、錫と鉛の合金、錫とビスマスの合金等の何れかを採用する。
チップ220は能動面221を有し、チップ220の外部接続電極として能動面221の上には複数のボンディングパッド222が設置されている。本実施形態において、ボンディングパッド222はチップ220の側辺に置かれ、それらの配置場所と隙間の設定における自由度は高い。例えば、図6に示すように、チップ220の側辺の中途にはボンディングパッド非設置領域を設けることができ、このボンディングパッド非設置領域はボンディングパッド222間の平均の隙間よりも大きくなり、複数のボンディングパッド222がボンディングパッド非設置領域によって前半ボンディングパッド組と後半ボンディングパッド組に分けられている。なお、チップ220はフラッシュメモリーチップである。図3及び図6に示すように、ダイアタッチング層280を用いてチップ220を第一リード210の表面に接着し、ここで、能動面221が第一リード210から遠ざかるように、チップ220は第一リード210の上に設置されている。また、図5及び図6に示すように、半導体装置200はさらにリードフレーム20に複数のダイパッド260を有し、ダイパッド260はチップ設置の補強度を増すため第一リード210の両側に置かれている。
図6、図7及び図8に示すように、第一ボンディングワイヤ231の第一端213Aはボンディングパッド222と接続し、それらの第二端231Bは第一フィンガー部212と第二フィンガー部213とのいずれかの組と任意に接続している。本実施形態において、各第一ボンディングワイヤ231の第一端213Aを始端、第二端231Bを終端にそれぞれする。例えば、チップ220からフィンガー部212、212へワイヤーボンディングする向きは正方向ワイヤーボンディングと定義されるが、それに限られるものではなく、第一ボンディングワイヤ231はフィンガー部212、212からチップ220へ逆方向ワイヤーボンディングすることもできる。但し本発明においては逆方向ワイヤーボンディングより正方向ワイヤーボンディングのほうが好ましい。また、第一ボンディングワイヤ231のワイヤーボンディング方向は第一フィンガー部212または第二フィンガー部213の接続される組の延びる方向との間に第一角度θ1が形成され、第一ボンディングワイヤ231のワイヤーボンディング方向は第一フィンガー部212または第二フィンガー部213の接続されない組の延びる方向との間に第二角度θ2が形成され、第一角度θ1は第二角度θ2よりも小さくなっている。ここで、ワイヤーボンディング方向とは、リードフレーム20上で第一端213Aから第二端231Bへの図7および図8に示す水平方向を指す。図7に示すように、第一ボンディングワイヤ231の第一端213Aがボンディングパッド222と接続し、第一ボンディングワイヤ231の第二端231Bが第一リード210の第一フィンガー部212と任意に接続する際に、第一ボンディングワイヤ231のワイヤーボンディング方向が第一フィンガー部212すなわち接続されるフィンガー部の延在方向との間に形成した第一角度θ1は、第一ボンディングワイヤ231のワイヤーボンディング方向と第二フィンガー部213すなわち未接続のフィンガー部の延びる方向との間に形成された第二角度θ2よりも小さくなっている。また、図8に示すように、第一ボンディングワイヤ231の第一端213Aがボンディングパッド222と接続し、第一ボンディングワイヤ231の第二端231Bが第一リード210の第二フィンガー部213と任意に接続する際に、第一ボンディングワイヤ231のワイヤーボンディング方向と第二フィンガー部213すなわち接続されるフィンガー部の延びる方向との間に形成した第一角度θ1は、第一ボンディングワイヤ231のワイヤーボンディング方向が第一フィンガー部212すなわち未接続フィンガー部の延びる方向との間に形成された第二角度θ2よりも小さくなっている。従って、第一フィンガー部212と第二フィンガー部213によってワイヤーボンディングの方法に柔軟性が出来、第一ボンディングワイヤ231に良好なフィンガーワイヤーボンディング角度を提供し、隣接のジグザグ形フィンガー211と接触することを回避できる。再び図7及び図8に示すように、本実施形態において、第一角度θ1は0°に近づいてもよく、それにより、第一ボンディングワイヤ231のワイヤーボンディング方向は第一フィンガー部212または第二フィンガー部213の接続される組の延びる方向とほぼ平行して完全に一列に並ぶ。
半導体装置200はサイズやボンディングパッド配列位置の異なるチップ同士を実装することができる。図9に示すように、他のチップ220’はリードフレームの上に設置され、チップ220’にある複数のボンディングパッド222’はチップ220’の能動面221’の単一側辺に位置し、かつボンディングパッド222’の間に無ボンディングパッド領域を設けなくてもよい。第一ボンディングワイヤ231はチップ220’にあるボンディングパッド222’と電気的に接続し、かつ第一リード210の第一フィンガー部212または第二フィンガー部213と任意に接続してチップ220’に良好なワイヤーボンディング角度を提供している。上述の構成により、ジグザグ形フィンガー211の第一フィンガー部212と第二フィンガー部213とを用い、第一ボンディングワイヤ231の間の任意の接続を提供してボンディングパッド配列位置の異なるチップに適用することにより、良好なフィンガーワイヤーボンディング角度を実現して隣接のフィンガーと接触することを効果が得られる。
図4及び図6に示すように、複数の第二ボンディングワイヤ232を用いてチップ220のボンディングパッド222を第二リード250の第三フィンガー部252または第四フィンガー部253に電気的に接続している。また、第二リード250の内端をジグザグ形形状にしてもよく、かつ該内端は第四フィンガー部253を有し、第二リード250の第三フィンガー部252と第四フィンガー部253とによって第二ボンディングワイヤ232に良好なワイヤーボンディング位置を提供することができる。通常、第二ボンディングワイヤ232はチップ220に隣接する第三フィンガー部252に接続されてワイヤーボンディング距離を短縮することとなる。また、再び図5及び図6に示すように、第一リード210と第二リード250とはそれぞれリードフレーム20の異なる側辺に配列されても、第一リード210のジグザグ形フィンガー211は第二リード250のジグザグ形フィンガー211と隣接して交差平行に配列される。なお、第一リード210の内端は第二リード250へ向かって延びかつ第二リード250の内端を越え、それにより、それぞれ第一フィンガー部212の配置区域と第三フィンガー部252の配置区域とは並列し、第二フィンガー部213の配置区域と第四フィンガー部253の配置区域とは並列するので、ワイヤーボンディングを行う際に、第一ボンディングワイヤ231と第二ボンディングワイヤ232とには長さがそれぞれほぼ同等のものを使うことができる。
具体的に言えば、半導体装置200はさらに封止体270を備え、封止体270はチップ220、第一ボンディングワイヤ231、第二ボンディングワイヤ232、第一リード210の内端及び第二リード250の内端を密封しているが、第一リード210の外端と第二リード250の外端は、外部と表面で接合するために封止体270の両反対側辺にそれぞれ露出されている。
故に、各第一リード210の異なる曲折角度を有する第一フィンガー部212と第二フィンガー部213とにより、良好なフィンガーワイヤーボンディング角度を提供することができ、第一ボンディングワイヤ231が隣接のジグザグ形フィンガー211と接触することを避けると共に、半導体装置200はサイズやボンディングパッド配置の異なるチップ同士を実装することができるというように共用に適している。また、第一リード210のジグザグ形フィンガー211からボンディングパッド222までの距離は第二リード250のジグザグ形フィンガー251からボンディングパッド222までの距離とほぼ一致するため、ワイヤーボンディングを行う際に、第一ボンディングワイヤ231と第二ボンディングワイヤ232の長さがそれぞれほぼ同等に使われるので、ボンディングワイヤの長さを制御することもできる。よって、モールド封止工程中において、第一ボンディングワイヤ231と第二ボンディングワイヤ232とがモールド流れの影響により移動することやボンディングワイヤの長さが異なることにより隣接のボンディングワイヤが相互に接触するような信号短絡問題を起こすことがない。
(第2実施形態)
本発明の第2実施形態において、第一実施形態とは構成及び効果において実質的に同等で下記の変更を行った、ジグザグ形フィンガーにワイヤーボンディングする半導体装置が開示されている。図10に示すように、半導体装置300はチップ搭載体310、チップ320及び複数のボンディングワイヤ330を備える。本実施形態において、チップ搭載体310を配線基板にしてもよい。図11及び図12に示すように、チップ搭載体310は複数のジグザグ形フィンガー311を有し、各ジグザグ形フィンガー311は互いに曲折接続する第一フィンガー部312と第二フィンガー部313とを備える。ジグザグ形フィンガー311の表面には電気メッキ層340が形成され、電気メッキ層340は第一フィンガー部312と第二フィンガー部313とを被覆している。チップ320はチップ搭載体310の上に設置されて複数のボンディングパッド322を有する。図10及び図11に示すように、ボンディングワイヤ330の第一端331はボンディングパッド322と接続し、かつそれらの第二端332は第一フィンガー部312と第二フィンガー部313とのいずれかの組と任意に接続している。ボンディングワイヤ330のワイヤーボンディング方向は第一フィンガー部312または第二フィンガー部313の接続される組の延びる方向との間に第一角度が形成され、ボンディングワイヤ330のワイヤーボンディング方向は第一フィンガー部312または第二フィンガー部313の接続されない組の延びる方向との間に第二角度が形成され、第一角度は第二角度よりも小さくなっている。なお、第一角度は第二角度とほぼ一致するとき、ボンディングワイヤ330は第一フィンガー部312と接続することが可能で、ボンディングワイヤ330の長さを縮短することとなる。
本発明の第2実施形態において、第一実施形態とは構成及び効果において実質的に同等で下記の変更を行った、ジグザグ形フィンガーにワイヤーボンディングする半導体装置が開示されている。図10に示すように、半導体装置300はチップ搭載体310、チップ320及び複数のボンディングワイヤ330を備える。本実施形態において、チップ搭載体310を配線基板にしてもよい。図11及び図12に示すように、チップ搭載体310は複数のジグザグ形フィンガー311を有し、各ジグザグ形フィンガー311は互いに曲折接続する第一フィンガー部312と第二フィンガー部313とを備える。ジグザグ形フィンガー311の表面には電気メッキ層340が形成され、電気メッキ層340は第一フィンガー部312と第二フィンガー部313とを被覆している。チップ320はチップ搭載体310の上に設置されて複数のボンディングパッド322を有する。図10及び図11に示すように、ボンディングワイヤ330の第一端331はボンディングパッド322と接続し、かつそれらの第二端332は第一フィンガー部312と第二フィンガー部313とのいずれかの組と任意に接続している。ボンディングワイヤ330のワイヤーボンディング方向は第一フィンガー部312または第二フィンガー部313の接続される組の延びる方向との間に第一角度が形成され、ボンディングワイヤ330のワイヤーボンディング方向は第一フィンガー部312または第二フィンガー部313の接続されない組の延びる方向との間に第二角度が形成され、第一角度は第二角度よりも小さくなっている。なお、第一角度は第二角度とほぼ一致するとき、ボンディングワイヤ330は第一フィンガー部312と接続することが可能で、ボンディングワイヤ330の長さを縮短することとなる。
以上説明したように、半導体装置300はボンディングパッド配置の異なるチップを実装することができると共に、良好なワイヤーボンディング角度を提供して隣接のフィンガーが接触しないようになっている。また、図12に示すように、他にチップ320’はチップ搭載体310の上に設置され、かつボンディングワイヤ330を介してチップ320’の複数のボンディングパッド322’とチップ搭載体310のジグザグ形フィンガー311を電気接続している。ここで、ボンディングワイヤ330はボンディングパッド322’と第二フィンガー部313とにそれぞれ接続している。具体的に言えば、半導体装置300はさらに封止体370を含み、封止体370はチップ搭載体310の上表面に形成されてチップ320とボンディングワイヤ330とを密封している。従って、半導体装置300は多種のチップ同士を実装することができるという共用性を有しかつフィンガー微細ピッチ配列の要求を実現している。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の保護範囲は特許請求の範囲で限定されて、この保護範囲に基づいて、本発明の精神と範囲内でのどんな変更や修正は本発明の保護範囲に属する。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の保護範囲は特許請求の範囲で限定されて、この保護範囲に基づいて、本発明の精神と範囲内でのどんな変更や修正は本発明の保護範囲に属する。
20:リードフレーム、200:半導体装置、210:第一リード、211:ジグザグ形フィンガー、212:第一フィンガー部、213:第二フィンガー部、220:チップ、221:能動面、222:ボンディングパッド、220’:チップ、221:能動面、222’:ボンディングパッド、231:第一ボンディングワイヤ、231A:第一端、231B:第二端、232:第二ボンディングワイヤ、240:電気メッキ層、250:第二リード、251:ジグザグ形フィンガー、252:第三フィンガー部、253:第四フィンガー部、260:ダイパッド、270:封止体、280:ダイアタッチング層、300:半導体装置、310:チップ搭載体、311:ジグザグ形フィンガー、312:第一フィンガー部、313:第二フィンガー部、320:チップ、322:ボンディングパッド、320’:チップ、322’:ボンディングパッド、330:ボンディングワイヤ、331:第一端、332:第二端、340:電気メッキ層、370:封止体、θ1:第一角度、θ2:第二角度
Claims (19)
- ジグザグ形フィンガーを有し、前記ジグザグ形フィンガーが互いにV字形に曲折接続する第一フィンガー部と第二フィンガー部とを備えるリードフレームにある複数の第一リードと、
複数のボンディングパッドを有するチップと、
一端が前記ボンディングパッドと接続し、他端は前記第一フィンガー部と前記第二フィンガー部とのいずれかの組と任意に接続し、ワイヤーボンディング方向は前記第一フィンガー部または前記第二フィンガー部の接続される組の延びる方向との間に第一角度を形成し、また前記ワイヤーボンディング方向は前記第一フィンガー部または前記第二フィンガー部の接続されない組の延びる方向との間に第二角度を形成し、前記第一角度は前記第二角度よりも小さくなる複数のボンディングワイヤと、
を備えることを特徴とする半導体装置。 - 前記第一角度は0°に近く、それにより、前記ボンディングワイヤの前記ワイヤーボンディング方向は前記第一フィンガーまたは前記第二フィンガー部の接続される組の延びる方向とほぼ平行であることを特徴とする請求項1に記載の半導体装置。
- 前記第一フィンガー部は前記第二フィンガー部よりも前記チップに接近することを特徴とする請求項1に記載の半導体装置。
- 前記第二フィンガー部は前記第一リードの内端を有することを特徴とする請求項3に記載の半導体装置。
- 前記ジグザグ形フィンガーはZ字形となることを特徴とする請求項1に記載の半導体装置。
- さらに電気メッキ層を備え、前記電気メッキ層は前記ジグザグ形フィンガーの表面に形成されることを特徴とする請求項1に記載の半導体装置。
- さらに前記リードフレームにある複数の第二リードを備え、前記第二リードはそれぞれ第三フィンガー部を有し、前記第三フィンガー部は第一フィンガー部と隣接して互いに対向する方向に延びて平行に並んで配列されることを特徴とする請求項1に記載の半導体装置。
- 少なくとも第二リードの内端はV字形に折れ曲がった曲折状であり、曲折状の前記第二リードの内端には第四フィンガー部が設けられ、前記第四フィンガー部は前記第一フィンガー部と隣接して互いに対向する方向に延びて平行に並んで配列されることを特徴とする請求項7に記載の半導体装置。
- 前記第一リードは前記第二リードよりも長く、かつ、前記チップを設置するために第二リードへ延ばしたものであることを特徴とする請求項1または7に記載の半導体装置。
- さらに前記リードフレームにある複数のダイパッドを備え、前記ダイパッドは前記第一リードの両側に位置することを特徴とする請求項9に記載の半導体装置。
- さらに封止体を備え、前記封止体は前記チップ、前記ボンディングワイヤ、前記第一リードの内端及び前記第二リードの内端を密封し、前記第一リードの外端と前記第二リードの外端とが前記封止体の両側の側辺でそれぞれ露出されていることを特徴とする請求項9に記載の半導体装置。
- 前記ボンディングパッドは前記チップの側辺に位置し、かつ前記チップの前記側辺の中途にはボンディングパッド非設置領域があることを特徴とする請求項1に記載の半導体装置。
- 複数のジグザグ形フィンガーを有し、前記ジグザグ形フィンガーは互いにV字形に曲折接続する第一フィンガー部と第二フィンガー部とを備えるチップ搭載体と、
前記チップ搭載体の上に設置される複数のボンディングパッドを有するチップと、
一端は前記ボンディングパッドと接続し、他の一端は前記第一フィンガー部と前記第二フィンガー部のいずれかの組と任意に接続し、ワイヤーボンディング方向は前記第一フィンガー部または前記第二フィンガー部の接続される組の延びる方向との間に第一角度を形成し、また前記ワイヤーボンディング方向は前記第一フィンガー部または前記第二フィンガー部の接続されない組の延びる方向との間に第二角度を形成し、前記第一角度は前記第二角度よりも小さくなる複数のボンディングワイヤと、
を備えることを特徴とする半導体装置。 - 前記チップ搭載体を配線基板にしていることを特徴とする請求項13に記載の半導体装置。
- 前記第一角度は0°に近く、それにより、前記ボンディングワイヤの前記ワイヤーボンディング方向は前記第一フィンガー部または前記第二フィンガー部の接続される組の延びる方向とほぼ平行することを特徴とする請求項13に記載の半導体装置。
- 前記ジグザグ形フィンガーはZ字形となることを特徴とする請求項13に記載の半導体装置。
- 前記第一フィンガー部は前記第二フィンガー部よりも前記チップに接近していることを特徴とする請求項13に記載の半導体装置。
- 前記第一角度が前記第二角度とほぼ一致するとき、前記ボンディングワイヤは前記第一フィンガー部と接続して前記ボンディングワイヤの長さを短縮していることを特徴とする請求項17に記載の半導体装置。
- さらに電気メッキ層を有し、前記電気メッキ層は前記ジグザグ形フィンガーの表面に形成されることを特徴とする請求項13に記載の半導体装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2008040381A Pending JP2009200253A (ja) | 2008-02-21 | 2008-02-21 | 半導体装置 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110221 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111007 |