JPH02181958A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02181958A JPH02181958A JP301089A JP301089A JPH02181958A JP H02181958 A JPH02181958 A JP H02181958A JP 301089 A JP301089 A JP 301089A JP 301089 A JP301089 A JP 301089A JP H02181958 A JPH02181958 A JP H02181958A
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- JP
- Japan
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- ceramic substrate
- pins
- semiconductor device
- substrate
- external terminals
- Prior art date
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- Pending
Links
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- 239000000919 ceramic Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000002093 peripheral effect Effects 0.000 abstract 3
- 238000007796 conventional method Methods 0.000 abstract 1
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- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- SBYXRAKIOMOBFF-UHFFFAOYSA-N copper tungsten Chemical compound [Cu].[W] SBYXRAKIOMOBFF-UHFFFAOYSA-N 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
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Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に気密封止型セラミック
パッケージの構造に関する。
パッケージの構造に関する。
従来、この種の半導体装置は、ビングリッドアレイ（以
下ＰＧＡとする）を例にとると、第５図の縦断面図に示
すように、セラミック基板１の裏面に、外部端子として
金属のビン２がセラミック基板１と垂直になるように接
合され、セラミック基板１の内部配線及び金属ワイヤ５
を通して半導体チップ４と電気的導通を持った構造とな
っている。
下ＰＧＡとする）を例にとると、第５図の縦断面図に示
すように、セラミック基板１の裏面に、外部端子として
金属のビン２がセラミック基板１と垂直になるように接
合され、セラミック基板１の内部配線及び金属ワイヤ５
を通して半導体チップ４と電気的導通を持った構造とな
っている。
上述した従来の半導体装置は、ＰＧＡを例にとると、外
部端子であるビンは、１００ｍ１ｌピツチの格子点上に
配置されており、そのビン数はセラミック基板の面積に
制限され、逆に多ビンにすると実装面積が大きくなって
しまうという欠点があり、多ビン高性能となって行く傾
向にあるＬ Ｓ ’Ｉには対応しきれない。
部端子であるビンは、１００ｍ１ｌピツチの格子点上に
配置されており、そのビン数はセラミック基板の面積に
制限され、逆に多ビンにすると実装面積が大きくなって
しまうという欠点があり、多ビン高性能となって行く傾
向にあるＬ Ｓ ’Ｉには対応しきれない。
例えば、１０００ビンのＬＳＩ用ＰＧＡにおいて、１０
０ｍ１ｌピツチで線径０．２ｍｍのビンを配置しようと
すると、基板全面にビンを立てるフル（ｆｕｌｌ） Ｐ
ＧＡにしても基板の一辺が約８０ｍｍは必要で、その面
積は約６４００ｍｍ２と莫大な値になる。
０ｍ１ｌピツチで線径０．２ｍｍのビンを配置しようと
すると、基板全面にビンを立てるフル（ｆｕｌｌ） Ｐ
ＧＡにしても基板の一辺が約８０ｍｍは必要で、その面
積は約６４００ｍｍ２と莫大な値になる。
本発明は、セラミック基板の裏面から垂直に外部端子を
導出する気密封止型セラミックパッケージを用いた半導
体装置において、前記セラミック基板の裏面周辺部から
この裏面に沿って外部端子を導出させた半導体装置であ
る。
導出する気密封止型セラミックパッケージを用いた半導
体装置において、前記セラミック基板の裏面周辺部から
この裏面に沿って外部端子を導出させた半導体装置であ
る。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のビン配置を示す平面図
、第２図はその縦断面図である。
、第２図はその縦断面図である。
半導体チップ４がセラミック基板１上にマウントされ、
金属ワイヤ５によってセラミック基板１上の図示されて
いない内部端子に接続されている。ビン２はセラミック
基板１の裏面に立てられており、セラミック基板１内の
図示されていない内部配線を介して前記内部端子と電気
的に接続されている。
金属ワイヤ５によってセラミック基板１上の図示されて
いない内部端子に接続されている。ビン２はセラミック
基板１の裏面に立てられており、セラミック基板１内の
図示されていない内部配線を介して前記内部端子と電気
的に接続されている。
帯状のり−ド３はセラミック基板１の裏面周辺に、この
裏面に沿って導出するように設けられ、ビン２と同様に
前記内部端子と電気的に接続している。又、このセラミ
ック基板１はキャップ６により気密封止され、半導体装
置を構成している。
裏面に沿って導出するように設けられ、ビン２と同様に
前記内部端子と電気的に接続している。又、このセラミ
ック基板１はキャップ６により気密封止され、半導体装
置を構成している。
ユニで１０００ビンのＬＳＩを例にとると、本実施例に
よれば、５００ピンをＰＧＡにし、残り５００ビンを幅
１０ｍ１ ｌのリードを用いてセラミック基板の裏面周
辺に０．４ｍｍピッチで並べれば、−辺が約６０１１１
ｍで実装面積を約３６００ｍｍ２と従来に比べ縮小する
ことができる 第３図は本発明の第２の実施例の縦断面図である。第１
の実施例と異なる点は、半導体チップ４がフェースダウ
ンに搭載されており、且つ半導体チップ搭載部が、例え
ば銅−タングステン組成体等の金属板７からできている
。そして、その上部にはヒートシンク８が取り付けられ
ている。
よれば、５００ピンをＰＧＡにし、残り５００ビンを幅
１０ｍ１ ｌのリードを用いてセラミック基板の裏面周
辺に０．４ｍｍピッチで並べれば、−辺が約６０１１１
ｍで実装面積を約３６００ｍｍ２と従来に比べ縮小する
ことができる 第３図は本発明の第２の実施例の縦断面図である。第１
の実施例と異なる点は、半導体チップ４がフェースダウ
ンに搭載されており、且つ半導体チップ搭載部が、例え
ば銅−タングステン組成体等の金属板７からできている
。そして、その上部にはヒートシンク８が取り付けられ
ている。
この実施例は、外部端子の占有面積を小さくできるため
に可能となったもので、実装面積の小さい多ビンフェー
スダウンパッケージを得ることができ、低熱抵抗が必要
とされる大出力の多ビンＬＳＩには非常に有効である。
に可能となったもので、実装面積の小さい多ビンフェー
スダウンパッケージを得ることができ、低熱抵抗が必要
とされる大出力の多ビンＬＳＩには非常に有効である。
第４図は本発明の第３の実施例の縦断面図である０本実
施例の第１の実施例との違いは、外部端子のビンの代わ
りにタングステン等のバンプ９を用いたいわゆるパッド
グリッドアレイである点である。この実施例では表面実
装となるため、実装高さも減少し高密度実装には非常に
有効である。
施例の第１の実施例との違いは、外部端子のビンの代わ
りにタングステン等のバンプ９を用いたいわゆるパッド
グリッドアレイである点である。この実施例では表面実
装となるため、実装高さも減少し高密度実装には非常に
有効である。
以上説明したように本発明は、従来のＰＧＡ外部端子に
加えてパッケージの周辺にもフラットタイプの外部端子
を設けることにより、多ビンＬＳＩの実装密度を大幅に
縮小する効果がある。
加えてパッケージの周辺にもフラットタイプの外部端子
を設けることにより、多ビンＬＳＩの実装密度を大幅に
縮小する効果がある。
第１図は本発明の第１の実施例のビン配置を示す平面図
、第２図はその縦断面図、第３図は本発明の第２の実施
例の縦断面図、第４図は本発明の第３の実施例の縦断面
図、第５図は従来の半導体装置の縦断面図である。 １・・・セラミック基板、２・・・ビン、３・・・リー
ド、４・・・半導体チップ、５・・・金属ワイヤ、６・
・・キャップ、７・・・金属板、８・・・ヒートシンク
、９・・・バンプ。 尤 １ 図
、第２図はその縦断面図、第３図は本発明の第２の実施
例の縦断面図、第４図は本発明の第３の実施例の縦断面
図、第５図は従来の半導体装置の縦断面図である。 １・・・セラミック基板、２・・・ビン、３・・・リー
ド、４・・・半導体チップ、５・・・金属ワイヤ、６・
・・キャップ、７・・・金属板、８・・・ヒートシンク
、９・・・バンプ。 尤 １ 図
Claims (1)
- セラミック基板の裏面から垂直に外部端子を導出する気
密封止型セラミックパッケージを用いた半導体装置にお
いて、前記セラミック基板の裏面周辺部からこの裏面に
沿って外部端子を導出させたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP301089A JPH02181958A (ja) | 1989-01-09 | 1989-01-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP301089A JPH02181958A (ja) | 1989-01-09 | 1989-01-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181958A true JPH02181958A (ja) | 1990-07-16 |
Family
ID=11545376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP301089A Pending JPH02181958A (ja) | 1989-01-09 | 1989-01-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181958A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485863A (ja) * | 1990-07-26 | 1992-03-18 | Nec Corp | Ｐｇａ構造 |
| CN110729252A (zh) * | 2019-10-31 | 2020-01-24 | 中国电子科技集团公司第十三研究所 | 0.4mm节距的陶瓷四边引线扁平外壳及制备方法 |
-
1989
- 1989-01-09 JP JP301089A patent/JPH02181958A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485863A (ja) * | 1990-07-26 | 1992-03-18 | Nec Corp | Ｐｇａ構造 |
| CN110729252A (zh) * | 2019-10-31 | 2020-01-24 | 中国电子科技集团公司第十三研究所 | 0.4mm节距的陶瓷四边引线扁平外壳及制备方法 |
| CN110729252B (zh) * | 2019-10-31 | 2021-12-24 | 中国电子科技集团公司第十三研究所 | 0.4mm节距的陶瓷四边引线扁平外壳 |
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