JP2020013899A - 半導体装置 - Google Patents

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Abstract

【課題】他の素子の特性に影響を及ぼすことがなく、保護素子の耐圧を向上させることができる半導体装置を提供する。【解決手段】半導体装置１は、導電性を有する支持基板２０上に絶縁層２１を介在して活性層２２が形成された基板２の活性層２２に配設され、アノード領域とカソード領域とのダイオードＤを含んで構成される保護素子と、保護素子のカソード領域と支持基板とを電気的に接続する接続手段５０と、を備えている。【選択図】図１

Description

本発明は、半導体装置に関し、特に保護素子を備えた半導体装置に適用して有効な技術に関する。
特許文献１には、SOI（Silicon On Insulator）基板を採用した半導体装置が開示されている。SOI基板は、シリコン基板と、シリコン基板上の埋込み酸化膜と、埋込み酸化膜上のｐ型活性層とを積層して形成されている。ｐ型活性層にはMOSFET（Metal Oxide Semiconductor Field Effect Transistor）が形成されている。
ここで、一般的に、SOI基板のシリコン基板は電位が印加されていないフローティング状態とされているか、又はシリコン基板にはグランド電位が印加されている。
ところで、SOI基板のｐ型活性層に保護素子として高耐圧構造のｐｎ接合ダイオードを形成する場合には、ｐ型活性層の不純物密度を低く設定し、ｐｎ接合部の接合耐圧を高める必要がある。しかしながら、ｐ型活性層の不純物密度が変化すると、ｐｎ接合ダイオード以外の他の素子、具体的にはMOSFETの閾値電圧（Vth）等が変化し、素子の特性に変動が発生してしまう。
特許第４３５４８７６号公報
本発明は、上記事実を考慮し、他の素子の特性に影響を及ぼすことがなく、保護素子の耐圧を向上させることができる半導体装置を提供する。
本発明の第１実施態様に係る半導体装置は、導電性を有する支持基板上に絶縁層を介在して活性層が形成された基板の活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される保護素子と、カソード領域と支持基板とを電気的に接続する接続手段と、を備えている。
第１実施態様に係る半導体装置は、基板に保護素子を備える。基板は、導電性を有する支持基板と、この支持基板上の絶縁層と、絶縁層上の活性層とを有する。保護素子は、活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される。
ここで、半導体装置は更に接続手段を備える。接続手段はカソード領域と支持基板とを電気的に接続する。仮に、カソード領域に正のサージ電圧が印加されると、このサージ電圧は支持基板にも印加される。基板は支持基板、絶縁層及び活性層によるフィールドプレート構造を構築する。支持基板にサージ電圧が印加されると、フィールドプレート効果によりアノード領域とカソード領域とのｐｎ接合部に形成される空乏層を広げてｐｎ接合部に生じる電界が緩和される。このため、活性層の不純物密度を低く設定することなく、ｐｎ接合ダイオードの接合耐圧を向上させることができる。
本発明の第２実施態様に係る半導体装置では、第１実施態様に係る半導体装置において、接続手段は、支持基板のｐｎ接合ダイオードに対向する領域の少なくとも一部とカソード領域とを電気的に接続している、又は支持基板のｐｎ接合ダイオードの近傍の一部とカソード領域とを電気的に接続している。
第２実施態様に係る半導体装置によれば、接続手段は、支持基板のｐｎ接合ダイオードに対向する領域の少なくとも一部とカソード領域とを電気的に接続する構成とされる。また、接続手段は、支持基板のｐｎ接合ダイオードの近傍の一部とカソード領域とを電気的に接続する構成とされる。
このため、仮に、サージ電圧がカソード領域に印加されると、支持基板のｐｎ接合ダイオードに対向する領域又はその近傍に即座にサージ電圧が印加されるので、ｐｎ接合部に生じる電界を即座に緩和してｐｎ接合ダイオードの接合耐圧を向上させることができる。
本発明の第３実施態様に係る半導体装置では、第１実施態様又は第２実施態様に係る半導体装置において、活性層の保護素子とは別の領域に、絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタ、拡散抵抗、又は金属−絶縁体−半導体型容量のいずれかの半導体素子が配設されている。
第３実施態様に係る半導体装置によれば、活性層の保護素子とは別の領域に、半導体素子が配設される。半導体素子は、絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタ、拡散抵抗、又は金属−絶縁体−半導体型容量の少なくともいずれかである。そして、活性層の不純物密度を低く設定することなく、ｐｎ接合ダイオードの接合耐圧を向上させることができるので、半導体素子の特性を変動させることがなくなる。
本発明の第４実施態様に係る半導体装置では、第１実施態様〜第３実施態様のいずれか１つに係る半導体装置において、基板上に配設され、カソード領域に電気的に接続された外部端子と、支持基板と電気的に接続され、基板を搭載するダイパッド又は配線基板と、外部端子にワイヤを介して電気的に接続されたリードと、を備え、接続手段は、リードとダイパッド又は配線基板とを電気的に接続する経路を含んで構成されている。
第４実施態様に係る半導体装置は、外部端子と、ダイパッド又は配線基板と、リードとを更に備える。外部端子は、基板上に配設され、カソード領域に電気的に接続される。ダイパッド又は配線基板は、基板を搭載し、基板の支持基板に電気的に接続される。リードはワイヤを介して外部端子に電気的に接続される。ここで、接続手段は、リードとダイパッド又は配線基板とを電気的に接続する経路を含んで構成される。
このため、仮に、サージ電圧がリードからワイヤ及び外部端子を介してカソード領域に印加されると、リードからダイパッド又は配線基板を介して支持基板にサージ電圧を印加させることができる。従って、ｐｎ接合ダイオードのフィールドプレート効果による接合耐圧の向上を簡易に実現することができる。
本発明の第５実施態様に係る半導体装置は、第１実施態様〜第３実施態様のいずれか１つに係る半導体装置において、接続手段は、活性層の表面から支持基板へ至るトレンチと、トレンチの側壁に配設された絶縁体と、トレンチ内部に絶縁体を介して埋設された導電体と、を備え、カソード領域と支持基板とを導電体を介して電気的に接続している。
第５実施態様に係る半導体装置では、接続手段は、トレンチと、絶縁体と、導電体とを備える。トレンチは、活性層の表面から支持基板へ至る構成とされている。絶縁体は、トレンチの側壁に配設される。導電体は、トレンチ内部に絶縁体を介して埋設される。ここで、カソード領域は導電体を介して支持基板に電気的に接続される。
このため、仮に、サージ電圧がカソード領域に印加されると、トレンチに埋設された導電体を介して支持基板に簡易にサージ電圧を印加させることができる。従って、ｐｎ接合ダイオードのフィールドプレート効果による接合耐圧の向上を簡易に実現することができる。
本発明によれば、他の素子の特性に影響を及ぼすことがなく、保護素子の耐圧を向上させることができる半導体装置を提供することができる。
本発明の第１実施の形態に係る半導体装置の要部を拡大して概略的に示す縦断面構造図である。 第１実施の形態に係る半導体装置のパッケージング構造を示す断面図である。 本発明の第２実施の形態に係る半導体装置の要部を拡大して概略的に示す図１に対応する縦断面構造図である。
［第１実施の形態］
以下、図１及び図２を用いて、本発明の第１実施の形態に係る半導体装置について説明する。
（半導体装置１の基板断面構造）
図１に示されるように、本実施の形態に係る半導体装置１は基板（半導体ペレット又は半導体チップ）２を主体に構成されている。基板２の主面部には保護素子としてのｐｎ接合ダイオードＤ（以下、単に「ダイオードＤ」という。）が配設され、ダイオードＤは逆方向接続において外部端子ＢＰに電気的に接続されている。
基板２にはSOI基板が使用されている。すなわち、基板２は、導電性を有する支持基板２０と、支持基板２０上に形成された絶縁層２１と、絶縁層２１上に形成された活性層２２とを順次積層した構造とされている。
支持基板２０は、ここでは、シリコン単結晶基板により形成され、低不純物密度のｐ型に設定されている。なお、支持基板２０は、中不純物密度又は高不純物密度のｐ型に設定されてもよく、又はｎ型に設定されてもよい。
絶縁層２１は、埋込み酸化膜（BOX：Buried Oxide）として形成され、具体的にはシリコン酸化膜により形成されている。絶縁層２１は、例えば、イオン注入法を用いて、支持基板２０の内部に酸素を注入し、支持基板２０内部のシリコンを部分的に酸化させることにより形成されている。
活性層２２は、ここでは支持基板２０と同様にシリコン単結晶層により形成され、低不純物密度のｐ型に設定されている。活性層２２は、支持基板２０の表面層の一部を用いて形成され、絶縁層２１が形成されることによってこの絶縁層２１を境として支持基板２０と区画（電気的に分離）されている。活性層２２には、ダイオードＤが配設されると共に、ダイオードＤ以外であって回路を構築する半導体素子が配設されている。
特に限定されるものではないが、ここでは、半導体素子として、絶縁ゲート型電界効果トランジスタＴｒ（IGFET：Insulated Gate Field Effect Transistor。以下、単に「トランジスタＴｒ」という。）が配設されている。ここで、IGFETとは、MOSFET、MISFET（Metal Insulator Semiconductor Field Effect Transistor）のいずれも含む意味において使用されている。
ダイオードＤ、トランジスタＴｒのそれぞれの間において、活性層２２の主面上には素子分離領域３が配設されている。素子分離領域３は、ここでは活性層２２の表面を選択的に酸化したシリコン酸化膜により形成されている。素子分離領域３は、ダイオードＤとトランジスタＴｒとの間等、素子間を電気的に分離する構成とされている。
ダイオードＤは、アノード領域としてのｐ型活性層２２と、カソード領域としてのｎ型半導体領域４とのｐｎ接合部に構成されている。ｎ型半導体領域４は、活性層２２の表面から内部へｎ型不純物をイオン注入法又は固相拡散法を用いて導入し、ｎ型不純物を活性化することにより形成されている。ｎ型半導体領域４の不純物密度は活性層２２の不純物密度よりも高く設定されている。
アノード領域としての活性層２２の主面部には、活性層２２と同一導電型のｐ型半導体領域５が配設されている。ｐ型半導体領域５はｎ型半導体領域４の不純物密度よりも高い不純物密度に設定されている。ｐ型半導体領域５が配設されることにより、アノード領域としての活性層２２とそれに電気的に接続される配線（図２に示される配線１２）との接触抵抗を小さくすることができる。
トランジスタＴｒは、素子分離領域３に周囲を囲まれた領域内において、活性層２２の主面部に配設されている。トランジスタＴｒは、チャネル形成領域として使用される活性層２２と、ソース領域及びドレイン領域としての一対の主電極を形成するｎ型半導体領域８と、ゲート絶縁膜６と、ゲート電極７とを含んで構成されている。
一対のｎ型半導体領域８は、活性層２２の主面部においてゲート幅方向へ離間して配設されている。ｎ型半導体領域８は、ｐ型半導体領域５とは反対導電型であるが、ｐ型半導体領域５と同程度の不純物密度に設定されている。活性層２２において一対のｎ型半導体領域８間はチャネル形成領域として使用されている。
ゲート絶縁膜６は活性層２２の主面上において一対のｎ型半導体領域８間に少なくとも形成されている。ゲート絶縁膜６として、シリコン酸化膜の単層膜、又はシリコン酸化膜とシリコン窒化膜とを積層した複合膜を使用することができる。
ゲート電極７はゲート絶縁膜６上に配設されている。ゲート電極７には、例えば、不純物が導入されて低抵抗値に調整されたシリコン多結晶膜の単層膜、又はシリコン多結晶膜上に高融点金属膜や高融点金属シリサイド膜を積層した複合膜を使用することができる。
このように構成されるトランジスタＴｒはｎチャネル導電型に設定されている。なお、本実施の形態では、活性層２２に図示省略のｐチャネル導電型トランジスタが配設されており、相補型トランジスタ（complementary transistor）が構築されている。
（半導体装置１のパッケージング構造）
図１では省略されているが、図２に示されるように、基板２上には、第１層目のパッシベーション膜１０、第１層目の配線１２、第２層目のパッシベーション膜１３、第２層目の配線１５、第３層目のパッシベーション膜１６のそれぞれが順次配設されている。本実施の形態において、半導体装置１は、配線１２及び配線１５を含む２層配線構造を採用しているが、単層配線構造又は３層以上の配線構造が採用されてもよい。
第１層目のパッシベーション膜１０は、ダイオードＤ上及び図１に示されるトランジスタＴｒ上を含み、素子分離領域３上に形成されている。パッシベーション膜１０として、シリコン酸化膜若しくはシリコン窒化膜の単層膜、又はそれらの複合膜が使用されている。パッシベーション膜１０は、ダイオードＤ、トランジスタＴｒ等と第１層目の配線１２との電気的な分離を主目的として形成されている。
第１層目の配線１２は、パッシベーション膜１０上に所定の配線パターンを持って配設されている。ダイオードＤのカソード領域としてのｎ型半導体領域４には、パッシベーション膜１０に膜厚方向へ貫通して形成された接続孔１１を通して配線１２の一端部が接続されている。この配線１２の他端部はパッシベーション膜１０上に延設されている。
また、ダイオードＤのアノード領域としてのｐ型半導体領域５には、他の配線１２の一端部が接続孔１１を通して接続されている。この他の配線１２の他端部は、図示省略の回路に接続されている。
配線１２には、例えば、銅（Cu）、シリコン（Si）が添加されたアルミニウム合金膜が使用されている。
第２層目のパッシベーション膜１３は、配線１２上を含んでパッシベーション膜１０上に形成されている。パッシベーション膜１３は例えばパッシベーション膜１０と同様の材料により形成されている。
第２層目の配線１５は、パッシベーション膜１３上に所定の配線パターンを持って配設されている。配線１５の一端部は、パッシベーション膜１３に膜厚方向へ貫通して形成された接続孔１４を通してｎ型半導体領域４に接続された配線１２の他端部に接続されている。配線１５の他端部は外部端子ＢＰとして構成されている。この外部端子ＢＰの上面は、配線１５上を含むパッシベーション膜１３上に配設された第３層目のパッシベーション膜（ファイナルパッシベーション膜）１６に膜厚方向へ貫通して形成されたボンディング開口１７内において露出されている。
パッシベーション膜１３、パッシベーション膜１６のそれぞれは例えばパッシベーション膜１０と同様の材料により形成されている。また、配線１５は配線１２と同様の材料により形成されている。
ここで、半導体装置１は、図２に示されるように、リード３０と、基板２と、ボンディングワイヤ３６と、樹脂封止体３８とを更に備えている。詳しく説明すると、リード３０は、ダイパッド（タブ）３１と、インナーリード３２と、アウターリード３３とを含んで構成されている。
ダイパッド３１上には接合材３５を介して基板２が接合されている。基板２の支持基板２０の裏面はダイパッド３１の上面に対向して配置されている。接合材３５には例えば銀（Ag）ペーストが使用されている。つまり、ダイパッド３１は支持基板２０に電気的に接続されている。
インナーリード３２は、ダイパッド３１の板面方向であって、このダイパッド３１の周囲に配列されている。インナーリード３２は樹脂封止体３８の内部に配設されている。インナーリード３２のダイパッド３１側の一端部は、ボンディングワイヤ３６を介して、基板２の外部端子ＢＰ（配線１５）に電気的に接続されている。
そして、アウターリード３３は、インナーリード３２の他端部に一体に形成され、樹脂封止体３８の外部に導出されている。図示を省略するが、アウターリード３３は、半導体装置１を実装基板へ実装する構造に対応させて、端子挿入型や表面実装型のリード形状に成形されている。
ダイパッド３１、インナーリード３２及びアウターリード３３は、図示省略のリードフレームから成形され、かつ、切断されて形成されている。リード３０として、例えば鉄−ニッケル（Fe-Ni）合金、銅（Cu）合金等の板材が使用されている。さらに、リード３０の接合領域やボンディング領域となる表面上には金（Au）めっきやニッケル（Ni）めっきが施され、ボンダビリティが向上されている。
また、ボンディングワイヤ３６には例えばAuワイヤが使用されている。
樹脂封止体３８は、エポキシ系樹脂材料を用いて、レジンモールド法により成形されている。
（ダイオードＤのカソード領域と支持基板２０との接続構造）
図１に概略的に示されるように、半導体装置１は、保護素子としてのダイオードＤのカソード領域であるｎ型半導体領域４と基板２の支持基板２０とを電気的に接続する接続手段（接続構造）１０を更に備えている。
図２を用いて詳しく説明すると、本実施の形態における接続手段５０は、配線１２と、配線１５と、ボンディングワイヤ３６と、接合材３５と、ダイパッド３１と、ボンディングワイヤ３７とを含んで構成されている。すなわち、接続手段５０は、インナーリード３２からボンディングワイヤ３６、外部端子ＢＰ、配線１５及び配線１２を通してｎ型半導体領域４へ信号を流す信号経路と、インナーリード３２をボンディングワイヤ３７、ダイパッド３１及び接合材３５を介して支持基板２０に短絡させる短絡経路とを備えている。ボンディングワイヤ３７は、インナーリード３２とダイパッド３１との間を電気的に接続し、ボンディングワイヤ３６と同様の材料により形成されている。
このような接続手段５０を備えることにより、アウターリード３３から外部端子ＢＰを通してダイオードＤのカソード領域へ正のサージ電圧が印加される（入力される）と、同様の正のサージ電圧がダイパッド３１を通して支持基板２０へ印加される。
（本実施の形態の作用及び効果）
本実施の形態に係る半導体装置１は、図１に示されるように、基板２にダイオードＤを含んで構成される保護素子を備える。基板２は、導電性を有する支持基板２０と、この支持基板２０上の絶縁層２１と、絶縁層２１上の活性層２２とを有する。ダイオードＤは、活性層２２に配設され、アノード領域及びカソード領域を含んで構成される。少し詳しく説明すると、アノード領域はｐ型活性層２２により構成され、カソード領域は活性層２２の主面部に形成されたｎ型半導体領域４により構成される。
ここで、半導体装置１は更に接続手段５０を備える。接続手段５０はダイオードＤのカソード領域と基板２の支持基板２０とを電気的に接続する。
仮に、ダイオードＤのカソード領域に正のサージ電圧が印加されると、このサージ電圧は支持基板２０にも印加される。基板２は支持基板２０、絶縁層２１及び活性層２２によるフィールドプレート構造を構築する。支持基板２０にサージ電圧が印加されると、フィールドプレート効果により活性層２２に電界効果が発生し、アノード領域とカソード領域とのｐｎ接合部に形成される空乏層を広げてｐｎ接合部に生じる電界が緩和される。このため、活性層２２の不純物密度を低く設定することなく、ダイオードＤの接合耐圧を向上させることができる。
従って、トランジスタＴｒにおいて、活性層２２の不純物密度を低く設定する必要がないので、閾値電圧の変動、寄生容量の変動等、特性に影響を及ぼすことなく、保護素子のサージ電圧に対する耐圧を向上させることができる。
表現を代えると、SOI構造を有する基板２を利用して、ダイオードＤのカソード領域と支持基板２０とを電気的に短絡させる簡易な構成により、フィールドプレート構造を簡単に構築することができる。すなわち、あえて、半導体装置１の製造プロセスを増加して、活性層２２の表面側にフィールドプレート構造を構築せずに、ダイオードＤの耐圧を向上させることができる。
また、本実施の形態に係る半導体装置１では、図２に示されるように、接続手段５０は、カソード領域（ｎ型半導体領域４）と、支持基板２０のダイオードＤに対向する領域とを電気的に接続する構成とされる。
表現を代えれば、ダイオードＤの特にアノード領域とカソード領域とのｐｎ接合部に対向する領域において、少なくとも支持基板２０がカソード領域と短絡されていればよい。特に、支持基板２０が低不純物密度に設定されている場合には、支持基板２０のシート抵抗値が高くなるので、ダイオードＤに近い領域において支持基板２０にサージ電圧が印加されることが好ましい。
このように構成される半導体装置１によれば、ダイオードＤのカソード領域に例えば正のサージ電圧が印加されると、支持基板２０のダイオードＤに対向する領域に即座にサージ電圧が印加される。このため、ダイオードＤのｐｎ接合部に生じる電界を即座に緩和してダイオードＤの接合耐圧を向上させることができる。
さらに、本実施の形態に係る半導体装置１では、図１に示されるように、基板２の活性層２２のダイオードＤとは別の領域にトランジスタＴｒが配設される。そして、活性層２２の不純物密度を低く設定することなく、ダイオードＤの接合耐圧を向上させることができるので、トランジスタＴｒの特性を変動させることがなくなる。
なお、トランジスタＴｒ以外の半導体素子として、バイポーラトランジスタ、拡散抵抗、又は金属−絶縁体−半導体（MIS：Metal Insulator Semiconductor）型容量の少なくとも１つが配設される場合にも、半導体素子の特性の変動を抑制することができる。
例えば、バイポーラトランジスタでは、活性層２２の不純物密度を低く設定する必要がないので、動作領域に付加される寄生容量の変動がない。また、拡散抵抗は例えばｎ型半導体領域により形成され、拡散抵抗と活性層２２とのｐｎ接合部に発生する空乏層の広がりを抑制することができるので、拡散抵抗に付加される寄生容量の変動がない。さらに、MIS型容量では、空乏層の広がりを抑制することができるので、容量に付加される寄生容量の変動がない。
また、本実施の形態に係る半導体装置１は、図２に示されるように、外部端子ＢＰ（配線１５）と、ダイパッド３１と、リード３０とを更に備える。外部端子ＢＰは、基板２上に配設され、ダイオードＤのカソード領域（ｎ型半導体領域４）に電気的に接続される。ダイパッド３１は、基板２を搭載し、基板２の支持基板２０に電気的に接続される。リード３０はボンディングワイヤ３６を介して外部端子ＢＰに電気的に接続される。ここで、接続手段５０は、リード３０とダイパッド３１とを電気的に接続する構成とされる。
このため、仮に、正のサージ電圧がリード３０からボンディングワイヤ３６及び外部端子ＢＰを介して（信号経路を通して）カソード領域に印加されると、リード３０からダイパッド３１を介して（短絡経路を通して）支持基板２０に簡易に正のサージ電圧を印加させることができる。従って、ダイオードＤのフィールドプレート効果による接合耐圧の向上を簡易に実現することができる。
なお、図２に示されるように、本実施の形態に係る半導体装置１では、リード３０のダイパッド３１上に基板２が接合されているが、ダイパッド３１に代えて配線基板が使用され、配線基板上に基板２が接合されてもよい。勿論、配線基板の少なくともダイオードＤに対向する領域には、支持基板２０に電気的に接続される配線が配設されている。
［第２実施の形態］
図３を用いて、本発明の第２実施の形態に係る半導体装置について説明する。なお、本実施の形態において、第１実施の形態に係る半導体装置１の構成要素と同一、又は実質的に同一の構成要素には同一符号を付し、重複する説明は省略する。
本実施の形態に係る半導体装置１は、第１実施の形態に係る半導体装置１の接続手段５０に代えて、図３に示される接続手段５２を備えている。接続手段５２は、ダイオードＤの近傍に、このダイオードＤの一部又は全ての周囲を取り囲んで配設されている。接続手段５２は、トレンチ４５と、絶縁体４６と、導電体４７とを含んで構成されている。
トレンチ４５は、基板２の活性層２２の主面から活性層２２及び絶縁層２１を厚さ方向に貫通し、支持基板２０の表面に至る止め穴又は溝として形成されている。半導体装置１の製造プロセスでは、リアクティブイオンエッチング（RIE）等の異方性エッチングにより簡易にトレンチ４５を形成することができる。
絶縁体４６は、トレンチ４５の側壁に形成され、例えばシリコン酸化膜により形成されている。このシリコン酸化膜は、例えば化学的気相析出（CVD）法を用いて形成することができる。
導電体４７は、トレンチ４５の内部に絶縁体４６を介して埋設されている。導電体４７として、例えば、不純物が導入されて低抵抗値に調整されたシリコン多結晶膜が使用されている。製造プロセスにおいて、シリコン多結晶膜は、例えばCVD法を用いて、トレンチ４５内部を埋設しつつ、活性層２２上が平坦になるまで堆積される。そして、トレンチ４５の内部が完全に埋設されつつ、活性層２２上に一定の配線としての厚さを残してシリコン多結晶膜の表面が平坦化される。平坦化には、エッチング法、ケミカルメカニカルポリシング（CMP）法を使用することができる。
導電体４７の一部は、活性層２２の主面上に形成されたパッシベーション膜４０に形成された接続孔（符号省略）を通して、ダイオードＤのカソード領域としてのｎ型半導体領域に接続されている。
なお、接続手段５２は、ダイオードＤの周囲を完全に取り囲んで配設される場合には、トレンチアイソレーションと呼ばれる素子分離領域を構築する。
（本実施の形態の作用及び効果）
本実施の形態に係る半導体装置１では、図３に示されるように、接続手段５２は、トレンチ４５と、絶縁体４６と、導電体４７とを備える。トレンチ４５は、活性層２２の表面から支持基板２０へ至る構成とされている。絶縁体４６は、トレンチ４５の側壁に配設される。導電体４７は、トレンチ４５の内部に絶縁体４６を介して埋設される。ここで、ダイオードＤのカソード領域は導電体４７を介して支持基板２０に電気的に接続される。
このため、仮に、正のサージ電圧がカソード領域に印加されると、トレンチ４５に埋設された導電体４７を介して支持基板２０に簡易にサージ電圧を印加させることができる。従って、トランジスタＴｒの特性を変動させることがなく、ダイオードＤのフィールドプレート効果による接合耐圧の向上を簡易に実現することができる。
なお、接続手段５２において、トレンチ４５に埋設された導電体４７は、第１実施の形態に係る半導体装置１において説明した図２に示される第１層目の配線１２を通して、ダイオードＤのカソード領域（ｎ型半導体領域４）に電気的に接続してもよい。
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において、例えば下記の通り変形可能である。
本発明は、半導体装置の基板において、支持基板はシリコン単結晶基板に限定されるものではなく、導電性を有していればよいので、例えば金属基板や化合物半導体基板を使用してもよい。
また、本発明は、保護素子として、ｐｎ接合ダイオードを含む、IGFET、バイポーラトランジスタ、拡散抵抗のいずれかであってもよい。具体的には、IGFETの一方の主電極と活性層とのｐｎ接合部にダイオードが形成されている。バイポーラトランジスタでは、エミッタ領域又はコレクタ領域とベース領域（活性層）とのｐｎ接合部にダイオードが形成されている。拡散抵抗では、拡散抵抗と活性層とのｐｎ接合部にダイオードが形成されている。
さらに、本発明は、２以上の素子、例えばダイオードとIGFETとを組み合わせて、又は拡散抵抗とIGFETとを組み合わせて保護素子を構築してもよい。
１…半導体装置、２…基板、２０…支持基板、２１…絶縁層、２２…活性層、４、８…ｎ型半導体領域、５…ｐ型半導体領域、６…ゲート絶縁膜、７…ゲート電極、５０、５２…接続手段、１２、１５…配線、３０…リード、３１…ダイパッド、３２…インナーリード、３５…接合材、３６、３７…ボンディングワイヤ、３８…樹脂封止体、４５…トレンチ、４６…絶縁体、４７…導電体、ＢＰ…外部端子、Ｄ…ダイオード（ｐｎ接合ダイオード）、Ｔｒ…トランジスタ（半導体素子）。

Claims (5)

  1. 導電性を有する支持基板上に絶縁層を介在して活性層が形成された基板の前記活性層に配設され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される保護素子と、
    前記カソード領域と前記支持基板とを電気的に接続する接続手段と、
    を備えた半導体装置。
  2. 前記接続手段は、前記支持基板の前記ｐｎ接合ダイオードに対向する領域の少なくとも一部と前記カソード領域とを電気的に接続している、又は前記支持基板の前記ｐｎ接合ダイオードの近傍の一部と前記カソード領域とを電気的に接続している請求項１に記載の半導体装置。
  3. 前記活性層の前記保護素子とは別の領域に、絶縁ゲート型電界効果トランジスタ、バイポーラトランジスタ、拡散抵抗、又は金属−絶縁体−半導体型容量のいずれかの半導体素子が配設されている請求項１又は請求項２に記載の半導体装置。
  4. 前記基板上に配設され、前記カソード領域に電気的に接続された外部端子と、
    前記支持基板と電気的に接続され、前記基板を搭載するダイパッド又は配線基板と、
    前記外部端子にワイヤを介して電気的に接続されたリードと、を備え、
    前記接続手段は、前記リードと前記ダイパッド又は前記配線基板とを電気的に接続する経路を含んで構成されている請求項１〜請求項３のいずれか１項に記載の半導体装置。
  5. 前記接続手段は、
    前記活性層の表面から前記支持基板へ至るトレンチと、
    前記トレンチの側壁に配設された絶縁体と、
    前記トレンチ内部に前記絶縁体を介して埋設された導電体と、を備え、
    前記カソード領域と前記支持基板とを前記導電体を介して電気的に接続している請求項１〜請求項３のいずれか１項に記載の半導体装置。
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