JP2019106500A - 保護回路 - Google Patents

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Abstract

【課題】面積の増大を抑えながら、半導体装置の製造工程のダメージから保護する。【解決手段】保護回路は、少なくとも１つの保護トランジスタを備える。保護トランジスタの第１の拡散層は、被保護回路の端子に接続される。保護トランジスタの第２の拡散層、接地レベルに接続される。保護トランジスタのゲートおよびウェルは、電源線に接続される。プラズマ起因のダメージを受けると、保護トランジスタの第２の拡散層、ゲートおよびウェルの電圧が相対的に低下して、保護トランジスタはフォワードバイアスモードにより動作する。【選択図】図１

Description

本技術は、保護回路に関する。詳しくは、製造工程におけるプラズマ起因のダメージから被保護回路を保護するための保護回路に関する。
半導体装置の製造工程においては、エッチング、アッシング、イオン注入、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）などのプロセスにより、プラズマ起因のダメージを受けるおそれがある。そのため、保護対象となる被保護回路に対して、保護回路を接続することにより、そのようなダメージから保護する技術が提案されている（例えば、特許文献１参照。）。
特開２００１−０５７３８９号公報
上述の従来技術では、製造工程において被保護回路から電荷を取り除くことにより、ダメージからの保護を図っていた。しかしながら、上述の従来技術では、ダメージを感知するためにアンテナ配線、アンテナビア、アンテナパッドなどを設ける必要があり、そのための面積を要するという問題があった。特に近年では、チップを積層させて半導体素子の機能を拡充させることがあり、その際にはチップ間を接続するＴＳＶ（Through Silicon Via）などのプロセスにおいて、加工ダメージが大きく、加工中に大きな電流がトランジスタに流れ込むことがある。そのため、従来技術では保護回路の面積がさらに増大するという問題があった。
本技術はこのような状況に鑑みて生み出されたものであり、面積の増大を抑えながら、半導体装置の製造工程のダメージから保護することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、第１の拡散層が被保護回路の端子に接続され、第２の拡散層が接地レベルに接続され、ゲートおよびウェルが電源線に接続される保護トランジスタを具備する保護回路である。これにより、ウェハ加工段階におけるプラズマ起因のダメージによる電荷が印加された際に、第２の拡散層から接地レベルに電荷を逃がすという作用をもたらす。
また、この第１の側面において、上記保護トランジスタは、埋め込み絶縁膜の上に形成されたＰＭＯＳ型トランジスタであってもよい。これにより、ＳＯＩ構造のＰＭＯＳ型トランジスタにおいて、プラズマ起因のダメージによる正電荷を第２の拡散層から接地レベルに電荷を逃がすという作用をもたらす。
また、この第１の側面において、上記保護トランジスタは、ＰＭＯＳ型トランジスタであって、上記ゲートおよび上記ウェルに接続する上記電源線は、それぞれ異なる電源線であってもよい。これにより、バルクＰＭＯＳ型トランジスタにおいて、プラズマ起因のダメージによる正電荷を第２の拡散層から接地レベルに電荷を逃がすという作用をもたらす。
また、この第１の側面において、上記ゲートに接続されて電荷を安定化する安定化素子をさらに具備するようにしてもよい。これにより、保護回路としての動作をより安定化させるという作用をもたらす。この場合において、上記安定化素子は、逆方向ダイオードであってもよい。
また、この第１の側面において、第１の拡散層が上記被保護回路の上記端子に接続され、第２の拡散層、ゲートおよびウェルが上記接地レベルに接続される第２の保護トランジスタをさらに具備してもよい。これにより、プラズマ起因のダメージによる正電荷をＧＩＤＬによりリークさせ、プラズマ起因のダメージによる負電荷をフォワードバイアスモードによる動作により接地レベルに電荷を逃がすという作用をもたらす。この場合において、上記第２の保護トランジスタは、上記埋め込み絶縁膜の上に形成されたＮＭＯＳ型トランジスタであってもよい。
また、この第１の側面において、上記保護トランジスタのウェルと上記第２の保護トランジスタのウェルは、互いに異なる電位制御線に接続されてもよい。これにより、回路動作時のリーク電流を低減させるという作用をもたらす。
本技術によれば、面積の増大を抑えながら、半導体装置の製造工程のダメージから保護することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における回路構成の一例を示す図である。 本技術の第１の実施の形態においてダメージを受けた際の挙動の一例を示す図である。 本技術の第１の実施の形態において回路動作時の入力信号が０Ｖであった場合の挙動の一例を示す図である。 本技術の第１の実施の形態において回路動作時の入力信号がＶｄｄであった場合の挙動の一例を示す図である。 本技術の第２の実施の形態における回路構成の一例を示す図である。 本技術の第２の実施の形態においてダメージを受けた際の挙動の一例を示す図である。 本技術の第２の実施の形態において回路動作時の入力信号が０Ｖであった場合の挙動の一例を示す図である。 本技術の第２の実施の形態において回路動作時の入力信号がＶｄｄであった場合の挙動の一例を示す図である。 本技術の第３の実施の形態における回路構成の一例を示す図である。 本技術の第３の実施の形態において正電荷によるダメージを受けた際の挙動の一例を示す図である。 本技術の第３の実施の形態において負電荷によるダメージを受けた際の挙動の一例を示す図である。 本技術の第４の実施の形態における回路構成の一例を示す図である。 バルクトランジスタにおいてゲートとウェルを共通の電源線に接続した場合の挙動の一例を示す図である。 本技術の第５の実施の形態においてダメージを受けた際の挙動の一例を示す図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（保護回路としてＰＭＯＳ型トランジスタを用いた例）
２．第２の実施の形態（逆方向ダイオードを加えた例）
３．第３の実施の形態（ＮＭＯＳ型トランジスタを加えた例）
４．第４の実施の形態（バックバイアスをかけた例）
５．第５の実施の形態（バルクトランジスタへの適用例）
＜１．第１の実施の形態＞
［回路構成］
図１は、本技術の第１の実施の形態における回路構成の一例を示す図である。
以下の実施の形態においては、ダメージからの保護対象となる被保護回路１００としてＰＭＯＳ型トランジスタ１１０とＮＭＯＳ型トランジスタ１２０とを接続したＣＭＯＳ構造の回路を想定して説明する。ただし、これは一例に過ぎず、被保護回路１００はＣＭＯＳ構造の回路に限定されない。
ＰＭＯＳ（p-Channel Metal-Oxide Semiconductor）型トランジスタ１１０は、動作時にゲート酸化膜の下にｐ型チャネルを形成してソースとドレインとを接続するトランジスタである。ＮＭＯＳ（n-Channel Metal-Oxide Semiconductor）型トランジスタ１２０は、動作時にゲート酸化膜の下にｎ型チャネルを形成してソースとドレインとを接続するトランジスタである。ＰＭＯＳ型トランジスタ１１０のソースはＶｄｄ（電源レベル）に接続され、ＮＭＯＳ型トランジスタ１２０のソースはＧＮＤ（接地レベル）に接続される。また、ＰＭＯＳ型トランジスタ１１０とＮＭＯＳ型トランジスタ１２０のドレインは、互いに接続される。また、ＰＭＯＳ型トランジスタ１１０とＮＭＯＳ型トランジスタ１２０のゲートは、互いに接続される。これにより、両者が相補的に動作するＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造の回路が形成される。
この第１の実施の形態において、保護回路２００は、ＰＭＯＳ型トランジスタ２１０を備える。このＰＭＯＳ型トランジスタ２１０のソースは、被保護回路１００の端子１０９として、ＰＭＯＳ型トランジスタ１１０およびＮＭＯＳ型トランジスタ１２０のゲートに接続される。また、このＰＭＯＳ型トランジスタ２１０のドレインは、ＧＮＤに接続される。また、このＰＭＯＳ型トランジスタ２１０のゲートおよびウェルは、Ｖｄｄに接続される。なお、ＰＭＯＳ型トランジスタ２１０は、特許請求の範囲に記載の保護トランジスタの一例である。
［動作］
図２は、本技術の第１の実施の形態においてダメージを受けた際の挙動の一例を示す図である。
同図には、ＰＭＯＳ型トランジスタ２１０の断面図が示されている。この例では、ＳＯＩ（Silicon On Insulator）構造を想定しており、Ｐ型基板の上に形成されたＮウェル２１６において埋め込み絶縁膜２４１が形成され、この埋め込み絶縁膜２４１の上にＰＭＯＳ型トランジスタ２１０が形成される。埋め込み絶縁膜２４１は、シリコン基板から素子を分離するための埋め込み酸化膜（ＢＯＸ：Buried Oxide）であり、例えば、二酸化ケイ素（ＳｉＯ２）等により実現される。これにより、シリコン基板との間に生じる寄生容量を減少させるという効果が得られる。埋め込み絶縁膜２４１と他の素子領域との間は、素子分離（ＳＴＩ：Shallow Trench Isolation）２１４により分離される。なお、Ｎウェル２１６は、特許請求の範囲に記載の保護トランジスタのウェルの一例である。
ＰＭＯＳ型トランジスタ２１０は、埋め込み絶縁膜２４１の上に形成され、ゲート電極２１１、ソースの拡散層２１２、ドレインの拡散層２１３から構成される。ゲート電極２１１は、例えばポリシリコン等の金属からなり、その下部には酸化膜が形成される。ゲート電極２１１は、電源線に接続される。拡散層２１２および２１３は、Ｐ型の拡散層である。拡散層２１２は、被保護回路１００の端子１０９に接続される。なお、拡散層２１２および２１３は、特許請求の範囲に記載の保護トランジスタの第１および第２の拡散層の一例である。また、ゲート電極２１１は、特許請求の範囲に記載の保護トランジスタのゲートの一例である。
Ｎウェル２１６の上には、Ｎ型領域２１５が形成される。このＮ型領域２１５は、電源線に接続される。これにより、Ｎウェル２１６は、Ｎ型領域２１５を介して電源線に接続される。
また、Ｐ型基板の上には、Ｎウェル２１６とは別に、Ｐウェル２１８が形成される。このＰウェル２１８はＧＮＤとなる。すなわち、Ｐウェル２１８の電荷は、そのままＰ型基板に流れる。Ｐウェル２１８の上には、Ｐ型領域２１７が形成される。このＰ型領域２１７は、拡散層２１３に接続される。これにより、拡散層２１３は、Ｐ型領域２１７を介してＧＮＤに接続される。
ウェハ加工段階においてプラズマ起因のダメージ（ＰＩＤ：Plasma Induced Damage）を受けた結果、端子１０９に正の電荷ＶPIDが生じたことを想定する。正電荷を想定したのは、プロセス上、ＰＩＤとして正電荷を受けることが多いからである。この正電荷は、ＰＭＯＳ型トランジスタ２１０のソースの拡散層２１２に印加される。このとき、ＰＭＯＳ型トランジスタ２１０のドレインの拡散層２１３、ゲート電極２１１およびＮウェル２１６には、正電荷は印加されない。
その結果、ＰＭＯＳ型トランジスタ２１０のドレインの拡散層２１３、ゲート電極２１１およびＮウェル２１６の電圧が相対的に低下する。これにより、ＰＭＯＳ型トランジスタ２１０は、フォワードバイアスモード（ＦＢＢ：Forward Body Bias）により動作してオン状態になる。このとき、安定的にソースよりも電位を低くするために、ドレインの拡散層２１３はＧＮＤ（Ｐ型領域２１７／Ｐウェル２１８）に接続される。これにより、正電荷は、ドレインの拡散層２１３からＰ型領域２１７を介してＰウェル２１８に逃がされる。
ウェハ加工段階においては、ＰＭＯＳ型トランジスタ２１０のゲート電極２１１およびＮウェル２１６は、浮遊（floating）状態である。ゲート電極２１１およびＮウェル２１６にチャージが溜まっていなければ、電位が揺らぐ程度が小さいと考えられ、その揺らぎよりもＰＩＤによる正電荷が大きければＰＭＯＳ型トランジスタ２１０が動作する。
半導体装置として製造が完了し、実際の動作環境となった場合、保護回路２００は通常の回路動作に影響を与えない。以下に、その場合の動作について説明する。
図３は、本技術の第１の実施の形態において回路動作時の入力信号が０Ｖであった場合の挙動の一例を示す図である。
回路動作時には、ＰＭＯＳ型トランジスタ２１０のゲート電極２１１およびＮウェル２１６は、Ｖｄｄに接続される。拡散層２１２は、被保護回路１００の端子１０９に接続される。拡散層２１３は、ＧＮＤに接続される。
被保護回路１００の端子１０９の入力信号が「０」（０Ｖ）の場合には、拡散層２１２および２１３の間の電位差は無いため、ＰＭＯＳ型トランジスタ２１０は動作しない。
図４は、本技術の第１の実施の形態において回路動作時の入力信号がＶｄｄであった場合の挙動の一例を示す図である。
被保護回路１００の端子１０９の入力信号が「０」から「１」（Ｖｄｄ）に遷移する場合には、拡散層２１２に正の電位が印加されるが、オフ電流しか流れない。
したがって、端子１０９の入力信号が何れの場合であっても、保護回路２００は動作しないことがわかる。
このように、本技術の第１の実施の形態によれば、ウェハ加工段階においてプラズマ起因のダメージを受けた際に、ＰＭＯＳ型トランジスタ２１０がフォワードバイアスモードにより動作して被保護回路１００の電荷を引き抜くことができる。一方、製造後の回路動作時においては、ＰＭＯＳ型トランジスタ２１０は動作せず、通常の回路動作に影響を与えない。
＜２．第２の実施の形態＞
［回路構成］
図５は、本技術の第２の実施の形態における回路構成の一例を示す図である。
この第２の実施の形態では、保護回路２００として逆方向ダイオード２３０をさらに設けた点において、上述の第１の実施の形態と異なり、それ以外の点は上述の第１の実施の形態と同様である。この逆方向ダイオード２３０は、ＰＭＯＳ型トランジスタ２１０のゲートとウェルの電位を固定することにより、保護回路２００としての動作をより安定化させるものである。
［動作］
図６は、本技術の第２の実施の形態においてダメージを受けた際の挙動の一例を示す図である。
この第２の実施の形態においては、Ｐウェル２１８の上にＮ型領域２１９が形成される。このＰウェル２１８とＮ型領域２１９の接続により、逆方向ダイオード２３０が形成される。Ｎ型領域２１９は、電源線に接続される。これにより、Ｎ型領域２１９は、ゲート電極２１１およびＮ型領域２１５に接続される。そのため、上述の第１の実施の形態においては浮遊状態であったゲート電極２１１およびＮウェル２１６の電位が固定され、動作が安定化する。
ウェハ加工段階においてプラズマ起因のダメージを受けた際の動作は、上述の第１の実施の形態と同様である。印加された正電荷によってＰＭＯＳ型トランジスタ２１０のドレインの拡散層２１３、ゲート電極２１１およびＮウェル２１６の電圧が相対的に低下することにより、ＰＭＯＳ型トランジスタ２１０はフォワードバイアスモードにより動作する。このとき、安定的にソースよりも電位を低くするために、ドレインの拡散層２１３はＧＮＤ（Ｐ型領域２１７／Ｐウェル２１８）に接続され、さらに、ゲート電極２１１およびＮウェル２１６は逆方向ダイオード２３０に接続される。これにより、正電荷は、ドレインの拡散層２１３からＰ型領域２１７を介してＰウェル２１８に逃がされる。
図７は、本技術の第２の実施の形態において回路動作時の入力信号が０Ｖであった場合の挙動の一例を示す図である。
回路動作時には、上述の第１の実施の形態と同様に、ＰＭＯＳ型トランジスタ２１０のゲート電極２１１およびＮウェル２１６は、Ｖｄｄに接続される。拡散層２１２は、被保護回路１００の端子１０９に接続される。拡散層２１３は、ＧＮＤに接続される。
被保護回路１００の端子１０９の入力信号が「０」（０Ｖ）の場合には、拡散層２１２および２１３の間の電位差は無いため、上述の第１の実施の形態と同様に、ＰＭＯＳ型トランジスタ２１０は動作しない。
図８は、本技術の第２の実施の形態において回路動作時の入力信号がＶｄｄであった場合の挙動の一例を示す図である。
上述の第１の実施の形態と同様に、被保護回路１００の端子１０９の入力信号が「０」から「１」（Ｖｄｄ）に遷移する場合には、拡散層２１２に正の電位が印加されるが、オフ電流しか流れない。
したがって、端子１０９の入力信号が何れの場合であっても、保護回路２００は動作しないことがわかる。
このように、本技術の第２の実施の形態によれば、ゲート電極２１１およびＮウェル２１６を逆方向ダイオード２３０に接続することにより、両者の電位が固定され、保護回路２００としての動作を安定化することができる。
＜３．第３の実施の形態＞
［回路構成］
図９は、本技術の第３の実施の形態における回路構成の一例を示す図である。
この第３の実施の形態では、保護回路２００としてＮＭＯＳ型トランジスタ２２０をさらに設けた点において、上述の第２の実施の形態と異なり、それ以外の点は上述の第２の実施の形態と同様である。なお、第１の実施の形態のように、逆方向ダイオード２３０を設けない構成であってもよい。
ＮＭＯＳ型トランジスタ２２０は、ソースまたはドレインの一方が被保護回路１００の端子１０９に接続され、ソースまたはドレインの他方、ゲートおよびウェルがＧＮＤに接続される。
この場合、ウェハ加工段階においてプラズマ起因のダメージとして正電荷を受けた際、上述の実施の形態に加えて、ＮＭＯＳ型トランジスタ２２０のＧＩＤＬ（Gate-Induced Drain Leakage current）により保護することができる。このＧＩＤＬは、ゲートとドレインのオーバーラップ領域におけるバンド間のトンネル現象によるリーク電流である。ただし、このＧＩＤＬによるリーク電流は多くなく、ＰＭＯＳ型トランジスタ２１０のフォワードバイアスモードによる動作が支配的である。
一方、プラズマ起因のダメージとして負電荷を受けた際には、ＮＭＯＳ型トランジスタ２２０がフォワードバイアスモードによる動作して、電荷を逃がすことができる。このとき、ＰＭＯＳ型トランジスタ２１０は、ＧＩＤＬによるリーク電流を流すが、ＮＭＯＳ型トランジスタ２２０のフォワードバイアスモードによる動作が支配的である。
［動作］
図１０は、本技術の第３の実施の形態において正電荷によるダメージを受けた際の挙動の一例を示す図である。
この第３の実施の形態においては、埋め込み絶縁膜２４２の下部にＰウェル２２６が形成される。このＰウェル２２６はＧＮＤとなる。すなわち、Ｐウェル２２６の電荷は、そのままＰ型基板に流れる。Ｐウェル２２６の上には、Ｐ型領域２２５が形成される。なお、Ｐウェル２２６は、特許請求の範囲に記載の第２保護トランジスタのウェルの一例である。
ＮＭＯＳ型トランジスタ２２０は、埋め込み絶縁膜２４２の上に形成され、ゲート電極２２１、拡散層２２２および２２３から構成される。ゲート電極２２１および拡散層２２２は、Ｐ型領域２２５に接続される。これにより、ゲート電極２２１および拡散層２２２は、Ｐ型領域２２５を介してＧＮＤに接続される。拡散層２２３は、被保護回路１００の端子１０９に接続される。なお、拡散層２２３および２２２は、特許請求の範囲に記載の第２の保護トランジスタの第１および第２の拡散層の一例である。また、ゲート電極２２１は、特許請求の範囲に記載の第２保護トランジスタのゲートの一例である。
プラズマ起因のダメージとして正電荷が生じると、この正電荷は、ＰＭＯＳ型トランジスタ２１０のソースの拡散層２１２およびＮＭＯＳ型トランジスタ２２０のドレインの拡散層２２３に印加される。
その結果、ＰＭＯＳ型トランジスタ２１０のドレインの拡散層２１３、ゲート電極２１１およびＮウェル２１６の電圧が相対的に低下する。これにより、ＰＭＯＳ型トランジスタ２１０は、フォワードバイアスモードにより動作してオン状態になる。これにより、正電荷は、ドレインの拡散層２１３からＰ型領域２１７を介してＰウェル２１８に逃がされる。
一方、ＮＭＯＳ型トランジスタ２２０は、ドレインの拡散層２２３の正電荷をＧＩＤＬによりリークさせる。このＧＩＤＬによる正電荷は、ソースの拡散層２２２からＰ型領域２２５を介してＰウェル２２６に逃がされる。
図１１は、本技術の第３の実施の形態において負電荷によるダメージを受けた際の挙動の一例を示す図である。
プラズマ起因のダメージとして負電荷が生じると、この負電荷は、ＰＭＯＳ型トランジスタ２１０のドレインの拡散層２１２およびＮＭＯＳ型トランジスタ２２０のソースの拡散層２２３に印加される。
その結果、ＮＭＯＳ型トランジスタ２２０のソースの拡散層２２３、ゲート電極２２１およびＰウェル２２６の電圧が相対的に低下する。これにより、ＮＭＯＳ型トランジスタ２２０は、フォワードバイアスモードにより動作してオン状態になる。これにより、負電荷は、ソースの拡散層２２３からＰ型領域２２５を介してＰウェル２２６に逃がされる。
一方、ＰＭＯＳ型トランジスタ２１０は、ドレインの拡散層２１２の負電荷をＧＩＤＬによりリークさせる。このＧＩＤＬによる負電荷は、ソースの拡散層２１３からＰ型領域２１７を介してＰウェル２１８に逃がされる。
このように、本技術の第３の実施の形態によれば、ＮＭＯＳ型トランジスタ２２０を設けることにより、プラズマ起因のダメージとして正電荷が生じた際にＧＩＤＬにより被保護回路１００の電荷を引き抜くことができる。また、このＮＭＯＳ型トランジスタ２２０は、プラズマ起因のダメージとして負電荷が生じた際にはフォワードバイアスモードにより動作して被保護回路１００の電荷を引き抜くことができる。
＜４．第４の実施の形態＞
［回路構成］
図１２は、本技術の第４の実施の形態における回路構成の一例を示す図である。
この第４の実施の形態では、保護回路２００のＰＭＯＳ型トランジスタ２１０およびＮＭＯＳ型トランジスタ２２０のウェルに、それぞれの電位を調整する回路を設けることにより、回路動作時のオフ電流の低減を図るものである。すなわち、ＰＭＯＳ型トランジスタ２１０およびＮＭＯＳ型トランジスタ２２０に対して、ＲＢＢ（Reverse Back Bias）を印加することにより、オフリーク電流を低減することができる。
この例では、ＰＭＯＳ型トランジスタ２１０のウェルには正電位Ｖｂ１が印加される。一方、ＮＭＯＳ型トランジスタ２２０のウェルには負電位Ｖｂ２が印加される。これにより、ＰＭＯＳ型トランジスタ２１０およびＮＭＯＳ型トランジスタ２２０の閾値電圧が上がり、回路動作時のリーク電流を低減することができる。
このように、本技術の第４の実施の形態によれば、ＰＭＯＳ型トランジスタ２１０およびＮＭＯＳ型トランジスタ２２０のウェルに、それぞれの電位を調整する回路を設けることにより、回路動作時のリーク電流を低減することができる。
＜５．第５の実施の形態＞
上述の第１乃至第４の実施の形態においては、ＳＯＩ構造を想定して、ＰＭＯＳ型トランジスタ２１０のゲートとウェルに共通の電源を供給していた。一方、本技術はＳＯＩ構造を採用しないバルクトランジスタにおいても適用可能である。その場合、上述の第１乃至第４の実施の形態に倣って、ＰＭＯＳ型トランジスタ２１０のゲートとウェルを共通の電源線に接続すると、プラズマ起因のダメージによるウェルからの電流がゲートに印加されてしまい、保護回路として動作しなくなってしまう。この様子を示したのが次図である。
図１３は、バルクトランジスタにおいてゲートとウェルを共通の電源線に接続した場合の挙動の一例を示す図である。
プラズマ起因のダメージとして正電荷が拡散層２１２に印加されると、その正電荷は、Ｎウェル２１６に抜けていく。この場合、共通の電源線を介してＮ型領域２１５がゲート電極２１１に接続されているため、Ｎウェル２１６からゲート電極２１１に電流が流れ込んでしまう。そのため、プラズマ起因のダメージを受けた際に、保護回路として動作しなくなるという事態が生じる。
そこで、この第５の実施の形態では、バルクトランジスタを想定して、次図に示すように、ゲート電極２１１とＮ型領域２１５の電源線を別々に設ける。
図１４は、本技術の第５の実施の形態においてダメージを受けた際の挙動の一例を示す図である。
この例では、上述の第１乃至第４の実施の形態と異なり、ゲート電極２１１は電源線Ｖｄｄ１に接続され、Ｎ型領域２１５は電源線Ｖｄｄ２に接続される。すなわち、ゲート電極２１１とＮ型領域２１５は別々の電源線に接続される。これにより、Ｎウェル２１６からゲート電極２１１への電流の流入を回避することができ、バルクトランジスタにおいても本技術を適用することができる。
なお、この第５の実施の形態は、第２乃至第３の実施の形態においても同様に適用可能である。すなわち、Ｐウェル２１８の上にＮ型領域２１９を設けて、逆方向ダイオード２３０を形成してもよい。また、ＮＭＯＳ型トランジスタ２２０を設けてもよい。また、ＰＭＯＳ型トランジスタ２１０とＮＭＯＳ型トランジスタ２２０のウェルに、それぞれの電位を調整する回路を設けてもよい。
このように、本技術の第５の実施の形態によれば、ゲート電極２１１とＮ型領域２１５を別々の電源線に接続することにより、ＰＭＯＳ型トランジスタ２１０がバルクトランジスタであっても保護回路として適正に動作させることができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）第１の拡散層が被保護回路の端子に接続され、第２の拡散層が接地レベルに接続され、ゲートおよびウェルが電源線に接続される保護トランジスタを具備する保護回路。
（２）前記保護トランジスタは、埋め込み絶縁膜の上に形成されたＰＭＯＳ型トランジスタである
前記（１）に記載の保護回路。
（３）前記保護トランジスタは、ＰＭＯＳ型トランジスタであって、前記ゲートおよび前記ウェルに接続する前記電源線は、それぞれ異なる電源線である
前記（１）に記載の保護回路。
（４）前記ゲートに接続されて電荷を安定化する安定化素子をさらに具備する前記（１）から（３）のいずれかに記載の保護回路。
（５）前記安定化素子は、逆方向ダイオードである
前記（４）に記載の保護回路。
（６）第１の拡散層が前記被保護回路の前記端子に接続され、第２の拡散層、ゲートおよびウェルが前記接地レベルに接続される第２の保護トランジスタをさらに具備する
前記（１）から（５）のいずれかに記載の保護回路。
（７）前記第２の保護トランジスタは、前記埋め込み絶縁膜の上に形成されたＮＭＯＳ型トランジスタである
前記（６）に記載の保護回路。
（８）前記保護トランジスタのウェルと前記第２の保護トランジスタのウェルは、互いに異なる電位制御線に接続される
前記（６）に記載の保護回路。
１００ 被保護回路
１０９ 端子
１１０ ＰＭＯＳ型トランジスタ
１２０ ＮＭＯＳ型トランジスタ
２００ 保護回路
２１０ ＰＭＯＳ型トランジスタ
２１１ ゲート電極
２１２、２１３ 拡散層
２１４ 素子分離（ＳＴＩ：Shallow Trench Isolation）
２４１ 埋め込み絶縁膜（ＢＯＸ：Buried Oxide）
２１５ Ｎ型領域
２１６ Ｎウェル
２１７ Ｐ型領域
２１８ Ｐウェル
２１９ Ｎ型領域
２２０ ＮＭＯＳ型トランジスタ
２２１ ゲート電極
２２２、２２３ 拡散層
２２５ Ｐ型領域
２２６ Ｐウェル
２３０ 逆方向ダイオード

Claims (8)

  1. 第１の拡散層が被保護回路の端子に接続され、第２の拡散層が接地レベルに接続され、ゲートおよびウェルが電源線に接続される保護トランジスタを具備する保護回路。
  2. 前記保護トランジスタは、埋め込み絶縁膜の上に形成されたＰＭＯＳ型トランジスタである
    請求項１記載の保護回路。
  3. 前記保護トランジスタは、ＰＭＯＳ型トランジスタであって、前記ゲートおよび前記ウェルに接続する前記電源線は、それぞれ異なる電源線である
    請求項１記載の保護回路。
  4. 前記ゲートに接続されて電荷を安定化する安定化素子をさらに具備する請求項１記載の保護回路。
  5. 前記安定化素子は、逆方向ダイオードである
    請求項４記載の保護回路。
  6. 第１の拡散層が前記被保護回路の前記端子に接続され、第２の拡散層、ゲートおよびウェルが前記接地レベルに接続される第２の保護トランジスタをさらに具備する
    請求項１記載の保護回路。
  7. 前記第２の保護トランジスタは、前記埋め込み絶縁膜の上に形成されたＮＭＯＳ型トランジスタである
    請求項６記載の保護回路。
  8. 前記保護トランジスタのウェルと前記第２の保護トランジスタのウェルは、互いに異なる電位制御線に接続される
    請求項６記載の保護回路。
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