JPH03283668A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03283668A JPH03283668A JP2084503A JP8450390A JPH03283668A JP H03283668 A JPH03283668 A JP H03283668A JP 2084503 A JP2084503 A JP 2084503A JP 8450390 A JP8450390 A JP 8450390A JP H03283668 A JPH03283668 A JP H03283668A
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- Japan
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- switching element
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- semiconductor integrated
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- Granted
Links
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の内部回路を静電破壊から保
護するに好適な保護手段を設けた半導体集積回路に関す
る。
護するに好適な保護手段を設けた半導体集積回路に関す
る。
従来の半導体集積回路の入力部と出力部の保護は、特開
昭６２−２４１４２９号公報に記載のようになっていた
。即ち、第６図に示すように入力部を例にとれば入力端
子１１と入力バッファ回路１４を接続する保護抵抗１２
と、この保護抵抗１２に並列に接続した電子スイッチ２
５と、入力バッファ回路１４の入力に接続したダイオー
ド１３とで保護回路を構成していた１例えば電子スイッ
チ２５はＭＩＳＦＥＴで入力バッファ回路１４に接続し
た内部回路が作動状態にある時は内部回路からの信号Ｃ
１により導通して信号の高速伝送を図り、内部回路が非
作動状態にある時は内部回路からの信号Ｃユが入力され
ないので非導通となり人力バッファ回路１４を保護抵抗
１２により静電破壊から保護する。
昭６２−２４１４２９号公報に記載のようになっていた
。即ち、第６図に示すように入力部を例にとれば入力端
子１１と入力バッファ回路１４を接続する保護抵抗１２
と、この保護抵抗１２に並列に接続した電子スイッチ２
５と、入力バッファ回路１４の入力に接続したダイオー
ド１３とで保護回路を構成していた１例えば電子スイッ
チ２５はＭＩＳＦＥＴで入力バッファ回路１４に接続し
た内部回路が作動状態にある時は内部回路からの信号Ｃ
１により導通して信号の高速伝送を図り、内部回路が非
作動状態にある時は内部回路からの信号Ｃユが入力され
ないので非導通となり人力バッファ回路１４を保護抵抗
１２により静電破壊から保護する。
上記従来技術は、保護回路を構成する電子スイッチ例え
ばＭＩＳＦＥＴ自体の静電破壊からの保護について配慮
がされておらず、半導体集積回路非作動状態にある時に
入力端子から見た入力インピーダンスは抵抗の値が加算
されて極めて高くなり、入力端子に高い静電電圧がかか
るとＭＩＳＦＥＴが破損して半導体集積回路は作動しな
くなるという問題があった。
ばＭＩＳＦＥＴ自体の静電破壊からの保護について配慮
がされておらず、半導体集積回路非作動状態にある時に
入力端子から見た入力インピーダンスは抵抗の値が加算
されて極めて高くなり、入力端子に高い静電電圧がかか
るとＭＩＳＦＥＴが破損して半導体集積回路は作動しな
くなるという問題があった。
本発明の目的は半導体集積回路の保護回路を構成するス
イッチング素子の耐静電破壊特性を向上させることにあ
る。
イッチング素子の耐静電破壊特性を向上させることにあ
る。
上記目的は、内部回路と入力端子又は該内部回路と出力
端子を接続する抵抗と、該抵抗に並列に接続され前記内
部回路の非動作時に非導通となるスイッチング素子とを
有する保護回路を備えた半導体集積回路において、前記
スイッチング素子に静電破壊に対する保護手段を設ける
ことにより達成される。
端子を接続する抵抗と、該抵抗に並列に接続され前記内
部回路の非動作時に非導通となるスイッチング素子とを
有する保護回路を備えた半導体集積回路において、前記
スイッチング素子に静電破壊に対する保護手段を設ける
ことにより達成される。
上記目的は、前記スイッチング素子がＭＯＦＥＴであっ
て前記保護手段がソース及びドレインを高濃度半導体領
域で形成したことにより達成される。
て前記保護手段がソース及びドレインを高濃度半導体領
域で形成したことにより達成される。
上記目的は、前記スイッチング素子がＭＯＦＥＴであっ
て前記保護手段がその半導体基板と半導体領域の間に埋
込層を形成したことにより達成される。
て前記保護手段がその半導体基板と半導体領域の間に埋
込層を形成したことにより達成される。
上記目的は、前記スイッチング素子がＭＯＦＥＴであっ
て前記保護手段がゲート幅を拡げたことにより達成され
る。
て前記保護手段がゲート幅を拡げたことにより達成され
る。
上記構成によれば、スイッチング素子に静電破壊に対す
る保護手段を設けることにより、半導体集積回路の入力
端子若しくは出力端子に静電気が印加されても保護手段
によりスイッチング素子が保護されるので、半導体集積
回路の破損を防止することが出来る。
る保護手段を設けることにより、半導体集積回路の入力
端子若しくは出力端子に静電気が印加されても保護手段
によりスイッチング素子が保護されるので、半導体集積
回路の破損を防止することが出来る。
上記スイッチング素子にＭＯＳＦＥＴを用いそのドレイ
ン及びソースを抵抗の小さい高濃度半導体領域で形成す
ると静電気によるサージ電流がドレイン又はソースに流
れた場合、抵抗によるジュール熱の発生が少なくドレイ
ン、ソース近傍のゲートの破壊が起きない。
ン及びソースを抵抗の小さい高濃度半導体領域で形成す
ると静電気によるサージ電流がドレイン又はソースに流
れた場合、抵抗によるジュール熱の発生が少なくドレイ
ン、ソース近傍のゲートの破壊が起きない。
上記スイッチング素子にＭＯＳＦＥＴを用いその半導体
基板と半導体領域の間に埋込層を形成してドレイン接合
容量を大きくすると、静電気によるサージ電荷がドレイ
ンに印加されれた場合、ドレイン・基板間で電荷をより
多く蓄えて吸収し静電破壊を防止することが出来る。
基板と半導体領域の間に埋込層を形成してドレイン接合
容量を大きくすると、静電気によるサージ電荷がドレイ
ンに印加されれた場合、ドレイン・基板間で電荷をより
多く蓄えて吸収し静電破壊を防止することが出来る。
上記スイッチング素子にＭＯＳＦＥＴを用いそのゲート
幅を拡げ、ドレインとの容量を大きくすると、静電気に
よるサージ電荷がドレインに印加されれた場合ドレイン
・ゲート間で電荷をより多く蓄えて吸収し静電破壊を防
止することが出来る。
幅を拡げ、ドレインとの容量を大きくすると、静電気に
よるサージ電荷がドレインに印加されれた場合ドレイン
・ゲート間で電荷をより多く蓄えて吸収し静電破壊を防
止することが出来る。
以下、本発明の実施例を図面にしたがって説明する。
第１図は本発明の実施例として回路図を示す。
図において、１１は入力端子、１２は保護抵抗、１３は
ダイオード、１４は内部回路の一部である入力バッファ
回路である。また、１５は保護ＭＯ８であり、静電破壊
耐性が高い構造である。保護抵抗１２とダイオード１３
及び保護ＭＯ８１５で保護回路を構成し、総て同一半導
体基板内に集積化されている。１５の保護ＭＯ８は内部
回路が動作状態にあるとき、Ｎ２に内部回路の信号や電
源電圧を印加することによりオンして抵抗を下げ、入力
端子−内部回路間の抵抗とＮ、における寄生容量との積
で決まる遅延時間を最小にすることができる。また、非
動作時には保護ＭＯ５１５はオフし、保；１１Ｍ０８１
５の抵抗はほぼ無限大になり、入力端子−内部回路間の
抵抗は、所定の大きさに設定された保護抵抗１２になり
、この保護抵抗１２とダイオード１３により、静電気な
どによるサージから内部回路を保護する。このとき保護
ＭＯ８１５もサージに晒されるが以下に述べる静電磁環
を阻止する。
ダイオード、１４は内部回路の一部である入力バッファ
回路である。また、１５は保護ＭＯ８であり、静電破壊
耐性が高い構造である。保護抵抗１２とダイオード１３
及び保護ＭＯ８１５で保護回路を構成し、総て同一半導
体基板内に集積化されている。１５の保護ＭＯ８は内部
回路が動作状態にあるとき、Ｎ２に内部回路の信号や電
源電圧を印加することによりオンして抵抗を下げ、入力
端子−内部回路間の抵抗とＮ、における寄生容量との積
で決まる遅延時間を最小にすることができる。また、非
動作時には保護ＭＯ５１５はオフし、保；１１Ｍ０８１
５の抵抗はほぼ無限大になり、入力端子−内部回路間の
抵抗は、所定の大きさに設定された保護抵抗１２になり
、この保護抵抗１２とダイオード１３により、静電気な
どによるサージから内部回路を保護する。このとき保護
ＭＯ８１５もサージに晒されるが以下に述べる静電磁環
を阻止する。
第２図は１本発明の第１実施例を示す。これは静電破壊
耐性が高い保護ＭＯ８の構造の一例である。Ｐ−型半導
体基板１上にＰウェル領域６を形成して、フィールド絶
縁膜８を形成する。このフィールド絶縁膜８と図示しな
いチャネルストッパ領域により素子分離をする。次にゲ
ート絶縁膜１６を形成し、その所定の上部にゲート電極
１７を形成する。ゲート電極１７は、抵抗を低減するた
めにｎ型不純物（Ｐ又はＡｓ）が導入されたＣＶＤで堆
積される多結晶硅素膜で構成される。
耐性が高い保護ＭＯ８の構造の一例である。Ｐ−型半導
体基板１上にＰウェル領域６を形成して、フィールド絶
縁膜８を形成する。このフィールド絶縁膜８と図示しな
いチャネルストッパ領域により素子分離をする。次にゲ
ート絶縁膜１６を形成し、その所定の上部にゲート電極
１７を形成する。ゲート電極１７は、抵抗を低減するた
めにｎ型不純物（Ｐ又はＡｓ）が導入されたＣＶＤで堆
積される多結晶硅素膜で構成される。
また、ゲート電極１７は、多結晶硅素膜の上部に高融点
金属シリサイド（Ｍｏ Ｓ ｉ、、 Ｔａ Ｓ ｉ２゜
Ｔ ｉ Ｓ ｉ２． ＷＳ ｉｚ）膜或いは、高融点金
属（Ｍｏ、Ｔａ、Ｔｉ、Ｗ）を積層した複合膜で構成し
てもよい。ドレン、ソースの高濃度不純物領域９（ｎ”
）は、サイドウオールスペーサ１８を形成する前にｎ型
不純物（Ｐ又はＡｓ）をドーピングして形成するか、サ
イドウオールスペーサ１８を形成した後、Ｐ等の拡散係
数が高いｎ型不純物をドーピングして形成する。これは
低濃度の半導体領域をソース・ドレインに形成する所謂
Ｌ Ｄ Ｄ （Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造と異なり、低濃度の半導体領域をソース・ドレイン
に形成しないため、抵抗値が小さく静電気などによりド
レインに入ったサージによるジュール熱の発生が抑えら
れジュール熱によるゲート破壊を起こさない。
金属シリサイド（Ｍｏ Ｓ ｉ、、 Ｔａ Ｓ ｉ２゜
Ｔ ｉ Ｓ ｉ２． ＷＳ ｉｚ）膜或いは、高融点金
属（Ｍｏ、Ｔａ、Ｔｉ、Ｗ）を積層した複合膜で構成し
てもよい。ドレン、ソースの高濃度不純物領域９（ｎ”
）は、サイドウオールスペーサ１８を形成する前にｎ型
不純物（Ｐ又はＡｓ）をドーピングして形成するか、サ
イドウオールスペーサ１８を形成した後、Ｐ等の拡散係
数が高いｎ型不純物をドーピングして形成する。これは
低濃度の半導体領域をソース・ドレインに形成する所謂
Ｌ Ｄ Ｄ （Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造と異なり、低濃度の半導体領域をソース・ドレイン
に形成しないため、抵抗値が小さく静電気などによりド
レインに入ったサージによるジュール熱の発生が抑えら
れジュール熱によるゲート破壊を起こさない。
また、ｎ型半導体領域７に電源電圧を印加することによ
り、ドレインに負の電位が印加されても電荷はｎ型半導
体領域７に中和される。
り、ドレインに負の電位が印加されても電荷はｎ型半導
体領域７に中和される。
第３図は、本発明の第２実施例を示す、これは第２図と
同様に静電破壊耐性が高い保護ＭＯ８の構造を示したも
のである。記号及び製法は第２図に準じているので異な
る点について説明する。この構造は、Ｐ−半導体基板１
とＰウェル領域６との間にｎ型半導体埋込層３を有して
おり、ドレインからの空乏層の延びが抑えられ、ドレイ
ンの接合容量が高くなりサージによる電荷をより多く吸
収できるため静電破壊を阻止できる。また、負電位のサ
ージがドレインに印加された場合、ｎ型半導体埋込層３
を正の電位に印加しておくことによりｎ型半導体埋込層
３で電荷を中和できる。
同様に静電破壊耐性が高い保護ＭＯ８の構造を示したも
のである。記号及び製法は第２図に準じているので異な
る点について説明する。この構造は、Ｐ−半導体基板１
とＰウェル領域６との間にｎ型半導体埋込層３を有して
おり、ドレインからの空乏層の延びが抑えられ、ドレイ
ンの接合容量が高くなりサージによる電荷をより多く吸
収できるため静電破壊を阻止できる。また、負電位のサ
ージがドレインに印加された場合、ｎ型半導体埋込層３
を正の電位に印加しておくことによりｎ型半導体埋込層
３で電荷を中和できる。
第４図は、本発明の第３実施例を示す。これも第３図と
同様に静電破壊耐性が高い保護ＭＯ８の構造を示したも
のである。記号及び製法は第２図及び第３図に準じてい
るので異なる点について説明する。これはＰウェルのｎ
チャネル領域６の下部にＰ型半導体埋込層５と、更にそ
の下部にｒ１型型半体埋込層２を有している。前記ｎ型
半導体埋込層２はｎ型半導体埋込層３を介してｎ型半導
体領域７に接続しており、電源電圧若しくは正の電位か
印加されている。また、前記Ｐ型半導体埋込層５は基板
電位に給電されている。Ｐ型半導体埋込層に添加する不
純物の量を変えることにより、ｎ型半導体埋込層２及び
ｎ型半導体埋込層３とＰ型半導体埋込層５との界面の接
合耐圧を必要な値に設定出来る。
同様に静電破壊耐性が高い保護ＭＯ８の構造を示したも
のである。記号及び製法は第２図及び第３図に準じてい
るので異なる点について説明する。これはＰウェルのｎ
チャネル領域６の下部にＰ型半導体埋込層５と、更にそ
の下部にｒ１型型半体埋込層２を有している。前記ｎ型
半導体埋込層２はｎ型半導体埋込層３を介してｎ型半導
体領域７に接続しており、電源電圧若しくは正の電位か
印加されている。また、前記Ｐ型半導体埋込層５は基板
電位に給電されている。Ｐ型半導体埋込層に添加する不
純物の量を変えることにより、ｎ型半導体埋込層２及び
ｎ型半導体埋込層３とＰ型半導体埋込層５との界面の接
合耐圧を必要な値に設定出来る。
第５図は、本発明の第４実施例を示す。本実施例ではポ
ンディングパッドから内部回路迄のレイアウトについて
説明する。まず、電源電圧ラインは第１層電極配線２２
及び第２電極配線２４の積層構造である。また、接地ラ
インは第２層電極配線２４で構成され、共にチップの外
周をガードリングする形で配線している。ポンディング
パッドから保護回路へは第２層電極配線２４により配線
されている。ここで保護抵抗１２は高抵抗ポリシリコン
層２０で構成されており、接続孔２３．第１層電極配線
２２及び、接続孔２１を介して高抵抗ポリシリコン層２
０に接続されている。更に高抵抗ポリシリコン層２０（
保護抵抗１１）から再び接続孔２１を介して第１層電極
配線２２（ノートＮ工）に接続し内部回路に入る。ここ
で、ノ・−ドＮ□は保護ダイオード１２に接続している
。また、同様に保護ＭＯ８１５は、ポンディングパッド
から第２層電極配線２４．接続孔２３、第１層電極配線
２２及び、接続孔２１を介してドレインに接続している
。保、９ＭＯ８１５のゲートは、電源電圧ライン（第１
層電極配線２２）から接続孔２１を介してゲート電極１
７に電源電圧を印加している。保護ＭＯ，Ｓ１５のソー
スは接続孔２１を介して第１層電極配線２２（ノードＮ
ｉ）に接続し内部回路に入る。ここで保護ＭＯ８１５
はゲート・ドレイン容量を大きくするためにゲート・ド
レン・ソースを幅の広い櫛形の電極構造としている。
ンディングパッドから内部回路迄のレイアウトについて
説明する。まず、電源電圧ラインは第１層電極配線２２
及び第２電極配線２４の積層構造である。また、接地ラ
インは第２層電極配線２４で構成され、共にチップの外
周をガードリングする形で配線している。ポンディング
パッドから保護回路へは第２層電極配線２４により配線
されている。ここで保護抵抗１２は高抵抗ポリシリコン
層２０で構成されており、接続孔２３．第１層電極配線
２２及び、接続孔２１を介して高抵抗ポリシリコン層２
０に接続されている。更に高抵抗ポリシリコン層２０（
保護抵抗１１）から再び接続孔２１を介して第１層電極
配線２２（ノートＮ工）に接続し内部回路に入る。ここ
で、ノ・−ドＮ□は保護ダイオード１２に接続している
。また、同様に保護ＭＯ８１５は、ポンディングパッド
から第２層電極配線２４．接続孔２３、第１層電極配線
２２及び、接続孔２１を介してドレインに接続している
。保、９ＭＯ８１５のゲートは、電源電圧ライン（第１
層電極配線２２）から接続孔２１を介してゲート電極１
７に電源電圧を印加している。保護ＭＯ，Ｓ１５のソー
スは接続孔２１を介して第１層電極配線２２（ノードＮ
ｉ）に接続し内部回路に入る。ここで保護ＭＯ８１５
はゲート・ドレイン容量を大きくするためにゲート・ド
レン・ソースを幅の広い櫛形の電極構造としている。
本発明によれば、半導体集積回路の保護回路スイッチン
グ素子に静電破壊に対する保護手段を設けることにより
、対静電破壊特性が向上し、高速で作動する信頼性の高
い半導体集積回路を提供す、ることが出来る。
グ素子に静電破壊に対する保護手段を設けることにより
、対静電破壊特性が向上し、高速で作動する信頼性の高
い半導体集積回路を提供す、ることが出来る。
第１図は本発明の実施例の構成を示す回路図、第２図は
本発明の第１実施例に示したスイッチング素子縦断面図
、第３図は本発明の第２実施例に示したスイッチング素
子縦断面図、第４図は本発明の第３実施例に示したスイ
ッチング素子縦断面図、第５図は本発明の第４実施例に
示した半導体集積回路の保護回路レイアウト、第６図は
従来の半導体集積回路の保護回路の構成を示す回路図で
ある。 ｌ・・・半導体基板、２・・・Ｎ型半導体埋込層、３・
・・Ｎ型半導体埋込層、５・・・Ｐ型半導体埋込層、６
・・・半導体領域、７・・・半導体領域、８・・・フィ
ールド絶縁膜、 ９・・・ＭＯＳソース・ドレイン、１１・・・入力端子
、１２・・・保護抵抗、１３・・・ダイオード、１４・
・・入力バッファ回路、１５・・・保護ＭＯ８，１６・
・・ゲート絶縁膜、１７・・・ゲート電極、１８・・・
サイドウオールスペーサ、１９・・・絶縁膜、２０・・
・高抵抗ポリシリコン層、２１・・・接続孔、２２・・
・第１層電極配線、２３・・・接続孔、２４・・・第２
層電極配線、２５・・・電子スイッチ。
本発明の第１実施例に示したスイッチング素子縦断面図
、第３図は本発明の第２実施例に示したスイッチング素
子縦断面図、第４図は本発明の第３実施例に示したスイ
ッチング素子縦断面図、第５図は本発明の第４実施例に
示した半導体集積回路の保護回路レイアウト、第６図は
従来の半導体集積回路の保護回路の構成を示す回路図で
ある。 ｌ・・・半導体基板、２・・・Ｎ型半導体埋込層、３・
・・Ｎ型半導体埋込層、５・・・Ｐ型半導体埋込層、６
・・・半導体領域、７・・・半導体領域、８・・・フィ
ールド絶縁膜、 ９・・・ＭＯＳソース・ドレイン、１１・・・入力端子
、１２・・・保護抵抗、１３・・・ダイオード、１４・
・・入力バッファ回路、１５・・・保護ＭＯ８，１６・
・・ゲート絶縁膜、１７・・・ゲート電極、１８・・・
サイドウオールスペーサ、１９・・・絶縁膜、２０・・
・高抵抗ポリシリコン層、２１・・・接続孔、２２・・
・第１層電極配線、２３・・・接続孔、２４・・・第２
層電極配線、２５・・・電子スイッチ。
Claims (1)
- 【特許請求の範囲】 １、内部回路と入力端子又は該内部回路と出力端子を接
続する抵抗と、該抵抗に並列に接続され前記内部回路の
非動作時に非導通となるスイッチング素子とを有する保
護回路を備えた半導体集積回路において、前記スイッチ
ング素子に静電破壊に対する保護手段を設けたことを特
徴とする半導体集積回路。 ２、前記スイッチング素子がＭＯＳＦＥＴであって前記
保護手段がソース及びドレインを高濃度半導体領域で形
成したことを特徴とする請求項１に記載の半導体集積回
路。 ３、前記スイッチング素子がＭＯＳＦＥＴであって前記
保護手段がその半導体基板と半導体領域の間に埋込層を
形成したことを特徴とする請求項１に記載の半導体集積
回路。 ４、前記スイッチング素子がＭＯＳＦＥＴであって前記
保護手段がゲート幅を拡げたことを特徴とする請求項１
に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084503A JP3047242B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084503A JP3047242B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283668A true JPH03283668A (ja) | 1991-12-13 |
| JP3047242B2 JP3047242B2 (ja) | 2000-05-29 |
Family
ID=13832447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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-
1990
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| JP3047242B2 (ja) | 2000-05-29 |
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