JPH1012828A - 半導体装置の保護回路 - Google Patents

Abstract

(57)【要約】 【課題】 １個のパッドに対して１個のクランプ素子
（ＭＩＳＦＥＴ）によって、正および負の極性を持つ静
電気等によるサージ電圧を、ブレークダウンを用いるこ
となく小さい電圧にクランプできるようにする。 【解決手段】 パッド１０と内部回路３との間にＭＩＳ
ＦＥＴ５によるクランプ回路部６を設け、そのクランプ
回路部６に接続するゲート回路部８とによって保護回路
を構成する。そのＭＩＳＦＥＴ５のソース端子及びバル
ク端子はパッド１０と内部回路３とに接続し、ドレイン
端子は第１の電源端子１１と接続し、ゲート端子は上記
ゲート回路部８を構成するゲート回路抵抗１５の一方の
端子とコンデンサ１６の一方の端子とに接続し、そのゲ
ート回路抵抗１５の他方の端子は第２の電源端子１２に
接続し、コンデンサ１６の他方の端子は第１の電源端子
１１に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
（ＩＣ，ＬＳＩ等）などの半導体装置の保護回路に関
し、この種の半導体装置の外部回路との接続端子となる
パッドに、不測に印加される静電気等による高い電圧か
ら内部回路を保護するために、半導体装置に設けられる
保護回路に関する。

【０００２】

【従来の技術】半導体装置の内部回路を静電気等の高い
電圧から保護するための保護回路としては、種々の構成
のものが用いられているが、その一例を図２４に示す。
この図２４は、一般的な保護回路９と内部回路３とを備
える半導体装置の入力回路の一例を示す回路図である。

【０００３】保護回路９はダイオード９１，９２と抵抗
４とからなり、内部回路３はＰチャネルＭＩＳ型電界効
果トランジスタ１とＮチャネルＭＩＳ型電界効果トラン
ジスタ２とから構成されている。ここで、ＭＩＳ型電界
効果トランジスタは、ＭＯＳ型電界効果トランジスタを
含む（金属−絶縁膜−半導体）構造の電界効果トランジ
スタを総称するものであり、以後これを「ＭＩＳＦＥ
Ｔ」と略称する。

【０００４】この半導体装置の入力回路において、パッ
ド１０は、保護回路９を構成するダイオード９１のアノ
ード端子と抵抗４の一方の端子とに接続している。その
抵抗４の他方の端子は、ダイオード９２のカソード端子
と内部回路３を構成するＰチャネルＭＩＳＦＥＴ１及び
ＮチャネルＭＩＳＦＥＴ２の各ゲート端子とに接続して
いる。

【０００５】また、第１の電源端子１１は、Ｐチャネル
ＭＩＳＦＥＴ１の一方の端子と、ダイオード９１のカソ
ード端子とに接続し、第２の電源端子１２は、Ｎチャネ
ルＭＩＳＦＥＴ２の一方の端子とダイオード９２のアノ
ード端子とに接続している。ここで、第１の電源端子１
１には基準電位（ＶDD）が供給され、第２の電源端子１
２には負の電源電位（ＶSS）が供給される。

【０００６】そして、ＰチャネルＭＩＳＦＥＴ１の他方
の端子とＮチャネルＭＩＳＦＥＴ２の他方の端子は、共
に出力端子１３に接続している。静電気は、数ＫＶから
十数ＫＶの電圧で正負の極性をもっており、保護回路９
はパッド１０に不測に印加されるこの静電気から内部回
路３を保護する必要がある。

【０００７】そのため、正極性の静電気がパッド１０に
印加され、ダイオード９１のアノード端子と抵抗４との
接続点に到達すると、ダイオード９１が順方向動作を行
ない、第１の電源端子１１に電流を流す。このダイオー
ド９１に電流が流れはじめる電圧をしきい値電圧とい
う。パッド１０に印加された正極性の電圧は、ダイオー
ド９１の順方向のしきい値電圧値でクランプされるた
め、内部回路３には、この順方向のしきい値電圧以上の
電圧は印加されない。

【０００８】一方、負極性の静電気がパッド１０に印加
され、抵抗４を介してダイオード９２のカソード端子に
到達すると、ダイオード９２が順方向動作を行ない、抵
抗４を介してパッド１０に電流を流す。したがって、パ
ッド１０に印加された負極性の電圧は、ダイオード９２
の順方向のしきい値電圧値でクランプされるため、内部
回路３には、絶対値がこの順方向のしきい値電圧以上の
電圧は加わらない。

【０００９】また抵抗４は、パッド１０と内部回路３と
の間に直列に挿入されているため、静電気による立ち上
がりの鋭いノイズ成分をなまらせる役割を果たしてい
る。ところで、近年のＭＩＳＦＥＴの微細化に伴ない、
ＭＩＳＦＥＴを構成するゲート絶縁膜はますます薄膜化
する傾向にある。ＭＩＳＦＥＴを構成するゲート絶縁膜
が薄膜化すると、その破壊耐量も低下することから、保
護回路の重要性はさらに高くなってきている。

【００１０】上述のような２個のダイオードを用いた従
来技術の保護回路は、そのダイオードのＰＮ接合の面積
に保護能力が依存する。すなわち、図２４に示した半導
体装置において、保護回路９によって内部回路３を保護
し、内部回路３を構成するＭＩＳＦＥＴ１，２の破壊耐
量を向上するためには、保護回路９を構成するダイオー
ド９１，９２のＰＮ接合の面積を増加させればよい。

【００１１】その理由は、ダイオード９１，９２を構成
するＰＮ接合の面積を増加させれば、このダイオード９
１，９２に単位時間当りに大きな電流を流すことがで
き、さらにダイオード９１，９２を構成するＰＮ接合の
単位面積当たりの通電量が減少することから、保護回路
の保護能力は向上する。また、ダイオード９１，９２を
構成するＰＮ接合の単位面積当たりの通電量が減少する
ということは、このＰＮ接合に流れる電流による熱の発
生を抑制できることになる。そのため、ダイオード９
１，９２の熱破壊を防止することができ、それによって
保護回路９自身の破壊を防止することになる。

【００１２】

【発明が解決しようとする課題】しかしながら、ダイオ
ード９１，９２のＰＮ接合の面積を増加することには大
きな問題がある。すなわち、それは半導体装置における
保護回路９が占有する面積を増加することになる。図２
４に示した従来の保護回路９は、パッド１０に印加され
る静電気による高い電圧をクランプして内部回路３を保
護するためには、正と負との極性を持つ静電気に対応
し、各極性の電圧に対して別のクランプ素子であるダイ
オード９１，９２を必要とする。

【００１３】そのため、クランプ素子であるダイオード
のＰＮ接合の面積を増加することによって保護回路の保
護能力を向上させようとすると、保護回路の占有する設
置面積は非常に大きなものになる。さらに、その両ダイ
オードに高電圧によるサージ電流を流し得る異なる極性
の電源配線を形成するスペースも必要になる。これは、
パッド１０の周辺に設置する保護回路９以外の他の回路
の設置面積を圧迫し、ひいては半導体装置全体の面積増
加につながる。したがって、この手段は半導体装置の面
積を縮小してコストダウンを図る要求に逆行するので、
好ましくない。

【００１４】そのため、半導体装置全体の面積が増加し
ないように、保護回路９の占有する設置面積を縮小する
と、保護回路９を構成するダイオード９１，９２のＰＮ
接合の面積が充分確保できなくなり、パッド１０に印加
される静電気から内部回路３を保護する能力が低下する
ばかりか、保護回路９の各電源配線の幅も狭くなるため
電流容量が低下し、保護回路９自身も破壊される恐れが
ある。

【００１５】そこで、図２５に示すように、保護回路
９′を構成するクランプ素子をダイオード９１のみにし
て、パッド１０に負の高電圧が印加されたときには、こ
のダイオード９１のブレークダウン電圧でその電圧をク
ランプするようにした保護回路も使用されている。この
ようにすれば、１個のパッドに対して１個のクランプ素
子で済み、その電源配線も一方の極性だけよいため、そ
のクランプ素子であるダイオードのＰＮ接合の面積を増
加し、その電源配線の幅も広くして耐久性を高めること
が可能になる。

【００１６】しかしながら、この保護回路９′によれ
ば、パッド１０に正極性の電圧が印加された場合のクラ
ンプ電圧は、ダイオード９１の順方向のしきい値電圧値
であるが、パッド１０に負極性の電圧が印加された場合
のクランプ電圧は、ダイオード９１のブレークダウン電
圧（約５０Ｖ）となるため、かなり大きな電圧になる。
しかも、ダイオードがブレークダウンを繰り返すと劣化
するという問題もあり、やはり好ましくなかった。

【００１７】この発明は、このような問題を解決するた
めになされたものであり、１パッドにつき１個のクラン
プ素子で、ブレークダウンを使用せずに、静電気による
正極性及び負極性の高い電圧が半導体装置のパッドに印
加されても、内部回路を確実に保護できるようにし、且
つ半導体装置における保護回路以外の回路を設置する面
積を圧迫することなく、保護回路自身の破壊も生じない
ようにした半導体装置の保護回路を提供することを目的
とする。

【００１８】

【課題を解決するための手段】この発明は上記の目的を
達成するため、半導体装置のパッドと内部回路との間に
設けるクランプ回路部と、そのクランプ回路部に接続す
るゲート回路部とによって保護回路を構成する。そのク
ランプ回路部はＭＩＳ型電界効果トランジスタ（ＭＩＳ
ＦＥＴ）を有し、ゲート回路部はゲート回路抵抗とコン
デンサとを有する。

【００１９】そして、クランプ回路部のＭＩＳＦＥＴの
ソース端子とバルク端子とは、上記パッドと内部回路と
に接続する。そのＭＩＳＦＥＴのドレイン端子は第１の
電源端子と接続し、ゲート端子はゲート回路部を構成す
るゲート回路抵抗の一方の端子とコンデンサの一方の端
子とに接続する。そのゲート回路抵抗の他方の端子は第
２の電源端子に接続し、前記コンデンサの他方の端子は
前記第１の電源端子に接続する。

【００２０】この半導体装置の保護回路によれば、正極
性のサージ電圧がパッドに印加されると、ＭＩＳＦＥＴ
の一方の端子から半導体基板に電流を流し、ＭＩＳＦＥ
Ｔのバルク端子及びドレイン端子を介して第１の電源に
電流を流す。それによって、正のサージ電圧はＰＮ接合
の順方向のしきい値電圧にクランプされる。

【００２１】また、負極性のサージ電圧がパッドに印加
されると、ＭＩＳＦＥＴのソース端子に加わる静電気に
よる負のサージ電圧と、ゲート回路抵抗を介して第２の
電源に接続するＭＩＳＦＥＴのゲート端子との間の電位
差により、このＭＩＳＦＥＴがオンする。それによっ
て、第１の電源からＭＩＳＦＥＴのドレイン端子及びソ
ース端子を介してパッドへ電流を流す。したがって、負
のサージ電圧は、このＭＩＳＦＥＴのオン時のソース・
ドレイン間の電位差にクランプされる。

【００２２】半導体装置が、複数のパッドと該複数の各
パッドを介して信号のやり取りを行なう複数の内部回路
とを有する場合には、上記クランプ回路部をその複数の
パッドと複数の内部回路との間にそれぞれ設け、その各
クランプ回路部のＭＩＳＦＥＴゲート端子を、１つのゲ
ート回路部のゲート回路抵抗の一方の端子とコンデンサ
の一方の端子とに共通に接続すればよい。

【００２３】また、上記クランプ回路部に、パッドとＭ
ＩＳＦＥＴのソース端子及びバルク端子との間に介挿さ
れる第１の抵抗と、そのソース端子及びバルク端子と内
部回路との間に介挿される第２の抵抗とを設けることに
より、その保護性能を高めることができる。その第１の
抵抗と前記第２の抵抗のうち、少なくとも前記第１の抵
抗を薄膜抵抗によって構成することにより、ラッチアッ
プ防止効果を得ることができる。

【００２４】また、上記クランプ回路部のＭＩＳＦＥＴ
として、高耐圧ＭＩＳＦＥＴを使用することによって、
上記ゲート回路部を省略して、高耐圧ＭＩＳＦＥＴのゲ
ート端子を直接第２の電源端子に接続することが可能に
なる。

【００２５】

【発明の実施の形態】以下、図面を用いて、この発明に
よる半導体装置の保護回路の幾つかの実施形態を説明す
る。

【００２６】〔第１の実施形態〕図１は、この発明の第
１の実施形態の半導体装置の保護回路と内部回路とを示
す回路図であり、前述した従来例の図２４と同じ部分に
は同じ符号を付してある。この図１に示す保護回路は、
半導体装置のパッド１０と内部回路３との間に設けたク
ランプ回路部６と、そのクランプ回路部６に接続するゲ
ート回路部８とから構成される。

【００２７】パッド１０は半導体装置の内部回路３と外
部の回路などとの間で電気信号をやり取りするための端
子の役割を持ち、半導体装置に用いるアルミニウムなど
からなる金属配線と同一の材質で形成されている。クラ
ンプ回路部６は、ＮチャネルのＭＩＳ型電界効果トラン
ジスタ（ＭＩＳＦＥＴ）５で構成され、このクランプ回
路部６に接続するゲート回路部８は、ゲート回路抵抗１
５とコンデンサ１６とによって構成されている。

【００２８】そして、この図１に示す保護回路におい
て、クランプ回路部６のＭＩＳＦＥＴ５のソース端子Ｓ
とバルク端子Ｂとの接続端子は、パッド１０と、内部回
路３を構成するＰチャネルＭＩＳＦＥＴ１のゲート端子
とＮチャネルＭＩＳＦＥＴ２のゲート端子とに接続して
いる。ＭＩＳＦＥＴ５のドレイン端子Ｄは第１の電源端
子１１と接続し、ゲート端子Ｇはゲート回路部８を構成
するゲート回路抵抗１５の一方の端子とコンデンサ１６
の一方の端子とに接続し、そのゲート回路抵抗１５の他
方の端子は第２の電源端子１２に接続し、コンデンサ１
６の他方の端子は第１の電源端子１１に接続している。

【００２９】その第１の電源端子１１には基準電位（Ｖ
DD）が供給され、第２の電源端子１２には負の電源電位
（ＶSS）が供給される。図２及び図３は、図１に示した
クランプ回路部６を模式的に示す断面図であり、図２は
正のサージ電圧をクランプする場合の動作を説明するた
めの図、図３は負のサージ電圧をクランプする場合の動
作を説明するための図である。

【００３０】図１乃至図３に示すＮチャネルのＭＩＳＦ
ＥＴ５は、そのソース，ゲート，ドレイン，バルクの各
端子を、Ｓ，Ｇ，Ｄ，Ｂの各記号で示している。これら
はそれぞれＭＩＳＦＥＴを構成するものであり、それぞ
れの端子の英字頭文字を記号として示している。

【００３１】図２及び図３に示すクランプ回路部６は、
Ｎ型の半導体基板１００に、その半導体基板１００と異
なる導電型の不純物の領域を形成するＰ型のウェル１０
１を設け、そこにＮチャネルのＭＩＳＦＥＴ５を構成し
ている。すなわち、そのＰ型のウェル１０１内に、ＭＩ
ＳＦＥＴ５のバルク端子Ｂを形成するＰ型の拡散層５３
と、ソース端子Ｓを形成する半導体基板１００と同じ導
電型の不純物のＮ型の拡散層５２と、このＮ型の拡散層
５２から離間してドレイン端子Ｄを形成するＮ型の拡散
層５１とを設け、その拡散層５２と拡散層５１との間の
上部にゲート端子Ｇを形成するゲート電極５０を設けて
いる。

【００３２】ここで、ＮチャネルのＭＩＳＦＥＴ５のゲ
ート端子Ｇを形成するゲート電極５０は、多結晶シリコ
ンで構成する。Ｎ型の半導体基板１００のＰ型のウェル
１０１の周囲には、Ｎ型の拡散層５５を形成し、それを
第１の電源端子１１に接続している。ＭＩＳＦＥＴ５の
ドレイン端子Ｄを形成するＮ型の拡散層５１も第１の電
源端子１１に接続している。

【００３３】ＭＩＳＦＥＴ５のバルク端子Ｂを形成する
Ｐ型の拡散層５３とソース端子Ｓを形成するＮ型の拡散
層５２は共通の接続端子５６を介して図１に示したパッ
ドに接続される。ゲート端子Ｇを形成するゲート電極５
０は、ゲート接続端子５７を介して図１に示したゲート
回路部８に接続し、そのゲート回路抵抗１５を介して第
２の電圧端子に接続される。

【００３４】図４は、図１におけるクランプ回路部６を
模式的に示す平面図である。この図４において、多数の
小さい正方形のドットは、それぞれ下側の拡散層又は電
極と上側の端子（配線）とを接続するコンタクトホール
を示している。

【００３５】図５は、図４のＡ−Ａ線に沿う実際形状に
近い拡大断面図である。この図５において、５９は半導
体基板１００及びウェル１０１上に形成したフィールド
酸化膜で、各拡散層５１，５２，５３，５５を互いに絶
縁している。６０は第１の電源端子１１，接続端子５
６，およびゲート電極５０を互いに絶縁する絶縁層であ
る。５４はゲート電極５０とウェル１０１の上面との間
に形成したゲート絶縁層である。

【００３６】つぎに、この半導体装置の保護回路の動作
を主に図１乃至図３を用いて説明する。まず、保護回路
を構成するクランプ回路部６の電圧クランプ特性につい
て説明する。まず、正極性の静電気が図１に示すパッド
１０に印加されると、その正のサージ電圧がパッド１０
からクランプ回路部６を構成するＮチャネルのＭＩＳＦ
ＥＴ５のソース端子Ｓとバルク端子Ｂとの接続端子５６
（図２）に到達する。

【００３７】図２に示すＮチャネルのＭＩＳＦＥＴ５の
バルク端子Ｂを形成するＰ型の拡散層５３とＰ型のウェ
ル１０１とは同一導電型であるため、Ｐ型のウェル１０
１は瞬時にＰ型の拡散層５３と同電位になる。そのＰ型
のウェル１０１と、ＮチャネルのＭＩＳＦＥＴ５のドレ
イン端子Ｄを形成するＮ型の拡散層５１とによってＰＮ
接合を形成している。

【００３８】ＮチャネルのＭＩＳＦＥＴ５のソース端子
Ｓとバルク端子Ｂに到達する正極性のサージ電圧によ
り、Ｐ型のウェル１０１とＮ型の拡散層５１とによって
形成されるＰＮ接合が順方向となる電界が加わる。ＰＮ
接合のしきい値電圧は、前述のようにＰＮ接合に電流が
流れはじめる電圧のことをいう。特に、ＰＮ接合に順方
向に電界をかけた場合に電流が流れ始める電圧を、順方
向のしきい値電圧という。ＰＮ接合のしきい値電圧はＰ
型半導体とＮ型半導体との不純物濃度で決まり、不純物
濃度が濃い程しきい値電圧が低くなることはよく知られ
ている。

【００３９】通常は、ＮチャネルのＭＩＳＦＥＴ５のバ
ルク端子Ｂを形成するＰ型の拡散層５３や、ドレイン端
子Ｄを形成するＮ型の拡散層５１の不純物濃度は、Ｐ型
のウェル１０１に比較して濃く、したがってこれらで構
成するＰＮ接合の順方向のしきい値電圧は低い。

【００４０】パッド１０に印加される正極性の静電気に
よる電圧は、Ｐ型のウェル１０１とＮ型の拡散層５１と
の間に構成されるＰＮ接合の順方向のしきい値電圧より
はるかに高いため、このＰＮ接合は順方向動作を行な
い、図２に矢印線で示すように、基準電位を供給する第
１の電源端子１１に正のサージ電流Ｉspを流す。

【００４１】また、Ｐ型のウェル１０１とＮ型の半導体
基板１００との間にもしきい値電圧が幾分高いＰＮ接合
が形成されており、それも順方向動作をするため、若干
の電流は図２に矢印破線で示すように、そのＰＮ接合面
及びＮ型の拡散層５５を通して第１の電源端子１１に流
れる。それによって、パッド１０に印加される正極性の
サージ電圧は、このＰＮ接合の低いしきい値電圧でクラ
ンプされ、図１に示す内部回路３にはそれ以上の電圧が
印加されることはない。

【００４２】次に、負極性の静電気が図１に示すパッド
１０に印加された場合の動作を、図３を用いて説明す
る。負極性の静電気による負のサージ電圧は図１に示す
パッド１０からクランプ回路部６を構成するＮチャネル
のＭＩＳＦＥＴ５のソース端子Ｓとバルク端子Ｂとに到
達する。

【００４３】すると、正の極性の静電気による正のサー
ジ電圧が印加されたときと同様に、Ｐ型のウェル１０１
はたちまちＰ型の拡散層５３と同電位になる。Ｎチャネ
ルのＭＩＳＦＥＴ５のドレイン端子Ｄを形成するＮ型の
拡散層５１は、基準電位を供給する第１の電源１１に接
続しているため、Ｐ型のウェル１０１とＮ型の拡散層５
１で構成するＰＮ接合には逆方向の電界が加わる。

【００４４】ところで、ＰＮ接合に逆方向に電界をかけ
た場合に電流が流れ始める電圧を逆方向のしきい値電圧
といい、一般的にはブレークダウン電圧という。とくに
ＰＮ接合に逆方向の電界がかかり電流を流す現象をブレ
ークダウン現象という。ＰＮ接合のブレークダウン電圧
は、Ｐ型半導体とＮ型半導体との不純物濃度で決まる
が、一般的に通常のＭＩＳＦＥＴの動作に影響しないよ
うに、ＭＩＳＦＥＴがオンする電圧をはるかに超える電
圧である。

【００４５】Ｐ型のウェル１０１とＭＩＳＦＥＴ５のド
レイン端子Ｄを形成するＮ型の拡散層５１とによって構
成されるＰＮ接合は、前述のように逆方向の電界が加わ
る。しかし、ＭＩＳＦＥＴ５のゲート端子Ｇには、ゲー
ト回路部８を構成するゲート回路抵抗１５を介して第２
の電源端子１２の負の電源電位が加わっている。このゲ
ート端子Ｇに加わる負の電源電位に対して、ソース端子
Ｓとバルク端子Ｂとに加わる負のサージ電圧ははるかに
大きな負の電位であるため、この電位差によりたちまち
ＮチャネルのＭＩＳＦＥＴ５はオンする。

【００４６】このため、Ｐ型のウェル１０１とドレイン
端子Ｄを形成するＮ型の拡散層５１とによって構成され
るＰＮ接合がブレークダウン現象により電流を流すより
前に、ＮチャネルのＭＩＳＦＥＴ５のソース端子Ｓを形
成するＮ型の拡散層５２とドレイン端子Ｄを形成するＮ
型の拡散層５１とが導通する。したがって、図３に矢印
線によって示すように、拡散層５１に接続している基準
電位を供給する第１の電源端子１１から拡散層５２及び
接続端子５６を介してパッド１０へ、負のサージ電流Ｉ
snを流す。

【００４７】ＮチャネルのＭＩＳＦＥＴ５がオンする時
の、ソース端子Ｓとドレイン端子Ｄとの間の導通抵抗は
小さいために、ソース端子Ｓとドレイン端子Ｄとの間に
生ずる電位差も小さい。したがって、この小さい電位差
でサージ電圧をクランプするために、第１図に示す内部
回路３にはこれ以上の電位差が加わることはない。次
に、保護回路を構成するゲート回路部８のクランプ回路
部６に対する保護特性について説明する。

【００４８】図１に示すゲート回路部８を構成するゲー
ト回路抵抗１５とコンデンサ１６とは、負の電源電位を
供給する第２の電源端子１２に重畳される静電気などに
よるノイズ性の電圧変動に対して、クランプ回路部６を
構成するＮチャネルのＭＩＳＦＥＴ５のゲート端子Ｇを
保護する役割をもっている。ゲート回路部８は、クラン
プ回路部６を構成するＮチャネルのＭＩＳＦＥＴ５のゲ
ート端子Ｇにゲート回路抵抗１５を介して、負の電源電
位を供給する第２の電源端子１２と接続している。

【００４９】第２の電源端子１２に供給される負の電源
電位に、静電気などによるノイズ性の電圧変動が重畳さ
れる場合がある。すなわち、第２の電源端子１２に、正
あるいは負の極性を持つ静電気などによる電圧が直接的
に印加される場合と、半導体装置を構成する回路等を伝
達して間接的に印加される場合とがあり、これらがノイ
ズ性の電圧変動として負の電源電位に重畳される。

【００５０】これらのいずれの場合であっても、クラン
プ回路部６を構成するＮチャネルのＭＩＳＦＥＴ５のゲ
ート端子Ｇは、第２の電源端子１２に直接接続している
と、前述のノイズ性の電圧変動がゲート端子Ｇに印加さ
れ、ＮチャネルのＭＩＳＦＥＴ５を誤動作させてしま
う。具体的には、パッド１０を介して内部回路３がやり
取りする正常な電気信号を、ＮチャネルのＭＩＳＦＥＴ
５がオンすることにより、基準電位を供給する第１の電
源端子１１との間でクランプしてしまう。

【００５１】それによって、内部回路３に正常な電気信
号のやり取りがなされなくなり、誤動作が生じる。ま
た、負の電源電位を供給する第２の電源端子１２に重畳
されるノイズ性の電圧変動の強度によっては、Ｎチャネ
ルのＭＩＳＦＥＴ５のゲート端子Ｇが破壊されてしまう
ことがある。

【００５２】そのため、ゲート回路部８を構成するゲー
ト回路抵抗１５とコンデンサ１６とが、負の電源電位を
供給する第２の電源端子１２と、基準電位を供給する第
１の電源端子１１と、クランプ回路部６を構成するＮチ
ャネルのＭＩＳＦＥＴ５のゲート端子Ｇとの間にそれぞ
れ接続されている。

【００５３】このコンデンサ１６の持つ容量成分とゲー
ト回路抵抗１５の持つ抵抗成分とによって構成されるＣ
Ｒ時定数により、負の電源電位を供給する第２の電源端
子１２に重畳されるノイズ性の電圧変動を減衰させる。
それにより、クランプ回路部６を構成するＮチャネルの
ＭＩＳＦＥＴ５のゲート端子Ｇの誤動作や破壊を防止す
る。

【００５４】ゲート回路部８を構成するコンデンサ１６
の容量成分は、内部回路３を構成するＰチャネルＭＩＳ
ＦＥＴ１やＮチャネルＭＩＳＦＥＴ２のゲート端子に寄
生する浮遊容量の数倍程度でよい。一例をあげると５倍
程度でよく、好ましくはこのコンデンサ１６の容量は大
きければ大きいほどよい。以上説明したこの発明の第１
の実施形態の半導体装置の保護回路による特徴的な動作
をまとめると、以下に記すようなものである。

【００５５】正極性の静電気によるサージ電圧がパッド
１０に印加されると、クランプ回路部６を構成するＮチ
ャネルのＭＩＳＦＥＴ５のＰ型のウェル１０１とＮ型の
ドレイン端子Ｄ及びＮ型の半導体基板１００とによっ
て、それぞれ構成されるＰＮ接合が順方向にバイアスさ
れ、その順方向動作によって基準電位を供給する第１の
電源端子１１に正のサージ電流を流す。そのため、正極
性のサージ電圧は、このＰＮ接合の低いしきい値電圧で
クランプされる。

【００５６】また、負極性の静電気によるサージ電圧が
パッド１０に印加されると、クランプ回路部６を構成す
るＮチャネルのＭＩＳＦＥＴ５のバルク端子Ｂとソース
端子Ｓとに対して、ゲート端子Ｇが接続しているゲート
回路部８から供給される負の電源電位との間で、このＮ
チャネルのＭＩＳＦＥＴ５をオンする電界が加わるた
め、そのソース端子Ｓとドレイン端子Ｄとの間が導通
し、基準電位を供給する第１の電源端子１１からパッド
１０にサージ電流を流す。そのため、負極性のサージ電
圧は、ＭＩＳＦＥＴ５のソース端子Ｓとドレイン端子Ｄ
との間に生ずる小さい電位差にクランプされる。

【００５７】この第１の実施形態の半導体装置の保護回
路は、従来の保護回路に比べて大きな特徴をもつ。すな
わち、図２４に示した従来の保護回路は、パッド１０に
印加される正と負のサージ電圧をクランプするために、
クランプ素子として２個のダイオードが必要であった。
しかしながら、図１に示す半導体装置の保護回路によれ
ば、パッド１０に印加される正と負のサージ電圧をクラ
ンプするためのクランプ回路部６には、クランプ素子と
して１個のＮチャネルのＭＩＳＦＥＴ５を設けているだ
けである。

【００５８】さらに、図２４に示した従来の保護回路の
保護能力を向上させるためには、２個のダイオード９
１，９２のＰＮ接合を大きくする必要がある。しかし、
それは前述のとおり、半導体装置内の保護回路が占有す
る面積が大きくなって、他の回路を設置する面積を圧迫
するという問題があった。

【００５９】これに対し、図１に示す半導体装置の保護
回路の保護能力を向上させるためには、ＮチャネルのＭ
ＩＳＦＥＴ５を大きくすればよい。具体的には、図２乃
至図５に示したＮチャネルのＭＩＳＦＥＴ５を構成する
バルク端子Ｂ，ソース端子Ｓ，およびドレイン端子Ｄに
各々対応する、Ｐ型の拡散層５３，Ｎ型の拡散層５２，
およびＮ型の拡散層５１と、Ｎ型の半導体基板１００の
設置面積を大きくすればよい。

【００６０】これは、図２４に示した従来の保護回路の
ダイオード９１，９２のＰＮ接合の面積を増加させるの
と同様な効果がある。ところが、この図２４に示した従
来の保護回路と比較して、この発明による図１乃至図５
に示した半導体装置の保護回路は、パッド１個に対して
クランプ素子がＭＩＳＦＥＴ一つでよいため、半導体装
置におけるクランプ素子の設置面積は非常に小さくて済
む。したがって、このＭＩＳＦＥＴ５が充分な保護能力
を持つように設置しても、他の回路を設置する面積を圧
迫するという問題は生じない。

【００６１】この保護回路を構成するクランプ素子が一
つであることによる利点はさらにある。すなわち、図２
４に示した従来の保護回路においては、電源系の配線と
して、基準電位を供給する配線と負の電源電位を供給す
る配線とが必要であった。この発明による図１に示す半
導体装置の保護回路に必要な電源系の配線も、基準電位
を供給する第１の電源端子１１用と負の電源電位を供給
する第２の電源端子１２用とが必要である。

【００６２】しかし、従来の保護回路の動作は、前述の
とおり図２４に示したクランプ素子であるダイオード９
１，９２に電流を流してなされる。このダイオード９
１，９２には、パッド１０に印加される静電気等による
高い電圧をクランプするため、非常に大きな電流が流れ
る。

【００６３】半導体装置における配線は、一般にアルミ
ニウムなどの金属配線を用いる。そして、その金属配線
に通電する電流が多い場合は、金属配線の幅寸法を広く
するなどの配線の配置手法を用い、通電による発熱など
のストレスで生じる金属配線の溶断に対処する。このよ
うな理由によって、図２４に示した従来の保護回路を実
現するためには、ダイオード９１と第１の電源端子１
１、ダイオード９２と第２の電源端子１２とをそれぞれ
接続する金属配線は非常に幅の広いものが必要であっ
た。

【００６４】これに対し、この発明による図１に示す半
導体装置の保護回路は、その保護動作において、負の電
源電位を供給する第２の電源端子１２には電流を流すこ
とはない。したがって、負の電源電位を供給する第２の
電源端子１２に接続する配線である、ＭＩＳＦＥＴ５の
ゲート端子Ｇとゲート回路部８を構成するゲート回路抵
抗１５と第２の電源端子１２とを接続する金属配線は、
大電流の通電に耐える必要なく、通常の内部回路の配線
に用いる金属配線と同等の幅寸法でよい。

【００６５】したがって、この発明の第１の実施の形態
の半導体装置の保護回路は、ひとつのクランプ素子で半
導体装置に印加される正と負の２種類の極性のサージ電
圧を、１本の金属配線で第１の電源端子１１に通電して
吸収することができる。

【００６６】すなわち、印加されるサージ電圧の極性に
関係なくクランプ素子はひとつでよいため、非常にコン
パクトな保護回路を構成できる。しかも、図２５に示し
た従来例のように、一方の極性のサージ電圧に対してク
ランプ素子のブレークダウン動作によって保護を計るよ
うなことはないので、クランプ電圧が高くなったり、ク
ランプ素子の劣化を早めたりする恐れもない。

【００６７】〔第２の実施形態〕次に、この発明の第２
の実施形態の半導体装置の保護回路を図６によって説明
する。図６において、図１と同じ部分には同一の符号を
付している。図６に示す半導体装置は、複数のパッド１
０ａ．．．１０ｎと、その各パッドを介して信号のやり
とりを行なう複数の内部回路３ａ．．．３ｎとを有す
る。

【００６８】そして、保護回路は、複数のパッド１０
ａ．．．１０ｎと複数の内部回路３ａ．．．３ｎとの間
にそれぞれ設けられた複数のクランプ回路部６ａ．．．
６ｎと、その各クランプ回路部６ａ．．．６ｎに接続さ
れるひとつのゲート回路部８とによって構成されてい
る。

【００６９】複数のクランプ回路部６ａ．．．６ｎは、
それぞれＮチャネルのＭＩＳＦＥＴ５ａ．．．５ｎで構
成され、ゲート回路部８はゲート回路抵抗１５とコンデ
ンサ１６とによって構成されている。このクランプ回路
部８の構成は、前述した第１の実施形態における図１に
示したクランプ回路部８の構成と同じである。

【００７０】つぎに、この半導体装置の保護回路の各構
成要素の接続状態を説明する。図６に示すように、複数
のパッド１０ａ．．．１０ｎは、それぞれクランプ回路
部６ａ．．．６ｎを構成するＮチャネルのＭＩＳＦＥＴ
５ａ．．．５ｎのソース端子Ｓとバルク端子Ｂの接続端
子と、内部回路３ａ．．．３ｎを構成するＰチャネルの
ＭＩＳＦＥＴ１及びＮチャネルのＭＩＳＦＥＴ２の各ゲ
ート端子とに接続し、ＮチャネルのＭＩＳＦＥＴ５
ａ．．．５ｎの各ドレイン端子Ｄは、それぞれ第１の電
源端子１１に接続する。

【００７１】ＮチャネルのＭＩＳＦＥＴ５ａ．．．５ｎ
の各ゲート端子Ｇは、それぞれゲート回路部８を構成す
るゲート回路抵抗１５の一方の端子とコンデンサ１６の
一方の端子に接続し、そのゲート回路抵抗１５の他方の
端子は第２の電源端子１２に接続し、コンデンサ１６の
他方の端子は第１の電源端子１１に接続する。

【００７２】この第２の実施形態の半導体装置の保護回
路は、図１に示した第１の実施形態の半導体装置の保護
回路の特徴的な機能を有しつつ、さらに保護回路として
の面積を低減することが可能である。すなわち、半導体
装置の複数のパッド１０ａ．．．１０ｎと複数の内部回
路３ａ．．．３ｎとの間に、それぞれ設けるクランプ回
路部６ａ．．．６ｎに対して、その各クランプ回路部６
ａ．．．６ｎに接続するゲート回路部８は一つだけ設け
ているからである。

【００７３】ゲート回路部８は、各クランプ回路部６
ａ．．．６ｎを構成するＮチャネルのＭＩＳＦＥＴ５
ａ．．．５ｎのゲート端子Ｇに電位を供給するものであ
るから、半導体装置のある部分に一つだけ設けてもなん
ら問題ない。したがって、この第２の実施形態の半導体
装置の保護回路によれば、前述した第１の実施形態の場
合と同じ効果が得られるが、さらに、パッド回りの保護
回路が占有する設置面積を低減できるので、パッド周辺
に設ける保護回路以外の他の回路の占有する設置面積を
圧迫することがないため、半導体装置の低面積化に非常
に効果的である。

【００７４】〔第３の実施形態〕次に、この発明の第３
の実施形態の半導体装置の保護回路を図７によって説明
する。図７において、図１と同じ部分には同一の符号を
付してあり、それらの説明は省略する。この図７に示す
半導体装置の保護回路において、図１に示した半導体装
置の保護回路と相違するのは、クランプ回路部６をＮチ
ャネルのＭＩＳＦＥＴ５と第１の抵抗４１及び第２の抵
抗４２とによって構成した点のみである。

【００７５】そして、その第１の抵抗４１は、パッド１
０とＮチャネルのＭＩＳＦＥＴ５のソース端子Ｓとバル
ク端子Ｂの接続端子との間に介挿され、第２の抵抗４２
は、ＭＩＳＦＥＴ５のソース端子Ｓとバルク端子Ｂの接
続端子と内部回路３を構成するＰチャネルＭＩＳＦＥＴ
１及びＮチャネルＭＩＳＦＥＴ２の各ゲート端子との間
に介挿されている。その他の構成は、図１に示したこの
発明の第１の実施形態の半導体装置の保護回路と同じで
ある。

【００７６】この第３の実施形態において、クランプ回
路部６に設けた第１の抵抗４１と第２の抵抗４２とは電
流制限素子として働き、ＮチャネルのＭＩＳＦＥＴ５と
内部回路３とを保護する役割をもっている。正あるいは
負のいずれの極性を持つ静電気がパッド１０に印加され
る場合でも、クランプ回路部６を構成するＮチャネルの
ＭＩＳＦＥＴ５に電流が流れる。したがって、第１の抵
抗４１はそのＭＩＳＦＥＴ５に流れる電流を制限し、Ｍ
ＩＳＦＥＴ５自体の破壊を防止する。

【００７７】クランプ回路部６を構成する第２の抵抗４
２は、ＮチャネルのＭＩＳＦＥＴ５と内部回路３との間
に設けている。これにより、パッド１０からクランプ回
路部６をぬけて内部回路３に流れる電流を制限し、内部
回路３の破壊を防止する。このように、この図７に示す
第３の実施形態の半導体装置の保護回路は、図１に示し
た第１の実施形態の半導体装置の保護性能をさらに向上
させることができる。

【００７８】その上、第１の抵抗４１がクランプ回路６
を、第２の抵抗４２が内部回路３を保護しているため、
クランプ回路６にかかる負担は第１の実施形態と比べて
小さくなり、クランプ回路全体をより小さくすることが
できる。

【００７９】ただし、このクランプ回路部６の第１の抵
抗４１と第２の抵抗４２とは、パッド１０と内部回路３
との間に直列に接続されているため、内部回路３が高速
動作する場合の妨げとなる。そこで、この半導体装置の
設計に際しては、内部回路３がパッド１０を介して外部
回路と高速で信号のやり取りを行なうことを考慮して、
第１の抵抗４１と第２の抵抗４２の抵抗値として、その
信号伝達の妨げにならない範囲の抵抗値を選ぶ必要があ
る。

【００８０】〔第４の実施形態〕次に、この発明の第４
の実施形態の半導体装置の保護回路を図８によって説明
する。図８において、図６及び図７と同じ部分には同一
の符号を付してあり、それらの説明は省略する。

【００８１】この図８に示すこの発明の第４の実施の形
態の半導体装置の保護回路は、複数のパッド１０
ａ．．．１０ｎと複数の内部回路３ａ．．．３ｎとの間
に、それぞれ設けたクランプ回路部６ａ．．．６ｎと、
それらに接続する一つのゲート回路部８とによって構成
している。これは、図６に示した第２の実施形態と同じ
である。但し、各クランプ回路部６ａ．．．６ｎは、Ｎ
チャネルのＭＩＳＦＥＴ５ａ．．．５ｎと第１の抵抗４
１及び第２の抵抗４２によって構成しており、この点は
図７に示した第３の実施形態と同じである。

【００８２】したがって、この第４の実施形態の半導体
装置の保護回路によれば、図３に示した第２の実施形態
の半導体装置の保護回路と同様に、パッド回りの保護回
路が占有する設置面積を低減できるので、半導体装置の
低面積化に非常に効果的であり、且つ図７に示した第３
の実施形態の半導体装置の保護回路と同様に半導体装置
の保護性能を高めることができる。

【００８３】〔第５の実施形態〕次に、この発明の第５
の実施形態の半導体装置の保護回路を図９乃至図１８に
よって説明する。図９は、この発明の第５の実施形態の
半導体装置の保護回路と内部回路とを示す回路図であ
り、図１と同じ部分には同一の符号を付してある。この
図９に示す半導体装置の保護回路において、パッド１０
と内部回路３との間に接続するクランプ回路部６′は、
Ｎチャネルの高耐圧ＭＩＳＦＥＴ５′で構成する。

【００８４】そして、図１に示した半導体装置の保護回
路におけるゲート回路部８を省略して、クランプ回路部
６′を構成するＮチャネルの高耐圧ＭＩＳＦＥＴ５′の
ゲート端子Ｇを、直接第２の電源端子１２に接続する。
その他の回路構成は、図１に示した第１の実施形態と同
様である。したがって、この第５の実施形態の半導体装
置の保護回路によっても、図１に示した第１の実施形態
の半導体装置の保護回路と同様な機能が得られ、さらに
ゲート回路部が不要になるだけ、その設置面積を低減す
ることができる。

【００８５】そのため、この第５の実施の形態の半導体
装置の保護回路では、クランプ回路部６′を構成するク
ランプ素子として、高耐圧ＭＩＳＦＥＴ５′を使用して
いる。この高耐圧ＭＩＳＦＥＴ５′は、そのゲート端子
Ｇの構成が、第１乃至第４の実施形態で使用したＭＩＳ
ＦＥＴ５と若干異なっている。そこで、以下にこのＮチ
ャネルの高耐圧ＭＩＳＦＥＴ５′の構造例を説明する。

【００８６】（第１の例）図１０及び図１１は、その第
１の例を示す図４及び図５と同様な平面図及び断面図で
あり、図４及び図５と必ずしも同じではないが対応する
部分には同じ符号を付している。

【００８７】ＭＩＳＦＥＴ５の破壊の主な要因は、その
ゲート端子Ｇを構成するゲート電極とゲート絶縁膜であ
る。そこで、この図１０及び図１１に示す高耐圧型のＮ
チャネルのＭＩＳＦＥＴ５′は、ゲート絶縁層５４とし
てフィールド酸化膜５９を使用し、さらに絶縁層６０を
介して、その上にアルミニウムなどの金属配線によるゲ
ート電極５０を設けている。このように構成することに
よって、第２の電源端子１２の電圧に重畳する静電気に
よるノイズ性の電圧変動に対する破壊耐量が著しく向上
する。

【００８８】（第２の例）図１２及び図１３は、Ｎチャ
ネルの高耐圧ＭＩＳＦＥＴ５′の第２の例を示す図４及
び図５と同様な平面図及び断面図であり、図４及び図５
と必ずしも同じではないが対応する部分には同じ符号を
付している。

【００８９】この例では、ゲート電極５０を図４及び図
５に示したＭＩＳＦＥＴ５と同様に多結晶シリコンによ
って形成しているが、ゲート絶縁層５４としてフィール
ド酸化膜５９を用い、その多結晶シリコンによるゲート
電極５０の全長に亘ってアルミ配線によるゲート接続端
子５７を載せ、両者を接続するコンタクトホール６１を
ゲート部全体に多数配置している。

【００９０】このように、ＭＩＳＦＥＴ５′のゲート端
子Ｇを構成することによっても、その破壊耐量を向上す
ることができる。なお、ゲート電極５０を多結晶シリコ
ンに代えてアルミゲートにしてもよい。それによって、
応答速度を速め、しきい値電圧を下げることができる。

【００９１】（第３の例）図１４は、Ｎチャネルの高耐
圧ＭＩＳＦＥＴ５′の第３の例を示す図１３と同様な断
面図であり、図１３と必ずしも同じではないが対応する
部分には同じ符号を付している。

【００９２】この例では、ゲート電極５０は多結晶シリ
コンによって形成しており、ゲート絶縁層５４も、図１
に示したＮチャネルのＭＩＳＦＥＴ５と同様に薄い絶縁
膜である。しかし、ソース端子Ｓを形成するＮ型の拡散
層５２及びドレイン端子Ｄを形成するＮ型の拡散層５１
と、ゲート電極５０との間に間隔を設けたオフセットゲ
ート構造としている。このように構成することによって
も、ＭＩＳＦＥＴ５′のゲート端子Ｇを構成するゲート
絶縁層５４の破壊耐量を向上することができる。

【００９３】（第４の例）図１５及び図１６は、Ｎチャ
ネルの高耐圧ＭＩＳＦＥＴ５′の第４の例を示す図４及
び図５と同様な平面図及び断面図であり、図４及び図５
と必ずしも同じではないが対応する部分には同じ符号を
付している。

【００９４】この例も、ゲート電極５０は多結晶シリコ
ンによって形成しており、ゲート絶縁層５４も、図１に
示したＮチャネルのＭＩＳＦＥＴ５と同様に薄い絶縁膜
である。しかし、ソース端子Ｓを形成するＮ型の拡散層
５２及びドレイン端子Ｄを形成するＮ型の拡散層５１
と、ゲート電極５０との間に、ソースＬDD(lightly dop
ed) 領域（薄い不純物拡散領域）１５２及びドレインＬ
DD領域１５１を設けている。 このように構成すること
によっても、ＭＩＳＦＥＴ５′のゲート端子Ｇを構成す
るゲート絶縁層５４の破壊耐量を向上することができ
る。

【００９５】（第５の例）図１７及び図１８は、Ｎチャ
ネルの高耐圧ＭＩＳＦＥＴ５′の第５の例を示す図４及
び図５と同様な断面図であり、図４及び図５と必ずしも
同じではないが対応する部分には同じ符号を付してい
る。

【００９６】この高耐圧ＭＩＳＦＥＴ５′は、Ｎ型の半
導体基板１００にＰ型のウェル１０１を設け、その上部
にゲート絶縁層５４を介してゲート電極５０を設けてい
る。このゲート電極５０の両側に、ソース端子Ｓを形成
するＮ型の拡散層（以下「ソース拡散層」という）５２
と、ドレイン端子Ｄを形成するＮ型の拡散層（以下「ド
レイン拡散層」という）５１を設けている。

【００９７】そのソース拡散層５２は、バルク端子Ｂを
形成するＰ型の拡散層５３と共に接続端子５６に接続さ
れている。ドレイン拡散層５１は、ドレイン電極を兼ね
た第１の電源端子１１に接続されている。

【００９８】さらに、ソース拡散層５２及びドレイン拡
散層５１の不純物濃度より低い不純物濃度の不純物拡散
層からなるライトドープ拡散層５８ａ，５８ｂを、それ
ぞれソース拡散層５２とドレイン拡散層５１を囲むよう
に設けている。また、ゲート電極５０とライトドープ拡
散層５８ａ，５８ｂとの間に、それぞれゲート絶縁層５
４より厚い電界緩和酸化シリコン膜であるフィールド酸
化膜５９ａ，５９ｂを設けている。その他の構成は、図
４及び図５に示したＭＩＳＦＥＴ５と同様である。

【００９９】一般に、ＭＩＳＦＥＴの耐圧は主に高濃度
の不純物拡散層からなるドレイン領域と半導体基板のＰ
Ｎ接合に生じる空乏層の伸びで決まり、特に、ゲート電
極の電界の影響が大きい半導体基板の表面近傍におい
て、空乏層はより伸びにくくなる。

【０１００】したがって、ＭＩＳＦＥＴの耐圧向上のた
めには、ＰＮ接合に生じる空乏層を伸びやすくしてやれ
ばよく、一般に、ＰＮ接合における不純物濃度が低いほ
ど空乏層は伸びやすくなるので、ドレイン領域より低濃
度の不純物拡散層をドレイン領域と半導体基板の間に形
成することがよく行なわれる。

【０１０１】図１７及び図１８に示した高耐圧ＭＩＳＦ
ＥＴでは、ソース拡散層５２とドレイン拡散層５１を囲
むように、それぞれソース拡散層５２及びドレイン拡散
層５１の不純物濃度より低い不純物濃度の不純物拡散層
からなるライトドープ拡散層５８ａ，５８ｂを設けるこ
とにより、ＰＮ接合における不純物濃度を低下させ、空
乏層が伸びやすくなっている。

【０１０２】ここで、ゲート絶縁層５４としては、膜厚
８０ｎｍ程度の酸化シリコン膜を用いると良い。ゲート
電極５０は、膜厚４５０ｎｍ程度の多結晶シリコン（ポ
リシリコン）からなる。ソース拡散層５２に用いる不純
物はＮ型であればリン原子，Ｐ型であればボロン原子を
用いると良い。ゲート電極５０のソース拡散層５２及び
ドレイン拡散層５１とそれぞれ対向する端部に形成する
フィールド酸化膜５９ａ，５９ｂは、膜厚７００ｎｍ程
度の酸化シリコン膜からなる。ライトドープ拡散層５８
ａ，５８ｂに用いる不純物はＮ型であればリン原子，Ｐ
型であればボロン原子を用いると良い。

【０１０３】ドレイン拡散層５１に用いる不純物もＮ型
であればリン原子，Ｐ型であればボロン原子を用いると
良い。このように構成することによっても、ＭＩＳＦＥ
Ｔ５′のゲート端子Ｇを構成するゲート絶縁層５４の破
壊耐量を向上することができる。

【０１０４】〔第６の実施形態〕次に、この発明の第６
の実施形態の半導体装置の保護回路を図１９によって説
明する。この図１９において、図９と同じ部分には同一
の符号を付している。この図１９に示す半導体装置の保
護回路において、図９に示した半導体装置の保護回路と
相違するのは、クランプ回路部６′をＮチャネルの高耐
圧ＭＩＳＦＥＴ５′と第１の抵抗４１及び第２の抵抗４
２とによって構成した点のみである。

【０１０５】そして、その第１の抵抗４１は、パッド１
０とＮチャネルの高耐圧ＭＩＳＦＥＴ５′のソース端子
Ｓとバルク端子Ｂとの接続端子との間に介挿され、第２
の抵抗４２は、その接続端子と内部回路３を構成するＰ
チャネルＭＩＳＦＥＴ１及びＮチャネルＭＩＳＦＥＴ２
の各ゲート端子との間に介挿されている。その他の構成
は、図９に示したこの発明の第５の実施形態の半導体装
置の保護回路と同じである。

【０１０６】この第６の実施形態において、クランプ回
路部６′に設けた第１の抵抗４１と第２の抵抗４２とは
電流制限素子として働き、高耐圧ＭＩＳＦＥＴ５′と内
部回路３とを保護する役割をもっている。したがって、
図７に示した第３の実施形態の半導体装置の保護回路と
同様に、図９に示した第５の実施形態の半導体装置の保
護性能をさらに向上させることができる。

【０１０７】〔補足説明〕以上、この発明の第１乃至第
６の実施形態の構成および動作について述べてきたが、
この発明はこれらに限定されるものではない。この発明
の第１乃至第４の実施形態におけるゲート回路部８を構
成するゲート回路抵抗１５、および第３，第４，第６の
実施形態におけるクランプ回路部６又は６′を構成する
第１の抵抗４１と第２の抵抗４２は、拡散抵抗あるいは
薄膜抵抗のどちらか、あるいはその両方を組み合わせて
用いてもよい。

【０１０８】その抵抗の材料としては、薄膜抵抗の場合
には、タングステンやチタン等の高融点金属、多結晶シ
リコン、あるいは多結晶シリコンと高融点金属の積層体
などを用いるとよい。あるいは、それ以外の抵抗を構成
する材料を自由に用いることもできる。さらに、これら
の抵抗の抵抗値は、半導体装置の動作速度に制限を加え
ない範囲で自由に選択することができる。

【０１０９】たとえば、図７に示したこの発明の第３の
実施形態の半導体装置の保護回路において、パッド１０
と内部回路３との間に直列に接続する第１の抵抗４１と
第２の抵抗４２とは、これらの抵抗の大きさを選択する
ことにより半導体装置に加わる信号の伝達速度に大きく
影響することから、半導体装置の設計者は回路の動作速
度を考慮してその抵抗値を選べばよい。

【０１１０】なお、第１の抵抗４２を薄膜抵抗で構成す
ることによって、ラッチアップの防止に効果がある。そ
の理由を以下に説明する。まず、ラッチアップ現象につ
いて説明する。ＭＩＳＦＥＴを用いた半導体装置におい
ては、構造上バイポーラトランジスタが寄生的に存在
し、これらのバイポーラトランジスタでサイリスタ構造
の回路を構成している。

【０１１１】このため、静電気による外部からの高い電
圧やノイズ等がトリガーとなって、このサイリスタ構造
の回路がオンすると過大な電源電流が流れる。一度この
過大な電源電流が流れるとサイリスタ構造の回路をオン
させる原因を取り除いても電流は流れ続ける。

【０１１２】また、多くの寄生的に存在するバイポーラ
トランジスタをオンにして流れるため、正常動作時の電
源電流に比べて数１０倍もの過大な電流値となり、金属
配線の溶断や接合破壊等を引き起こし、最終的には半導
体装置が破損してしまうことがある。この現象はラッチ
アップと呼ばれ、このラッチアップの防止対策は、ＭＩ
ＳＦＥＴを用いた半導体装置にとって重要である。

【０１１３】次に、ラッチアップの発生機構を図を用い
て説明する。図２０はラッチアップを説明するための図
であり、ＰチャネルのＭＩＳＦＥＴ７１とＮチャネルの
ＭＩＳＦＥＴ７２とで構成する半導体装置のインバータ
回路の回路図である。

【０１１４】このインバータ回路は、ＰチャネルのＭＩ
ＳＦＥＴ７１のゲート端子Ｇ１とＮチャネルのＭＩＳＦ
ＥＴ７２のゲート端子Ｇ２とを各々接続して入力端子Ｉ
Ｎとする。また、ＰチャネルのＭＩＳＦＥＴ７１のドレ
イン端子Ｄ１とＮチャネルのＭＩＳＦＥＴ７２のドレイ
ン端子Ｄ２とを各々接続して出力端子ＯＵＴとする。そ
して、ＰチャネルのＭＩＳＦＥＴ７１のソース端子Ｓ１
とバルク端子Ｂ１とを第１の電源ＶＤＤに接続し、Ｎチ
ャネルのＭＩＳＦＥＴ７２のソース端子Ｓ２とバルク端
子Ｂ２とを第２の電源ＶＳＳに接続する。

【０１１５】図２１は、このインバータ回路を模式的に
示す平面図である。図２２は、図２１のＣ−Ｃ線に沿う
断面図であり、その内部に寄生的に存在するバイポーラ
トランジスタによるサイリスタ構造を示す等価回路を示
している。図２３はその等価回路のみを示す図である。

【０１１６】主として、図２２に示す断面図を用いて、
この半導体装置の構成を説明する。この半導体装置は、
Ｎ型の半導体基板１００にＰチャネルのＭＩＳＦＥＴ７
１を形成し、Ｎ型の半導体基板１００内に形成したＰ型
のウェル１０１にＮチャネルのＭＩＳＦＥＴ７２を形成
し、ＭＩＳＦＥＴを用いたインバータ回路を構成してい
る。

【０１１７】これらのＭＩＳＦＥＴ７１，７２によるイ
ンバータ回路は、同一の半導体基板１００上にＰ型とＮ
型との不純物拡散領域を形成するため、寄生的にＰＮＰ
型バイポーラトランジスタＱ１，Ｑ２と、ＮＰＮ型バイ
ポーラトランジスタＱ３，Ｑ４とが存在する。さらにＮ
型の半導体基板１００とＰ型のウェル１０１とには各々
寄生的に抵抗ｒ１と抵抗ｒ２とが存在する。

【０１１８】そのＰＮＰ型バイポーラトランジスタＱ１
は、ベースをＮ型の半導体基板１００とし、エミッタを
ＰチャネルのＭＩＳＦＥＴ７１のソース端子Ｓ１とし、
コレクタをＰ型のウェル領域１０１としている。ＰＮＰ
型バイポーラトランジスタＱ２は、ベースをＮ型の半導
体基板１００とし、エミッタをＰチャネルのＭＩＳＦＥ
Ｔ７１のドレイン端子Ｄ１とし、コレクタをＰ型のウェ
ル１０１とする。

【０１１９】同様に、ＮＰＮ型バイポーラトランジスタ
Ｑ３は、ベースをＰ型のウェル１０１とし、エミッタを
ＮチャネルのＭＩＳＦＥＴ７２のソース端子Ｓ２とし、
コレクタをＮ型の半導体基板１００としている。ＮＰＮ
型バイポーラトランジスタＱ４は、ベースをＰ型のウェ
ル１０１とし、エミッタをＮチャネルのＭＩＳＦＥＴ７
２のドレイン端子Ｄ２とし、コレクタをＮ型の半導体基
板１００とする。

【０１２０】この構造の特徴は、ＰＮＰ型バイポーラト
ランジスタＱ１とＱ２のコレクタと、ＮＰＮ型バイポー
ラトランジスタＱ３とＱ４のベースとが、Ｐ型のウェル
１０１で共通となり、同様にＰＮＰ型バイポーラトラン
ジスタＱ１とＱ２のベースと、ＮＰＮ型バイポーラトラ
ンジスタＱ３とＱ４のコレクタとが、Ｎ型の半導体基板
１００で共通となることである。これらのバイポーラト
ランジスタＱ１，Ｑ２，Ｑ３，Ｑ４と抵抗ｒ１，ｒ２と
によって、サイリスタ構造の回路を構成している。

【０１２１】図２２の断面図と図２３のサイリスタ構造
の等価回路図とを用いて、ラッチアップの発生動作を説
明する。まず、出力端子ＯＵＴに外部からの高い電圧や
ノイズ等が印加される場合を説明する。

【０１２２】図２３に示す出力端子ＯＵＴに第１の電源
ＶＤＤ以上の電圧を印加すると、図２２に示すＰチャネ
ルのＭＩＳＦＥＴ７１のドレイン端子Ｄ１とＮ型の半導
体基板１００とが順バイアスとなり、ＰＮＰ型バイポー
ラトランジスタＱ２のエミッタとベースに電流が流れ、
エミッタとコレクタ間が導通する。これにより抵抗ｒ２
に電流が流れ、抵抗ｒ２の両端に電圧が発生する。

【０１２３】この抵抗ｒ２の両端に発生する電圧は、Ｎ
ＰＮ型バイポーラトランジスタＱ３のベース電位とな
り、このベース電位が正方向に電圧上昇し、ＮＰＮ型バ
イポーラトランジスタＱ３のエミッタとコレクタ間が導
通し、このＮＰＮ型バイポーラトランジスタＱ３はオン
状態になる。ＮＰＮ型バイポーラトランジスタＱ３に電
流が流れると、抵抗ｒ１の両端に電圧が発生し、それに
よってＰＮＰ型バイポーラトランジスタＱ１のベース電
位が下降し、ＰＮＰ型バイポーラトランジスタＱ１がオ
ンする。

【０１２４】このため、ＰＮＰ型バイポーラトランジス
タＱ１のエミッタとベースおよび抵抗ｒ２とを通して電
流が流れ、抵抗ｒ２の両端に再び電圧が発生し、ＮＰＮ
型バイポーラトランジスタＱ３のオン状態を維持し、出
力端子ＯＵＴに印加する電圧を取り除いても、第１の電
源ＶＤＤと第２の電源ＶＳＳとの間で過大な電流が流れ
続ける。

【０１２５】また、出力端子ＯＵＴに第１の電源ＶＤＤ
以下の電圧を印加すると、ＮチャネルのＭＩＳＦＥＴ７
２のドレイン端子Ｄ２とＰ型のウェル１０１とが順バイ
アスとなり、ＮＰＮ型バイポーラトランジスタＱ４のベ
ースとエミッタに電流が流れ、エミッタとコレクタ間が
導通する。これにより抵抗ｒ１に電流が流れ、抵抗ｒ１
の両端に電圧が発生して、ＰＮＰ型バイポーラトランジ
スタＱ１がオンする。

【０１２６】これによって、抵抗ｒ２の両端に電圧が発
生し、ＮＰＮ型バイポーラトランジスタＱ３がオンす
る。このため抵抗ｒ１の両端に再び電圧が発生し、ＰＮ
Ｐ型バイポーラトランジスタＱ１のオン状態を維持し、
出力端子ＯＵＴに印加する電圧を取り除いても、第１の
電源ＶＤＤと第２の電源ＶＳＳとの間で過大な電流が流
れ続ける。

【０１２７】この状態は、出力端子ＯＵＴに第１の電源
ＶＤＤ以上の電圧を印加した場合と同様に、ＮＰＮ型バ
イポーラトランジスタＱ３とＰＮＰ型バイポーラトラン
ジスタＱ１の各コレクタ電流がベース電流を供給し合う
ことになり、第１の電源ＶＤＤと第２の電源ＶＳＳとの
間に給電する電源電圧を切断するまで、電流が流れ続け
る。

【０１２８】ラッチアップの発生機構は上記の例に限定
されるものではなく、多くの要因が考えられる。いずれ
の場合においても、ＭＩＳＦＥＴを設けるＮ型の半導体
基板やＰ型のウェル内に電流が流れ、内部の抵抗ｒ１と
抵抗ｒ２との電圧降下が一定限界値を越えるとラッチア
ップが発生する。

【０１２９】図２３の等価回路図によれば、抵抗ｒ１と
抵抗ｒ２の両端の電圧が、ＰＮＰ型バイポーラトランジ
スタＱ１とＮＰＮ型バイポーラトランジスタＱ３のベー
スとエミッタ間の電圧ＶEBと等しくなる電圧値が一定限
界値となる。これはラッチアップ発生の条件のひとつで
ある。

【０１３０】したがって、ラッチアップの発生要因をま
とめると、半導体装置の半導体基板あるいはウェルに流
れる過大な電流、すなわち半導体基板あるいはウェルに
注入するキャリアが、バイポーラトランジスタをオンさ
せ、これらで構成するサイリスタ構造の回路動作によっ
てラッチアップが発生する。

【０１３１】このラッチアップを防止する手段は多くあ
るが、前述の説明で明らかなように、半導体基板あるい
はウェルに注入するキャリアが、ラッチアップを発生さ
せるトリガーとなることから、キャリアの半導体基板あ
るいはウェルへの注入を制限することが、ラッチアップ
を防止する有効な手段である。

【０１３２】ところで、拡散抵抗は半導体基板あるいは
ウェルに、半導体基板やウェルと反対の導電型の不純物
拡散層を選択的に設けて構成するため、拡散抵抗にはＰ
Ｎ接合を有するダイオードが寄生的に存在する。一方、
薄膜抵抗は半導体基板あるいはウェル上のフィールド酸
化膜や絶縁層上に設けるため、拡散抵抗のようにダイオ
ードが寄生することはない。

【０１３３】図２４に示したような従来の半導体装置の
保護回路において、抵抗４に拡散抵抗を用いる場合は、
この拡散抵抗に寄生的に存在するダイオードをクランプ
素子のダイオード９１，９２として用いることが多い。
この理由は、電流制限素子である抵抗４と電圧クランプ
素子であるダイオード９１，９２とを同一の素子として
造り込むことができるために、保護回路全体の省スペー
ス化を図れるためである。

【０１３４】このように、保護回路の抵抗に積極的に拡
散抵抗を用いる場合を除き、純粋に電流制限素子として
抵抗成分を必要とする場合は、半導体基板あるいはウェ
ルにキャリアの注入が発生し、ラッチアップのトリガー
となる拡散抵抗より薄膜抵抗を用いる方がよい。

【０１３５】したがって、この発明の第３，第４，及び
第６の実施形態において、クランプ回路部６あるいは
６′を構成する第１の抵抗４１と第２の抵抗４２として
は、クランプ素子であるＮチャネルのＭＩＳＦＥＴ５あ
るいは高耐圧ＭＩＳＦＥＴ５′と内部回路３とに流れる
電流を制限し、これらを破壊から保護する電流制限抵抗
であるために、これらの抵抗を薄膜抵抗で構成すること
によってラッチアップの防止効果を得ることができる。

【０１３６】すなわち、第１の抵抗４１を拡散抵抗で構
成すると、正あるいは負の極性の静電気による高い電圧
やノイズ等がパッド１０に印加されると、第１の抵抗４
１に寄生的に存在するダイオードを介して半導体基板や
ウェルへの通電がなされ、半導体基板やウェルにキャリ
アが注入してしまい、ラッチアップの発生原因になって
しまう。

【０１３７】しかし、この第１の抵抗４１を薄膜抵抗で
構成することにより、半導体基板やウェル領域にキャリ
アを注入する経路を持たない純粋な抵抗として用いるこ
とができ、静電気による高い電圧やノイズ等による半導
体装置の破壊とラッチアップの発生とを防止する保護回
路を提供することができる。

【０１３８】さらに、この発明の第１乃至第５の実施形
態で説明したクランプ素子であるＮチャネルのＭＩＳＦ
ＥＴ５は、Ｎ型の半導体基板１００にＰ型のウェル１０
１を設け、このＰ型のウェル１０１にＮチャネルのＭＩ
ＳＦＥＴ５のバルク端子Ｂを形成するＰ型の拡散層５３
と、ソース端子Ｓを形成するＮ型の拡散層５２と、ドレ
イン端子Ｄを形成するＮ型の拡散層５１とを設けてい
る。

【０１３９】しかしながら、Ｐ型のウェル１０１を設け
ずに、Ｐ型の半導体基板１００にＮチャネルのＭＩＳＦ
ＥＴのバルク端子Ｂとソース端子Ｓとドレイン端子Ｄと
を形成する拡散層を各々設けても、この発明の特徴を具
備した保護回路を提供することが可能である。

【０１４０】いずれの場合も、この発明の主旨を逸脱し
ない範囲で種々の変更が可能である。また、図２４に示
した従来の保護回路９とこの発明による保護回路とを組
み合わせる構成を採用してもよい。具体的には、図２４
に示した保護回路９と内部回路３との間、あるいは保護
回路９とパッド１０との間にこの発明の保護回路を設け
るようにしてもよい。

【０１４１】

【発明の効果】以上説明してきたように、この発明によ
れば、半導体装置の各パッド毎に１個のクランプ素子
で、静電気による正極性及び負極性の高い電圧が半導体
装置のパッドに印加されても、ブレークダウンを使用せ
ずに、内部回路を確実に保護できる。しかも、その配置
スペースを小さくすることができるので、半導体装置に
おける保護回路以外の回路を設置する面積を圧迫するこ
となく、保護回路自身の破壊も生じないようにすること
ができる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態の半導体装置の保護
回路と内部回路とを示す回路図である。

【図２】図１に示したクランプ回路部６を模式的に示す
断面図で、パッドに正極性の高電圧が印加された場合の
電流の流れを示す図である。

【図３】図１に示したクランプ回路部６を模式的に示す
断面図で、パッドに負極性の高電圧が印加された場合の
電流の流れを示す図である。

【図４】同じくそのクランプ回路部６を模式的に示す平
面図である。

【図５】図４のＡ−Ａ線に沿う実際形状に近い拡大断面
図である。

【図６】この発明の第２の実施形態の半導体装置の保護
回路と内部回路とを示す回路図である。

【図７】この発明の第３の実施形態の半導体装置の保護
回路と内部回路とを示す回路図である。

【図８】この発明の第４の実施形態の半導体装置の保護
回路と内部回路とを示す回路図である。

【図９】この発明の第５の実施形態の半導体装置の保護
回路と内部回路とを示す回路図である。

【図１０】図９における高耐圧ＭＩＳＦＥＴ５′の第１
の例を示す平面図である。

【図１１】図１０のＡ−Ａ線に沿う断面図である。

【図１２】図９における高耐圧ＭＩＳＦＥＴ５′の第２
の例を示す平面図である。

【図１３】図１２のＡ−Ａ線に沿う断面図である。

【図１４】図９における高耐圧ＭＩＳＦＥＴ５′の第３
の例を示す図１３と同様な断面図である。

【図１５】図９における高耐圧ＭＩＳＦＥＴ５′の第４
の例を示す平面図である。

【図１６】図１５のＡ−Ａ線に沿う断面図である。

【図１７】図９における高耐圧ＭＩＳＦＥＴ５′の第５
の例を示す平面図である。

【図１８】図１７のＡ−Ａ線に沿う断面図である。

【図１９】この発明の第６の実施形態の半導体装置の保
護回路と内部回路とを示す回路図である。

【図２０】ラッチアップを説明するための半導体装置の
インバータ回路の回路図である。

【図２１】図２０のインバータ回路を模式的に示す半導
体装置の平面図である。

【図２２】図２１のＣ−Ｃ線に沿う断面図であり、その
内部に寄生的に存在するバイポーラトランジスタによる
サイリスタ構造を示す等価回路を示している。

【図２３】同じくその等価回路のみを示す回路図であ
る。

【図２４】従来の半導体装置の保護回路と内部回路の一
例を示す回路図である。

【図２５】従来の半導体装置の保護回路と内部回路の他
の例を示す回路図である。

【符号の説明】

１：ＰチャネルのＭＩＳ型電界効果トランジスタ ２，５，５ａ，５ｎ：ＮチャネルのＭＩＳ型電界効果ト
ランジスタ ５′：高耐圧ＭＩＳ型電界効果トランジスタ ３，３ａ，３ｎ：内部回路 ６，６ａ，６ｎ，６′：クランプ回路部 ８：ゲート回路部 １０，１０ａ，１０ｎ：パッド １１：第１の電源端子 １２：第２の電源端子 １３：出力端子 １５：ゲート回路抵抗 １６：コンデンサ ４１：第１の抵抗 ４２：第２の抵抗 ５０：ゲート電極 ５１，５２，，５５：Ｎ型の拡散層 ５３：Ｐ型の拡散層 ５４：ゲート絶縁層 ５６：接続端子 ５７：ゲート接続端子 ５８ａ，５８ｂ：ライトドープ拡散層 ５９：フィールド酸化膜 ５９，，５９ａ，５９ｂ：フィールド酸化膜（電界緩和
酸化シリコン膜） ６０：絶縁層 ６１：コンタクトホール １００：半導体基板 １０１：Ｐ型のウェル １５１：ドレインＬDD領域 １５２：ソースＬDD領域

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体装置のパッドと内部回路との間に
   設けるクランプ回路部と、そのクランプ回路部に接続す
   るゲート回路部とからなる保護回路であって、 前記クランプ回路部はＭＩＳ型電界効果トランジスタを
   有し、 前記ゲート回路部はゲート回路抵抗とコンデンサとを有
   し、 前記クランプ回路部のＭＩＳ型電界効果トランジスタの
   ソース端子とバルク端子は前記パッドと前記内部回路と
   に接続し、ドレイン端子は第１の電源端子と接続し、ゲ
   ート端子は前記ゲート回路部を構成するゲート回路抵抗
   の一方の端子とコンデンサの一方の端子とに接続し、そ
   のゲート回路抵抗の他方の端子は第２の電源端子に接続
   し、前記コンデンサの他方の端子は前記第１の電源端子
   に接続していることを特徴とする半導体装置の保護回
   路。
2. 【請求項２】 請求項１に記載の半導体装置の保護回路
   であって、 前記半導体装置が、複数のパッドと該複数の各パッドを
   介して信号のやり取りを行なう複数の内部回路とを有
   し、 前記クランプ回路部が、前記複数のパッドと複数の内部
   回路との間にそれぞれ設けられ、その各クランプ回路部
   の前記ＭＩＳ型電界効果トランジスタのゲート端子が、
   １つのゲート回路部の前記ゲート回路抵抗の一方の端子
   と前記コンデンサの一方の端子とに共通に接続されてい
   ることを特徴とする半導体装置の保護回路。
3. 【請求項３】 請求項１又は２に記載の半導体装置の保
   護回路であって、 前記クランプ回路部が、前記パッドと前記ＭＩＳ型電界
   効果トランジスタのソース端子及びバルク端子との間に
   介挿される第１の抵抗と、該ＭＩＳ型電界効果トランジ
   スタのソース端子及びバルク端子と前記内部回路との間
   に介挿される第２の抵抗とを有していることを特徴とす
   る半導体装置の保護回路。
4. 【請求項４】 半導体装置のパッドと内部回路との間に
   設けるクランプ回路部からなる保護回路であって、 前記クランプ回路部は高耐圧ＭＩＳ型電界効果トランジ
   スタを有し、 該高耐圧ＭＩＳ型電界効果トランジスタのソース端子及
   びバルク端子は前記パッドと内部回路とに接続し、ドレ
   イン端子は第１の電源端子と接続し、ゲート端子は第２
   の電源端子と接続していることを特徴とする半導体装置
   の保護回路。
5. 【請求項５】 請求項４に記載の半導体装置の保護装置
   であって、 前記高耐圧型のＭＩＳ型トランジスタは、 半導体基板上に設けたゲート絶縁層と、 該ゲート絶縁層の上部に設けたゲート電極と、 該ゲート電極の一方の側に隣接して設けたソース端子を
   形成するソース拡散層と、 前記ゲート電極の他方の側に隣接して設けたドレイン端
   子を形成するドレイン拡散層と、 前記ソース拡散層及びドレイン拡散層の不純物濃度より
   低い不純物濃度の不純物拡散層からなり、前記ソース拡
   散層及びドレイン拡散層をそれぞれ囲むように設けたラ
   イトドープ拡散層と、 前記ゲート電極と前記各ライトドープ拡散層との間にそ
   れぞれ設けた、前記ゲート絶縁層より厚いフィールド酸
   化膜からなる電界緩和酸化シリコン膜と、 を備えていることを特徴とする半導体装置の保護回路。
6. 【請求項６】 請求項４又は５に記載の半導体装置の保
   護装置であつて、 前記クランプ回路部が、前記パッドと前記高耐圧ＭＩＳ
   型電界効果トランジスタのソース端子及びバルク端子と
   の間に介挿される第１の抵抗と、該高耐圧ＭＩＳ型電界
   効果トランジスタのソース端子及びバルク端子と前記内
   部回路との間に介挿される第２の抵抗とを有しているこ
   とを特徴とする半導体装置の保護回路。
7. 【請求項７】 請求項３又は６に記載の半導体装置の保
   護回路であって、 前記第１の抵抗と前記第２の抵抗のうち、少なくとも前
   記第１の抵抗が薄膜抵抗であることを特徴とする半導体
   装置の保護回路。