WO2016063494A1 - 保護回路 - Google Patents

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WO2016063494A1
WO2016063494A1 PCT/JP2015/005174 JP2015005174W WO2016063494A1 WO 2016063494 A1 WO2016063494 A1 WO 2016063494A1 JP 2015005174 W JP2015005174 W JP 2015005174W WO 2016063494 A1 WO2016063494 A1 WO 2016063494A1
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WO
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circuit
transistor
noise
periodicity
nmos transistor
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PCT/JP2015/005174
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典正 岡
Original Assignee
株式会社デンソー
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Publication date
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Priority to US15/515,661 priority patent/US10277221B2/en
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    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
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    • H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0027—Measuring means of, e.g. currents through or voltages across the switch

Definitions

  • This disclosure relates to a protection circuit that protects a circuit.
  • Patent Document 1 a drive circuit that applies a drive signal to a transistor for driving a load has been provided (see, for example, Patent Document 1).
  • the gate voltage of the IGBT serving as a transistor fluctuates via the parasitic capacitance between the collector gates, the IGBT malfunctions or the operation is unstable according to the fluctuation of the gate voltage. It becomes.
  • the gate voltage is stabilized by turning on the MOSFET connected between the gate and the source of the IGBT to prevent circuit malfunction.
  • An object of the present disclosure is to provide a protection circuit that can extract ESD energy while allowing circuit operation to be stabilized.
  • the protection circuit includes a periodicity determination device, an off circuit, and a control device.
  • the periodicity determination device determines the periodicity of the detected noise by directly or indirectly detecting the noise superimposed on the first transistor having the control terminal.
  • the off circuit is connected to the control terminal of the first transistor and is capable of turning off the first transistor.
  • the control device turns off the first transistor by the off circuit when the periodicity determination device determines that the noise has periodicity, and turns off when the periodicity determination device determines that the noise has no periodicity. Disable the transistor off operation by the circuit.
  • the periodicity determining device does not determine that the periodicity of the noise exists, and thus the control device forcibly turns off the first transistor by the off circuit. There is nothing. As a result, ESD energy can be discharged by the first transistor being self-turned on.
  • the periodicity determining device determines that the periodicity of the noise exists, and thus the control device forcibly turns off the first transistor using the off circuit. At this time, the first transistor is turned off, so that the circuit operation can be stabilized.
  • Configuration diagram schematically showing a configuration example of a protection circuit according to the first embodiment Configuration diagram schematically showing a configuration example of an off-circuit provided in the protection circuit
  • Timing chart schematically showing voltage changes at each node The block diagram which shows schematically the structural example of a protection circuit about 2nd Embodiment.
  • Timing chart schematically showing voltage changes at each node Configuration diagram schematically showing a configuration example of a protection circuit according to the third embodiment
  • Timing chart schematically showing voltage changes at each node Configuration diagram schematically showing a configuration example of a protection circuit according to the fourth embodiment
  • FIG. 1A shows a configuration example applied to a transistor drive circuit 2 that drives a load 1 that is a vehicle load (for example, an inductive load).
  • a vehicle load for example, an inductive load
  • This transistor drive circuit 2 energizes / de-energizes a power supply voltage (VB: 12V, for example) to the load 1 in accordance with a digital signal input to the input terminal.
  • the transistor drive circuit 2 includes a main drive unit 3 having a constant current drive type inverter on its input side, and an N-channel type serving as a drive switching element having a control terminal connected to the output terminal of the main drive unit 3.
  • MOS transistors (hereinafter referred to as NMOS transistors) 4 are connected.
  • the NMOS transistor 4 corresponds to the first transistor.
  • the main drive unit 3 includes a P-channel MOS transistor 5 and an N-channel MOS transistor 6 (hereinafter referred to as PMOS transistor 5 and NMOS transistor 6 respectively) and a constant current source 7 for driving the NMOS transistor 4 at a constant current. , 8 are provided.
  • the gates (control terminals) of the PMOS transistor 5 and the NMOS transistor 6 are commonly connected to each other, and the common connection node is connected to the input terminal IN.
  • the drain of the PMOS transistor 5 is connected to the terminal of the power supply VCC (first power supply line: for example, 5V: ⁇ VB) through the constant current source 7, and the constant current source 7 is connected to the PMOS when the PMOS transistor 5 is on.
  • VCC first power supply line: for example, 5V: ⁇ VB
  • a current is output to the gate of the NMOS transistor 4 (control terminal of the switching element) through the drain / source of the transistor 5.
  • the drain of the NMOS transistor 6 is connected to the terminal of the ground (second power supply line) through the constant current source 8, and the constant current source 8 passes through the drain and source of the NMOS transistor 6 when the NMOS transistor 6 is on.
  • a current is drawn from the gate of the NMOS transistor 4 (control terminal of the switching element).
  • the protection circuit 9 includes an off circuit 10, a comparison circuit 11, a counter (counting device) 12, and a control circuit 13.
  • the comparison circuit 11 is configured by a comparator, for example, and the comparison circuit 11 and the counter 12 constitute a periodicity determination device 14.
  • the off circuit 10 is provided mainly for turning off the switching element, and is configured using an N-channel type MOS transistor 15 as shown in FIG. 1B as an example.
  • the NMOS transistor 15 corresponds to the second transistor.
  • the input / output terminal (drain / source) of the off circuit 10 is connected between the gate and source of the NMOS transistor 4.
  • the off circuit 10 has a control terminal (gate) connected to the control circuit 13.
  • a comparison circuit 11 is connected to the gate of the NMOS transistor 4.
  • the comparison circuit 11 compares the gate of the NMOS transistor 4 with a predetermined threshold voltage Vref and outputs the comparison result to the counter 12.
  • the counter 12 inputs this comparison result and outputs a command signal to the control circuit 13 based on the count result.
  • the control circuit 13 inputs the input data of the input terminal IN to the enable terminal, inputs the count result of the counter 12, and turns off from the counter 12 on condition that the input data of the input terminal IN is “H”.
  • an OFF control signal is output to the OFF circuit 10.
  • the signal input from the counter 12 is ignored, the off control signal is not output to the off circuit 10, and the off circuit 10 is not operated.
  • the off circuit 10 is constituted by, for example, an NMOS transistor 15
  • the NMOS transistor 15 is constituted by a transistor whose gate width is relatively smaller than the gate width of the driving NMOS transistor 4, and constitutes the off circuit 10.
  • the NMOS transistor 15 has a lower current carrying capability than the driving NMOS transistor 4. Further, the NMOS transistor 15 is set such that the energization current value when it is on (so-called full on) is larger than the current value of the constant current source 8.
  • FIG. 2 schematically shows signals (voltages) at the respective nodes.
  • signals voltage
  • FIG. 2 schematically shows signals (voltages) at the respective nodes.
  • the waveform of each node when sinusoidal noise is superimposed on the output terminal OUT as periodic noise is shown.
  • the off-circuit 10 is disabled.
  • the gate and source of the NMOS transistor 4 are opened.
  • the digital signal input to the input terminal IN changes to “H” and “L” according to the applied drive signal.
  • the main drive unit 3 inverts this input digital signal and applies the inverted signal to the gate of the NMOS transistor 4.
  • the input digital signal is “L”
  • the PMOS transistor 5 is turned on and the NMOS transistor 6 is turned off.
  • the NMOS transistor 4 is turned on when current is injected from the constant current source 7 into the gate of the NMOS transistor 6. Thereby, a current can be passed through the load 1.
  • the control circuit 13 ignores the signal input from the counter 12, does not output the off control signal to the off circuit 10, and does not operate the off circuit 10. To do.
  • the input digital signal is “H” and periodic noise (for example, a maximum amplitude of about 20 V) is applied to the connection terminal (output terminal OUT) of the load 1 will be described.
  • periodic noise for example, a maximum amplitude of about 20 V
  • the main drive unit 3 inverts this input digital signal and outputs “L”.
  • the constant current source 8 draws current from the gate of the NMOS transistor 4 through the NMOS transistor 6 to the ground.
  • the comparison circuit 11 compares the gate voltage of the NMOS transistor 4 generated due to the periodic noise with the threshold voltage Vref and determines whether or not the threshold voltage Vref is exceeded.
  • the counter 12 counts the number of times that the gate voltage of the NMOS transistor 4 exceeds the threshold voltage Vref.
  • the control circuit 13 when the count number of the counter 12 is a predetermined number (2 or more: for example, 4) or more, the control circuit 13 outputs an off control signal to the off circuit 10, thereby forcibly causing the off circuit 10 to output the NMOS transistor 4.
  • the off circuit 10 is constituted by, for example, an NMOS transistor 15
  • ESD electrostatic discharge
  • This electrostatic discharge noise (for example, more than several tens of volts) is assumed to have a voltage higher than the amplitude (for example, 20 volts) of the periodic noise described above.
  • the off operation of the NMOS transistor 4 by the off circuit 10 is invalidated, and when it is determined that the noise has a periodicity, the off circuit 10 performs the NMOS operation.
  • the transistor 4 is turned off to enable the off operation. For this reason, it becomes possible to extract ESD energy, enabling circuit operation to be stabilized.
  • the counter 12 counts the number of periods of noise, and when the number of periods reaches a predetermined number or more, it is determined that the noise has periodicity. For this reason, the periodicity of noise can be determined using a simple circuit.
  • the comparison circuit 11 compares the gate voltage of the NMOS transistor 4 with the threshold voltage Vref as it is.
  • the protection circuit 109 generates a signal generated according to periodic noise.
  • the gate voltage of the NMOS transistor 4 is sequentially charged into the charging circuit 16 based on the above, and the NMOS transistor 4 is turned off when the number of times of charging reaches a predetermined number or more.
  • a charge circuit 16 is formed in the preceding stage of the comparison circuit 11.
  • the charge circuit 16 is configured by combining resistors 17 and 18, a diode 19 and a capacitor 20, and is connected to the gate of the NMOS transistor 4. Since other configurations are the same as the configurations of the first embodiment, description thereof will be omitted.
  • the charge circuit 16 and the comparison circuit 11 constitute a periodicity determination device 114.
  • the charging voltage of the capacitor 20 is such that the resistance values of the resistors 17 and 18 do not reach the threshold voltage Vref when only a small amount (for example, once) of the periodic noise is input.
  • the capacitance value of the capacitor 20 is adjusted in advance. Therefore, unless the periodic noise is input more than a predetermined value and the charge circuit 16 is charged a predetermined number of times or more, the charging voltage of the capacitor 20 does not reach the threshold voltage Vref.
  • the charging voltage of the capacitor 20 reaches the threshold voltage Vref.
  • the comparison circuit 11 outputs an off command signal to the control circuit 13 when the charging voltage of the capacitor 20 reaches the threshold voltage Vref. Then, the control circuit 13 forcibly turns off the NMOS transistor 4 by the off circuit 10.
  • the off circuit 10 is composed of, for example, an NMOS transistor 15
  • the control circuit 13 turns on the NMOS transistor 15 to short-circuit the gate and source of the NMOS transistor 4 (see timing A2 in FIG. 4).
  • the charging circuit 16 charges a current generated according to periodic noise, and determines that the noise has periodicity when the number of times charged by the charging circuit 16 reaches a predetermined number or more. To do. For this reason, the periodicity of noise can be determined using a simple circuit.
  • FIGS. 5 and 6 are explanatory diagrams of the third embodiment.
  • a mode in which the periodicity determination device determines the periodicity of noise during a predetermined period after noise is first detected is shown.
  • the third embodiment is different from the first embodiment in that the protection circuit 209 includes a period determination unit 21 and a clock circuit 22 instead of the counter 12.
  • the comparison circuit 11 determines whether or not the gate voltage of the NMOS transistor 4 is equal to or higher than the threshold voltage Vref, and outputs the comparison result to the period determination unit 21.
  • the period determination unit 21 receives the clock signal from the clock circuit 22 and the comparison result of the comparison circuit 11, and determines whether or not the periodic noise is continuously applied based on these (see FIG. 6). .
  • the comparison circuit 11 and the period determination unit 21 constitute a periodicity determination device 214.
  • the clock circuit 22 outputs, for example, a clock signal having a predetermined period that is significantly shorter than the assumed periodic noise period to the period determination unit 21, and the period determination unit 21 counts the pulses of the clock signal. Measure time with.
  • the period determination unit 21 starts time measurement from the timing at which the gate voltage Vg of the NMOS transistor 4 first becomes equal to or higher than the threshold voltage Vref, and for a predetermined period (for example, several microseconds) from this start timing.
  • the comparison result of the comparison circuit 11 is continuously referred to at the input timing of the clock signal.
  • the period determination unit 21 does not output an off command signal to the control circuit 13, and the off circuit 10 does not forcibly turn off the driving NMOS transistor 4.
  • the gate voltage of the driving NMOS transistor 4 rises in response to coupling and the NMOS transistor 4 is turned on. Thereby, electrostatic discharge noise can be released to the ground mainly between the drain and source of the NMOS transistor 4 for driving.
  • the same effects as those in the first and second embodiments are achieved. Further, since the periodicity of the noise during a predetermined period after the noise is first detected is determined and the operation is performed according to the periodicity determination result, the reliability of the circuit operation can be improved.
  • FIG. 7 is an explanatory diagram of the fourth embodiment.
  • the off circuit 10 is configured to be shared with at least a part of the main drive unit 303.
  • a main drive unit 303 that replaces the main drive unit 3 is configured in front of the NMOS transistor 4.
  • the main drive unit 303 is generally configured by cascading a plurality of constant current drive inverters, and includes PMOS transistors 23 to 25, NMOS transistors 26 to 28, constant current sources 29 and 30, an analog switch 31, and a resistor 32. , Are combined.
  • a configuration in which a plurality of inverters for constant current driving are cascade-connected is shown, but the inverter for constant current driving may be configured using only one stage.
  • the protection circuit 309 shows a form using a circuit similar to the protection circuit 109 shown in the second embodiment, it goes without saying that other protection circuits 9 and 209 can be applied.
  • the NMOS transistor 28 corresponds to a second transistor.
  • the gates of the PMOS transistor 23 and the NMOS transistor 26 are commonly connected to the input terminal IN, and constant current sources 30 and 29 are connected in series to the PMOS transistor 23 and the NMOS transistor 26, respectively.
  • the drain-source of the PMOS transistor 23 and the constant current source 30 are connected in series between the terminal and ground of the power supply VCC, and the drain-source of the NMOS transistor 26 and the constant current source 29 are connected in series between the terminal and ground of the power supply VCC.
  • the charge circuit 16 and the comparison circuit 11 constitute a periodicity determination device 314.
  • the gates of PMOS transistors 24 and 25 that are current mirror connected are connected to an output node N1 that is a common connection point of the PMOS transistor 23 and the constant current source 30.
  • the output node N2 which is a common connection point between the NMOS transistor 26 and the constant current source 29 is connected to the gates of NMOS transistors 27 and 28 which are current mirror connected.
  • An analog switch 31 is interposed between the output node N2 and the drain of the NMOS transistor 27.
  • the analog switch 31 is configured to be able to be turned on / off from the control circuit 13.
  • the drains of the PMOS transistor 25 and the NMOS transistor 28 are connected in common, and this common connection point is connected to the gate of the NMOS transistor 4. Further, between the drain and the source of the NMOS transistor 27, a protective resistor 32 for releasing a large accumulated charge at the drain of the NMOS transistor 27 is connected.
  • An off circuit 310 is provided in the main drive unit 303 according to the present embodiment.
  • the off circuit 310 includes, for example, an analog switch 31 and NMOS transistors 27 and 28, and can forcibly turn off the NMOS transistor 4 in accordance with a control signal from the control circuit 13.
  • the control circuit 13 inputs the input data of the input terminal IN to the enable terminal and also inputs the comparison result of the comparison circuit 11, on the condition that the input data of the input terminal IN is “L”.
  • analog switch 31 constituting OFF circuit 310 is turned OFF.
  • the input data of the input terminal IN is “H”
  • the signal input from the comparison circuit 11 is ignored, the off control signal is not output to the off circuit 310, and the function as the off circuit 310 does not work.
  • the reference numerals used in FIG. 3 of the second embodiment are attached to FIG.
  • the control circuit 13 turns on the analog switch 31.
  • the output node N2 serving as a common connection point between the constant current source 29 and the NMOS transistor 26 and the drain of the NMOS transistor 27 are electrically connected.
  • the NMOS transistors 27 and 28 are current mirror connected, and the NMOS transistors 27 and 28 and the PMOS transistors 24 and 25 are both current mirror connected.
  • These PMOS transistors 24 and 25 and NMOS transistors 27 and 28 operate as a constant current driven second inverter.
  • the off circuit 310 does not forcibly turn off the NMOS transistor 4, and the original operation as the off circuit 310 is invalidated.
  • the digital signal input to the input terminal IN changes to “H” and “L” according to the applied drive signal.
  • the main drive unit 303 inverts this input digital signal twice.
  • the input digital signal is “H”
  • the PMOS transistor 23 is turned off and the NMOS transistor 26 is turned on.
  • the supply current of the constant current source 29 flows to the NMOS transistor 26, but the supply current of the constant current source 30 draws the currents of the PMOS transistors 24 and 25 connected in a current mirror connection.
  • a current is injected into the gate of the NMOS transistor 4 on the output side through the PMOS transistor 25, the gate voltage of the NMOS transistor 4 can be increased, and the NMOS transistor 4 can be turned on. Thereby, a current can be passed through the load 1.
  • the control circuit 13 ignores the signal input from the comparison circuit 11 and keeps the analog switch 31 of the off circuit 310 turned on, so that the original circuit of the off circuit 310 is turned on. Disable behavior.
  • the PMOS transistor 23 is turned on and the NMOS transistor 26 is turned off. Therefore, the supply current of the constant current source 30 flows to the PMOS transistor 23, but the supply current of the constant current source 29 flows to the NMOS transistors 27 and 28 (also used as the off circuit 310) connected in a current mirror.
  • the NMOS transistor 27 turns off the NMOS transistor 4 by discharging the accumulated charge at the gate of the NMOS transistor 4 with a constant current. Thereby, electricity supply to the load 1 can be stopped.
  • the input digital signal is “L” and periodic noise (for example, a maximum amplitude of about 20 V) is applied to the connection terminal (output terminal OUT) of the load 1 will be described.
  • the main drive unit 303 inverts the input digital signal twice, and the NMOS transistor 28 draws current from the gate of the NMOS transistor 4 to the ground.
  • the charge circuit 16 charges the gate voltage of the NMOS transistor 4 generated due to the periodic noise, and the comparison circuit 11 compares the charge voltage of the charge circuit 16 with the threshold voltage Vref to generate a threshold voltage. It is determined whether or not the voltage becomes equal to or higher than Vref, and when the number of times of charging corresponding to the periodic noise reaches a predetermined number, the control circuit 13 is forced to turn off the NMOS by the off circuit 310 according to the comparison result of the comparison circuit 11. The transistor 4 is turned off. When the control circuit 13 causes the off circuit 310 to turn off the NMOS transistor 4, the analog switch 31 is controlled to be off.
  • the analog switch 31 When the analog switch 31 is turned off, the supply current of the constant current source 29 is directly injected into the gate of the NMOS transistor 28 without energizing the NMOS transistor 27. Thereby, the NMOS transistor 28 can be operated in a so-called full-on state. That is, assuming that the NMOS transistors 27 and 28 are normally energized with the second current I2 when the current mirror operation is performed, the first current is used when the NMOS transistor 28 is operated in the full-on state and is operated as the off circuit 310. I1 (> I2) can be energized. Since other operations are the same as those of the second embodiment, such as when electrostatic discharge noise is applied to the connection terminal (output terminal OUT) of the load 1, the description thereof is omitted.
  • the off-circuit 310 is shared with a part of the main drive unit 303 by operating so that the second current I2 smaller than the first current I1 flows during normal operation. Can do.
  • the function of the main drive part 303 and the function of the off circuit 310 can be shared, and the increase in circuit scale can be suppressed as much as possible.
  • FIG. 8 is an explanatory diagram of the fifth embodiment.
  • the fifth embodiment shows a form applied to the ESD protection circuit 402.
  • the ESD protection circuit 402 is configured by combining the comparison circuit 11, which also serves as a control device, the off circuit 10, the discharge transistor 404, the charge circuit 16 (resistors 17, 18, diode 19, capacitor 20), and the resistor 33, and an input terminal.
  • This circuit protects the protection target circuit 34 from noise generated in IN. It is assumed that the protection target circuit 34 is a circuit to which, for example, DC5V is supplied through the input terminal IN at a normal time and must be protected from a high voltage static electricity.
  • the charge circuit 16 and the comparison circuit 11 constitute a periodicity determination device 414.
  • the discharge transistor 404 corresponds to a first transistor.
  • the discharge transistor 404 is composed of, for example, an N-channel MOS transistor, and has an input terminal (drain) connected to an input line extending from the input terminal IN to the protection target circuit 34 and an output terminal (source) connected to the ground. It is configured.
  • a resistor 33 is connected between a control terminal (gate) and a reference terminal (source) of the discharge transistor 404.
  • the off circuit 10 is constituted by, for example, an N channel type MOS transistor 15, and the drain and source of the MOS transistor 15 are connected in parallel with the resistor 33.
  • the MOS transistor 15 has a current carrying capacity lower than that of the discharge transistor 404.
  • a circuit similar to the circuit shown in FIG. 3 of the second embodiment charge circuit 16, comparison circuit 11 (periodicity determination device, control device) is configured.
  • the capacitor 20 is not energized, so the comparison result of the comparison circuit 11 is output as “L”. Therefore, the NMOS transistor 15 constituting the off circuit 10 is turned off.
  • the charge circuit 16 charges the gate voltage Vg of the discharge transistor 404 caused by periodic noise, and compares the charge voltage of the charge circuit 16 with the threshold voltage Vref.
  • the comparison circuit 11 sets “H” as the comparison result to the off circuit 10 (the NMOS transistor 15). At this time, the off circuit 10 turns off the discharge transistor 404.
  • the discharge transistor 404 can be prevented from operating for purposes other than electrostatic protection. For example, when 5 V DC is supplied to the normal protection target circuit 34 from the outside to the input terminal IN, a current is drawn when the discharge transistor 404 is turned on due to the occurrence of periodic noise, and the internal protection target circuit 34 There is a risk that DC5V will not be supplied. However, since the discharge transistor 404 does not operate for purposes other than electrostatic protection, it is possible to continue supplying DC 5V from the input terminal IN to the internal protection target circuit 34.
  • the fifth embodiment also has substantially the same operational effects as the previous embodiment.
  • load 1 has shown the form which applied the load for inductive vehicles, this can apply loads, such as a solenoid and a motor.
  • transistors for example, the NMOS transistor 4 and the discharge transistor 404 constituting various circuits are configured by MOS transistors, the types of transistors are not limited.
  • the form in which the noise applied to the drain (output terminal OUT) of the NMOS transistor 4 is directly detected is shown.
  • a resistor (not shown) or the like is connected to the NMOS transistor 4.
  • a circuit configuration in which noise is indirectly detected through the resistor or the like may be applied.
  • FIG. 3 of the second embodiment, FIG. 7 of the fourth embodiment, and FIG. 8 of the fifth embodiment the form using the charge circuit 16 is shown, but the charge circuit 16 is used as the “voltage conversion circuit”.
  • the present invention is not limited to this, and any configuration can be used as long as a signal generated according to periodic noise can be converted into voltage.
  • the configurations of the embodiments can be applied in appropriate combinations.
  • the off circuit 10 is configured by one element of the N-channel type MOS transistor 15. However, instead of this, other types of transistors may be applied. These transistors 15 may be applied in combination with other elements such as resistors and capacitors.
  • the off circuit 310 is shared with at least a part of the main drive unit 303. However, a part of the off circuit may be shared with at least a part of the main drive unit.
  • circuit configuration is not limited to that shown in the previous embodiment, and other circuit topology configurations may be applied as long as they have the same functions as the content according to the previous embodiment.

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Abstract

　保護回路は、周期性判定装置（１４、１１４、２１４、３１４、４１４）と、オフ回路（１０、３１０）と、制御装置（１３、１１）とを備える。周期性判定装置は、制御端子を備える第１トランジスタ（４、４０４）に重畳されるノイズを直接又は間接的に検出し当該ノイズの周期性を判定する。オフ回路は、第１トランジスタの制御端子に接続され前記第１トランジスタをオフ動作可能に構成される。制御装置は、周期性判定装置によりノイズに周期性が存在しないと判定されるとオフ回路による第１トランジスタのオフ動作を無効化し、周期性判定装置によりノイズに周期性が存在すると判定されるとオフ回路により第１トランジスタをオフ動作させる。これにより、保護回路は、回路動作を安定化できるようにしつつＥＳＤエネルギーを引き抜くことができる。

Description

保護回路 関連出願の相互参照
　本出願は、２０１４年１０月２１日に出願された日本出願番号２０１４－２１４４２５号に基づくもので、ここにその記載内容を援用する。
　本開示は、回路を保護する保護回路に関する。
　従来、負荷を駆動するためのトランジスタに駆動信号を印加する駆動回路が提供されている（例えば、特許文献１参照）。この特許文献１記載の技術によれば、トランジスタとなるＩＧＢＴのゲート電圧が当該コレクタゲート間の寄生容量を介して変動すると、ＩＧＢＴはこのゲート電圧の変動に応じて誤動作したり動作が不安定となったりする。ＩＧＢＴのゲート電圧の変動を抑制するため、ＩＧＢＴのゲート・ソース間に接続されたＭＯＳＦＥＴをオン駆動することでゲート電圧を安定化し回路誤動作を防いでいる。
日本特許第４６５０６８８号公報
　特許文献１記載の技術を採用した場合、静電気放電（ＥＳＤ:Electro-Static Discharge）のような瞬間的に大きなノイズがＩＧＢＴのコレクタに印加されると、当該駆動回路に異常を生じてしまう虞がある。このようなノイズはＩＧＢＴをセルフターンオンさせることでグランドなどの放電用ノードに放電することが望ましい。しかし、ＩＧＢＴを強制的にオフするＭＯＳＦＥＴ（オフ回路相当）をオン制御している場合には、ＩＧＢＴは強制的にオフ制御されることになり、ＥＳＤエネルギーを引き抜くことができない。
　本開示の目的は、回路動作を安定化できるようにしつつＥＳＤエネルギーを引き抜くことを可能にした保護回路を提供することにある。
　本開示の一態様によれば、保護回路は、周期性判定装置と、オフ回路と、制御装置とを備える。周期性判定装置は、制御端子を備える第１トランジスタに重畳されるノイズを直接又は間接的に検出し検出されるノイズの周期性を判定する。オフ回路は、第１トランジスタの制御端子に接続され第１トランジスタをオフ動作可能になっている。制御装置は、周期性判定装置によりノイズに周期性が存在すると判定されると、オフ回路により第１トランジスタをオフ動作させ、周期性判定装置によりノイズに周期性が存在しないと判定されるとオフ回路によるトランジスタのオフ動作を無効化する。
　このとき、周期性のない瞬間的なノイズが重畳した場合には、周期性判定装置によりノイズの周期性が存在すると判定されないため、制御装置は第１トランジスタをオフ回路により強制的にオフ動作させることはない。この結果、第１トランジスタがセルフターンオンすることでＥＳＤエネルギーを放電できる。
　逆に、周期性のあるノイズが重畳した場合、周期性判定装置によりノイズの周期性が存在すると判定されるため、制御装置は第１トランジスタをオフ回路により強制的にオフ動作させる。このとき、第１トランジスタはオフ動作するため、回路動作を安定化できる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。
第１実施形態について保護回路の構成例を概略的に示す構成図 保護回路に設けられたオフ回路の構成例を概略的に示す構成図 各ノードの電圧変化を概略的に示すタイミングチャート 第２実施形態について保護回路の構成例を概略的に示す構成図 各ノードの電圧変化を概略的に示すタイミングチャート 第３実施形態について保護回路の構成例を概略的に示す構成図 各ノードの電圧変化を概略的に示すタイミングチャート 第４実施形態について保護回路の構成例を概略的に示す構成図 第５実施形態について保護回路の構成例を概略的に示す構成図
　以下、ノイズによる誤作動、及び、サージ電圧から保護対象回路を保護する保護回路の幾つかの実施形態について図面を参照しながら説明する。各実施形態で同一又は類似部分については同一又は類似符号を付して必要に応じて説明を省略する。
　（第１実施形態）
　図１Ａ，図１Ｂ及び図２は第１実施形態の説明図を示す。この図１Ａに示す回路は、例えば車両用負荷（例えば誘導性負荷）となる負荷１を駆動するトランジスタ駆動回路２に適用した構成例を示している。
　このトランジスタ駆動回路２は、入力端子に入力されるデジタル信号に応じて負荷１に電源電圧（ＶＢ：例えば１２Ｖ）を通電／非通電する。トランジスタ駆動回路２は、その入力側に定電流駆動型のインバータを備えた主駆動部３、及び、主駆動部３の出力端子に制御端子が接続された駆動用のスイッチング素子となるＮチャネル型のＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）４、を接続して構成される。ＮＭＯＳトランジスタ４は、第1トランジスタに相当する。
　主駆動部３は、Ｐチャネル型のＭＯＳトランジスタ５及びＮチャネル型のＭＯＳトランジスタ６（以下、それぞれＰＭＯＳトランジスタ５、ＮＭＯＳトランジスタ６と称す）、ＮＭＯＳトランジスタ４を定電流駆動するための定電流源７、８を備える。ＰＭＯＳトランジスタ５及びＮＭＯＳトランジスタ６は、そのゲート（制御端子）が互いに共通接続され、この共通接続ノードが入力端子ＩＮに接続されている。ＰＭＯＳトランジスタ５のドレインは、定電流源７を通じて電源ＶＣＣ（第１電源線：例えば５Ｖ：＜ＶＢ）の端子に接続されており、ＰＭＯＳトランジスタ５がオンしているときに定電流源７はＰＭＯＳトランジスタ５のドレイン・ソースを通じてＮＭＯＳトランジスタ４のゲート（スイッチング素子の制御端子）に電流出力する。ＮＭＯＳトランジスタ６のドレインは、定電流源８を通じてグランド（第２電源線）の端子に接続されており、ＮＭＯＳトランジスタ６がオンしているときに定電流源８はＮＭＯＳトランジスタ６のドレイン・ソースを通じてＮＭＯＳトランジスタ４のゲート（スイッチング素子の制御端子）から電流を引く。
　この動作を保護するため、保護回路９が設けられている。保護回路９は、オフ回路１０、比較回路１１、カウンタ（カウント装置）１２、及び、制御回路１３を備える。比較回路１１は、例えばコンパレータにより構成されており、比較回路１１及びカウンタ１２が周期性判定装置１４を構成する。
　オフ回路１０は、主にスイッチング素子をオフ制御するために設けられ、例えば図１Ｂに一例を示すように、Ｎチャネル型のＭＯＳトランジスタ１５を用いて構成される。ＮＭＯＳトランジスタ１５は第２トランジスタに相当する。オフ回路１０は、その入出力端子（ドレイン・ソース）が、ＮＭＯＳトランジスタ４のゲート・ソース間に接続されている。また、オフ回路１０は、その制御端子（ゲート）が制御回路１３に接続されている。ＮＭＯＳトランジスタ４のゲートには比較回路１１が接続されている。比較回路１１は、ＮＭＯＳトランジスタ４のゲートと所定のしきい値電圧Ｖrefとを比較し、この比較結果をカウンタ１２に出力する。カウンタ１２は、この比較結果を入力し、カウント結果に基づいて制御回路１３に指令信号を出力する。
　制御回路１３は、入力端子ＩＮの入力データをそのイネーブル端子に入力すると共に、カウンタ１２のカウント結果を入力し、入力端子ＩＮの入力データが「Ｈ」であることを条件として、カウンタ１２からオフ指令信号を入力すると、オフ回路１０にオフ制御信号を出力する。逆に、入力端子ＩＮの入力データが「Ｌ」であるときには、カウンタ１２からの信号入力を無視し、オフ回路１０にはオフ制御信号を出力せず、オフ回路１０を動作させないようにする。
　オフ回路１０が、例えばＮＭＯＳトランジスタ１５により構成されている場合、このＮＭＯＳトランジスタ１５はそのゲート幅が駆動用のＮＭＯＳトランジスタ４のゲート幅よりも比較的小さなトランジスタにより構成され、オフ回路１０を構成するＮＭＯＳトランジスタ１５は駆動用のＮＭＯＳトランジスタ４より電流通電能力の低いものが採用されている。また、ＮＭＯＳトランジスタ１５は、そのオン時（所謂フルオン時）の通電電流値が定電流源８の電流値より大きく設定されている。
　上記構成の作用について、図２をも参照しながら説明する。図２に各ノードの信号（電圧）を概略的に示す。ここでは、例えば周期性ノイズとして正弦波ノイズが出力端子ＯＵＴに重畳した場合の各ノードの波形を示している。
　通常時には、オフ回路１０は無効化状態とされている。オフ回路１０が無効化されていると、ＮＭＯＳトランジスタ４のゲート・ソース間を開放する。入力端子ＩＮに入力されるデジタル信号は、与えられる駆動信号に応じて「Ｈ」、「Ｌ」に変化する。すると、主駆動部３は、この入力デジタル信号を反転し、ＮＭＯＳトランジスタ４のゲートにその反転信号を印加する。入力デジタル信号が「Ｌ」のとき、ＰＭＯＳトランジスタ５がオンすると共にＮＭＯＳトランジスタ６がオフする。ＮＭＯＳトランジスタ６のゲートには、定電流源７から電流が注入されることで、ＮＭＯＳトランジスタ４をオンさせる。これにより負荷１に電流を通電できる。制御回路１３は、入力端子ＩＮの入力データが「Ｌ」であるときには、カウンタ１２からの信号入力を無視し、オフ回路１０にはオフ制御信号を出力せず、オフ回路１０を動作させないようにする。
　逆に、入力デジタル信号が「Ｈ」のとき、ＰＭＯＳトランジスタ５がオフすると共にＮＭＯＳトランジスタ６がオンする。すると、定電流源８は、ＮＭＯＳトランジスタ４のゲートから電流を引くことで、ＮＭＯＳトランジスタ４をオフさせる。これにより負荷１への通電を停止できる。
　さて、ここで、入力デジタル信号が「Ｈ」であり、且つ、周期性ノイズ（例えば、最大振幅２０Ｖ程度）が負荷１の接続端子（出力端子ＯＵＴ）に印加される場合について説明する。入力デジタル信号が「Ｈ」になっていると、主駆動部３は、この入力デジタル信号を反転し、「Ｌ」を出力する。この間、定電流源８はＮＭＯＳトランジスタ６を通じてＮＭＯＳトランジスタ４のゲートから電流をグランドに引く。
　このとき、周期性ノイズが出力端子ＯＵＴに大振幅で印加されると、ＮＭＯＳトランジスタ４のドレインゲート間に容量性カップリングを生じ、周期性ノイズがＮＭＯＳトランジスタ４のゲートにも同様に生じる。このとき、出力のＮＭＯＳトランジスタ４のゲート容量が高く、定電流源８が電流を引く能力の低い場合には、ＮＭＯＳトランジスタ４が周期性ノイズに応じて周期的にオンしてしまう虞があり、誤動作してしまう虞がある。そこで、本実施形態の構成では、比較回路１１が、この周期性ノイズに起因して生じるＮＭＯＳトランジスタ４のゲート電圧をしきい値電圧Ｖrefと比較し、しきい値電圧Ｖrefを超えるか否かを判定し、カウンタ１２が、ＮＭＯＳトランジスタ４のゲート電圧がしきい値電圧Ｖrefを超えた回数をカウントする。
　この結果、カウンタ１２のカウント回数が所定回数（２以上：例えば４）以上のとき、制御回路１３は、オフ回路１０にオフ制御信号を出力することで、オフ回路１０が強制的にＮＭＯＳトランジスタ４をオフさせる。オフ回路１０が、例えばＮＭＯＳトランジスタ１５により構成されている場合、制御回路１３は、ＮＭＯＳトランジスタ１５をオンさせることでＮＭＯＳトランジスタ４のゲート・ソース間を短絡させる（図２のタイミングＡ１参照）。すると、ＮＭＯＳトランジスタ４のゲート電圧は「Ｌ」（＝０Ｖ）に固定されることになり、周期性ノイズによる誤動作の影響を防止することができる。
　また、静電気放電（ＥＳＤ:Electro-Static Discharge）ノイズが、負荷１の接続端子（出力端子ＯＵＴ）に印加される場合について説明する。この静電気放電ノイズ（例えば数十Ｖ超）は、前述の周期性ノイズの振幅（例えば２０Ｖ）よりも高い電圧のものを想定している。
　何らかの影響に応じて、静電気放電ノイズが出力端子ＯＵＴに印加されると、この大きな静電気がドレインゲート間にカップリングしＮＭＯＳトランジスタ４のゲートに印加されることになる。このような場合には、静電気ノイズは大きなパルス状の電圧が少数（例えば１回のみ）与えられるだけである。このため、カウンタ１２は少数（例えば１回）カウントするものの、複数以上に予め設定された所定回数以上とはならないため、カウンタ１２はオフ指令信号を制御回路１３に出力することはない。したがって、オフ回路１０は、駆動用のＮＭＯＳトランジスタ４を強制的にオフさせることがない。この結果、静電気放電ノイズがパルス状に出力端子に印加されると、駆動用のＮＭＯＳトランジスタ４のゲート電圧はカップリングすることに応じて上昇し、ＮＭＯＳトランジスタ４はセルフターンオンする。これにより、主に駆動用のＮＭＯＳトランジスタ４のドレイン・ソース間を通じて静電気放電ノイズをグランドに逃がすことができる。
　第１実施形態によれば、ノイズに周期性が存在しないと判定されるとオフ回路１０によるＮＭＯＳトランジスタ４のオフ動作を無効化し、ノイズに周期性が存在すると判定されるとオフ回路１０によりＮＭＯＳトランジスタ４をオフ動作させてオフ動作を有効化する。このため、回路動作を安定化できるようにしつつＥＳＤエネルギーを引き抜くことが可能になる。
　カウンタ１２がノイズの周期回数をカウントし、この周期回数が所定回数以上に達したときにノイズに周期性が存在すると判定する。このため、簡易な回路を用いてノイズの周期性を判定できる。
　（第２実施形態）
　図３及び図４は第２実施形態の説明図を示す。第１実施形態では、比較回路１１がＮＭＯＳトランジスタ４のゲート電圧をそのまましきい値電圧Ｖrefと比較する形態を示したが、本実施形態では、保護回路１０９は、周期性ノイズに応じて生じる信号に基づいてＮＭＯＳトランジスタ４のゲート電圧を順次チャージ回路１６にチャージし、この充電回数が所定回数以上に達したときにＮＭＯＳトランジスタ４をオフ動作させる形態を示す。
　図３に示すように、比較回路１１の前段にはチャージ回路１６が構成される。このチャージ回路１６は、抵抗１７、１８、ダイオード１９及びコンデンサ２０を組み合わせて構成され、ＮＭＯＳトランジスタ４のゲートに接続されている。その他の構成は、第１実施形態の構成と同様であるため説明を省略する。なお、チャージ回路１６及び比較回路１１は周期性判定装置１１４を構成する。
　ＮＭＯＳトランジスタ４のゲート電圧が、印加された周期性ノイズに伴って上昇すると、これに応じた電流がダイオード１９の順方向に通電されコンデンサ２０に充電される。図４に示すように、コンデンサ２０の充電電圧はこの周期性ノイズが少数（例えば１回）入力されただけではしきい値電圧Ｖrefに達しないように、抵抗１７、１８の抵抗値、及び、コンデンサ２０の容量値が予め調整されている。したがって、周期性ノイズが所定以上入力され、チャージ回路１６の充電回数が所定回数以上とならない限り、コンデンサ２０の充電電圧がしきい値電圧Ｖrefには達しない。
　周期性ノイズが所定以上入力され、チャージ回路１６への充電回数が所定回数以上となると、コンデンサ２０の充電電圧がしきい値電圧Ｖrefに達する。比較回路１１は、このコンデンサ２０の充電電圧がしきい値電圧Ｖrefに達すると、制御回路１３にオフ指令信号を出力する。すると、制御回路１３は、オフ回路１０によりＮＭＯＳトランジスタ４を強制的にオフさせる。オフ回路１０が例えばＮＭＯＳトランジスタ１５により構成されている場合、制御回路１３はＮＭＯＳトランジスタ１５をオンさせることでＮＭＯＳトランジスタ４のゲート・ソース間を短絡させる（図４のタイミングＡ２参照）。すると、ＮＭＯＳトランジスタ４のゲート電圧は「Ｌ」（＝０Ｖ）に固定されることになり、周期性ノイズによる誤動作の影響を防止することができ、回路動作の安定性を保持できる。
　また、静電気放電ノイズ（＞周期性ノイズ）が、負荷１の接続端子（出力端子ＯＵＴ）に印加された場合、この大きな静電気がＮＭＯＳトランジスタ４のドレインゲート間にカップリングしゲートに印加される。このような場合、静電気放電ノイズとしては、大きなパルス状の電圧が少数（例えば１回のみ）与えられるだけである。このため、チャージ回路１６は、少数回（例えば１回のみ）チャージされるもののチャージ電圧Ｖ１が所定のしきい値電圧Ｖref以上とはならない。このため、比較回路１１は、オフ指令信号を制御回路１３に出力することはない。したがって、オフ回路１０は、駆動用のＮＭＯＳトランジスタ４を強制的にオフさせることがない。この結果、静電気放電ノイズがパルス状に出力端子に印加されると、駆動用のＮＭＯＳトランジスタ４はドレインゲート間がカップリングすることに応じてゲート電圧が上昇し、ＮＭＯＳトランジスタ４はセルフターンオンする。これにより、主に駆動用のＮＭＯＳトランジスタ４のドレイン・ソース間を通じて静電気放電ノイズをグランドに逃がすことができる。このように第２実施形態においても第１実施形態と同様の作用効果を奏する。
　本実施形態によれば、チャージ回路１６は、周期性ノイズに応じて生じる電流をチャージし、チャージ回路１６によりチャージされる充電回数が所定回数以上に達したときにノイズに周期性が存在すると判定する。このため、簡単な回路を用いてノイズの周期性を判定できる。
　（第３実施形態）
　図５及び図６は第３実施形態の説明図を示す。本実施形態では、周期性判定装置が最初にノイズが検出された後の所定期間中のノイズの周期性を判定する形態を示す。この第３実施形態が第１実施形態と異なるところは、保護回路２０９が、カウンタ１２に代えて期間判定部２１、クロック回路２２を備えているところにある。
　比較回路１１は、ＮＭＯＳトランジスタ４のゲート電圧がしきい値電圧Ｖref以上となるか否かを判定し、この比較結果を期間判定部２１に出力する。期間判定部２１は、クロック回路２２からクロック信号を入力すると共に、比較回路１１の比較結果を入力し、これらに基づいて周期性ノイズが印加され続けているか否かを判定する（図６参照）。比較回路１１及び期間判定部２１は周期性判定装置２１４を構成する。
　クロック回路２２は、例えば想定される周期性ノイズの周期より大幅に短く予め設定された所定周期のクロック信号を期間判定部２１に出力し、期間判定部２１はこのクロック信号のパルスをカウントすることで時間を計測する。特に、期間判定部２１は、ＮＭＯＳトランジスタ４のゲート電圧Ｖｇが、最初にしきい値電圧Ｖref以上となるタイミングから時間計測を開始し、この開始タイミングから所定期間（例えば、数マイクロ秒）の間、比較回路１１の比較結果をクロック信号の入力タイミングにおいて参照し続ける。
　そして、期間判定部２１は、比較回路１１の比較結果を参照し、周期性ノイズを発生していると判定したときに、制御回路１３にオフ指令信号を出力する。すると、制御回路１３は、オフ回路１０によりＮＭＯＳトランジスタ４を強制的にオフさせる（図６のタイミングＡ３参照）。この結果、ＮＭＯＳトランジスタ４のゲート電圧は「Ｌ」（＝０Ｖ）に固定されることになり、周期性ノイズによる誤動作の影響を防止することができる。
　また、静電気放電（ＥＳＤ:Electro-Static Discharge）ノイズが、負荷１の接続端子（出力端子ＯＵＴ）に印加された場合、この大きな静電気がＮＭＯＳトランジスタ４のドレインゲート間にカップリングし、当該ＮＭＯＳトランジスタ４のゲートに印加されることになる。このような場合、静電気ノイズは大きなパルス状の電圧が少ない回数（例えば１回）与えられるだけである。このため、比較回路１１の比較結果となるチャージ電圧Ｖ１はパルス状に少ない回数（例えば１回）上昇するだけであり、期間判定部２１は、この比較回路１１の比較結果を参照したとしても周期的に電圧が電源ＶＣＣに上昇しているとは判定しない。これにより、期間判定部２１は、オフ指令信号を制御回路１３に出力することはなく、オフ回路１０が駆動用のＮＭＯＳトランジスタ４を強制的にオフさせることがない。この結果、静電気放電ノイズがインパルス状に出力端子ＯＵＴに印加されると、駆動用のＮＭＯＳトランジスタ４のゲート電圧はカップリングすることに応じて上昇し、ＮＭＯＳトランジスタ４はオンする。これにより、主に駆動用のＮＭＯＳトランジスタ４のドレイン・ソース間を通じて静電気放電ノイズをグランドに逃がすことができる。
　このように、第３実施形態においても第１、第２実施形態と同様の作用効果を奏する。また、最初にノイズが検出された後の所定期間中のノイズの周期性を判定し、この周期性の判定結果に応じて動作させているため、回路動作の信頼性を向上できる。
　（第４実施形態）
　図７は第４実施形態の説明図を示す。本実施形態では、オフ回路１０が主駆動部３０３の少なくとも一部と共用化して構成される形態を示す。
　ＮＭＯＳトランジスタ４の前段には主駆動部３に替わる主駆動部３０３が構成されている。この主駆動部３０３は、概ね定電流駆動用のインバータを複数縦続接続して構成され、ＰＭＯＳトランジスタ２３～２５、ＮＭＯＳトランジスタ２６～２８、定電流源２９、３０、アナログスイッチ３１、及び、抵抗３２、を組み合わせて構成される。本実施形態では、定電流駆動用のインバータを複数縦続接続した形態を示すが、定電流駆動用のインバータを一段のみ用いて構成しても良い。また、保護回路３０９は、第２実施形態に示した保護回路１０９と同様の回路を用いた形態を示すが、他の保護回路９、２０９を適用できることは言うまでもない。ＮＭＯＳトランジスタ２８は、第２トランジスタに相当する。
　入力端子ＩＮにはＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２６のゲートが共通接続されており、これらのＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２６にはそれぞれ定電流源３０、２９が直列接続されている。ＰＭＯＳトランジスタ２３のドレイン・ソース間及び定電流源３０は電源ＶＣＣの端子－グランド間に直列接続され、ＮＭＯＳトランジスタ２６のドレイン・ソース間及び定電流源２９は電源ＶＣＣの端子－グランド間に直列接続されている。チャージ回路１６及び比較回路１１は周期性判定装置３１４を構成する。
　ＰＭＯＳトランジスタ２３及び定電流源３０の共通接続点となる出力ノードＮ１には、カレントミラー接続されたＰＭＯＳトランジスタ２４及び２５のゲートが接続されている。ＮＭＯＳトランジスタ２６及び定電流源２９の共通接続点となる出力ノードＮ２には、カレントミラー接続されたＮＭＯＳトランジスタ２７及び２８のゲートが接続されている。出力ノードＮ２とＮＭＯＳトランジスタ２７のドレインとの間には、アナログスイッチ３１が介在して構成されている。このアナログスイッチ３１は、制御回路１３からオンオフ制御可能に構成されている。ＰＭＯＳトランジスタ２５及びＮＭＯＳトランジスタ２８のドレインは共通接続されており、この共通接続点はＮＭＯＳトランジスタ４のゲートに接続されている。また、ＮＭＯＳトランジスタ２７のドレイン・ソース間には、当該ＮＭＯＳトランジスタ２７のドレインの大きな蓄積電荷を逃がすための保護用の抵抗３２が接続されている。
　本実施形態に係る主駆動部３０３の内部にはオフ回路３１０が設けられている。オフ回路３１０は、例えばアナログスイッチ３１、ＮＭＯＳトランジスタ２７及び２８により構成され、制御回路１３の制御信号に応じてＮＭＯＳトランジスタ４を強制的にオフ動作可能になっている。
　制御回路１３は、入力端子ＩＮの入力データをそのイネーブル端子に入力すると共に、比較回路１１の比較結果を入力し、入力端子ＩＮの入力データが「Ｌ」であることを条件として、比較回路１１からオフ指令信号を入力するとオフ回路３１０を構成するアナログスイッチ３１をオフする。逆に、入力端子ＩＮの入力データが「Ｈ」であるときには、比較回路１１からの信号入力を無視し、オフ回路３１０にはオフ制御信号を出力せず、オフ回路３１０としての機能を働かせないようにする。その他の構成は、第２実施形態と同様であるため、第２実施形態の図３に用いた符号を図７に付してその説明を省略する。
　上記構成の作用について説明する。通常時には、制御回路１３はアナログスイッチ３１をオンする。定電流源２９とＮＭＯＳトランジスタ２６の共通接続点となる出力ノードＮ２とＮＭＯＳトランジスタ２７のドレインとは電気的に導通接続されている。これにより、ＮＭＯＳトランジスタ２７及び２８はカレントミラー接続されることになり、ＮＭＯＳトランジスタ２７及び２８並びにＰＭＯＳトランジスタ２４及び２５が共にカレントミラー接続される回路形態となる。これらのＰＭＯＳトランジスタ２４及び２５並びにＮＭＯＳトランジスタ２７及び２８は定電流駆動の第２インバータとして動作する。この結果、オフ回路３１０は、ＮＭＯＳトランジスタ４を強制的にオフ動作させることはなく、オフ回路３１０としての本来の動作は無効化される。
　入力端子ＩＮに入力されるデジタル信号は、与えられる駆動信号に応じて「Ｈ」、「Ｌ」に変化する。主駆動部３０３は、この入力デジタル信号を２回反転する。入力デジタル信号が「Ｈ」のとき、ＰＭＯＳトランジスタ２３がオフすると共にＮＭＯＳトランジスタ２６がオンする。このため、定電流源２９の供給電流は、ＮＭＯＳトランジスタ２６に流れるが、定電流源３０の供給電流はカレントミラー接続されたＰＭＯＳトランジスタ２４及び２５の電流を引く。これにより、出力側のＮＭＯＳトランジスタ４のゲートにＰＭＯＳトランジスタ２５を通じて電流が注入されることになり、ＮＭＯＳトランジスタ４のゲート電圧を上昇させることができ、ＮＭＯＳトランジスタ４をオンできる。これにより負荷１に電流を通電できる。制御回路１３は、入力端子ＩＮの入力データが「Ｈ」であるときには、比較回路１１からの信号入力を無視し、オフ回路３１０のアナログスイッチ３１をオンさせたままとして、オフ回路３１０の本来の動作を無効化する。
　逆に、入力デジタル信号が「Ｌ」のとき、ＰＭＯＳトランジスタ２３がオンすると共にＮＭＯＳトランジスタ２６がオフする。このため、定電流源３０の供給電流はＰＭＯＳトランジスタ２３に流れるが、定電流源２９の供給電流はカレントミラー接続されたＮＭＯＳトランジスタ２７及び２８（オフ回路３１０兼用）に流れこむ。ＮＭＯＳトランジスタ２７は、ＮＭＯＳトランジスタ４のゲートの蓄積電荷を一定電流で放電することで、ＮＭＯＳトランジスタ４をオフさせる。これにより負荷１への通電を停止できる。
　ここで、入力デジタル信号が「Ｌ」であり、且つ、周期性ノイズ（例えば、最大振幅２０Ｖ程度）が負荷１の接続端子（出力端子ＯＵＴ）に印加される場合について説明する。入力デジタル信号が「Ｌ」になっていると、主駆動部３０３は、この入力デジタル信号を２回反転し、ＮＭＯＳトランジスタ２８がＮＭＯＳトランジスタ４のゲートから電流をグランドに引く。
　このとき、周期性ノイズが出力端子に大振幅で印加されると、ＮＭＯＳトランジスタ４のドレインゲート間に容量性カップリングを生じ、周期性ノイズがＮＭＯＳトランジスタ４のゲートにも同様に生じる。
　チャージ回路１６は、この周期性ノイズに起因して生じるＮＭＯＳトランジスタ４のゲート電圧を充電し、比較回路１１が、このチャージ回路１６の充電電圧をしきい値電圧Ｖrefと比較してしきい値電圧Ｖref以上となるか否かを判定し、周期性ノイズに応じた充電回数が所定回数に達すると、制御回路１３は、この比較回路１１の比較結果に応じて、オフ回路３１０により強制的にＮＭＯＳトランジスタ４をオフ動作させる。制御回路１３がオフ回路３１０にＮＭＯＳトランジスタ４をオフ動作させるときには、アナログスイッチ３１をオフ制御する。アナログスイッチ３１がオフすると、定電流源２９の供給電流は、ＮＭＯＳトランジスタ２７に通電されることなくＮＭＯＳトランジスタ２８のゲートに直接注入されることになる。これにより、ＮＭＯＳトランジスタ２８を所謂フルオン状態で動作させることができる。すなわち、ＮＭＯＳトランジスタ２７及び２８が通常時にカレントミラー動作しているときには第２電流Ｉ２で通電させていると仮定すれば、ＮＭＯＳトランジスタ２８をフルオン状態で動作させオフ回路３１０として動作させるときには第１電流Ｉ１（＞Ｉ２）を通電できる。また、静電気放電ノイズが、負荷１の接続端子（出力端子ＯＵＴ）に印加される場合など、その他の動作は第２実施形態の動作と同様であるため、その説明を省略する。
　以上説明したように、本実施形態によれば、オフ回路３１０は通常時に第１電流Ｉ１よりも少ない第２電流Ｉ２を流すように動作することにより主駆動部３０３の一部と共用化することができる。これにより、主駆動部３０３の機能とオフ回路３１０の機能を共用化して構成でき、回路規模の増大を極力抑制できる。
　（第５実施形態）
　図８は第５実施形態の説明図を示す。第５実施形態は、ＥＳＤ保護回路４０２に適用した形態を示す。ＥＳＤ保護回路４０２は、制御装置を兼ねる比較回路１１、オフ回路１０、放電トランジスタ４０４、チャージ回路１６（抵抗１７、１８、ダイオード１９、コンデンサ２０）、及び、抵抗３３を組み合わせて構成され、入力端子ＩＮに生じるノイズから保護対象回路３４を保護する回路である。保護対象回路３４は、通常時に入力端子ＩＮを通じて例えばＤＣ５Ｖが供給される回路であり、大電圧の静電気から保護されなければならない回路と想定する。チャージ回路１６及び比較回路１１は周期性判定装置４１４を構成する。放電トランジスタ４０４は、第1トランジスタに相当する。
　放電トランジスタ４０４は、例えばＮチャネル型のＭＯＳトランジスタにより構成され、入力端子ＩＮから保護対象回路３４に伸びる入力線に入力端子（ドレイン）を接続すると共に、出力端子（ソース）をグランドに接続して構成されている。この放電トランジスタ４０４の制御端子（ゲート）と基準端子（ソース）との間には抵抗３３が接続されている。オフ回路１０は、例えばＮチャネル型のＭＯＳトランジスタ１５により構成され、このＭＯＳトランジスタ１５のドレイン・ソース間が、抵抗３３と並列接続されている。ＭＯＳトランジスタ１５の電流通電能力は放電トランジスタ４０４の電流通電能力よりも低いものが採用されている。放電トランジスタ４０４の制御端子には、第２実施形態の図３に示した回路と同様の回路（チャージ回路１６、比較回路１１（周期性判定装置、制御装置））が構成されている。
　上記構成の作用を説明する。通常時には、コンデンサ２０には通電されていないため、比較回路１１の比較結果は「Ｌ」と出力する。したがって、オフ回路１０を構成するＮＭＯＳトランジスタ１５はオフする。このとき、周期性ノイズが入力端子ＩＮに大振幅で印加されると、放電トランジスタ４０４のゲート・ソース間電圧が上昇し、周期性ノイズが放電トランジスタ４０４のゲートにも同様に生じる。第２実施形態の説明と同様に、チャージ回路１６は周期性ノイズに起因して生じる放電トランジスタ４０４のゲート電圧Ｖｇを充電し、このチャージ回路１６の充電電圧をしきい値電圧Ｖrefと比較してしきい値電
圧Ｖrefを超えるか否かを判定し、周期性ノイズに応じた充電回数が所定回数に達すると、比較回路１１は、その比較結果として「Ｈ」をオフ回路１０（ＮＭＯＳトランジスタ１５のゲート）に出力し、このとき、オフ回路１０は放電トランジスタ４０４をオフ動作させる。すると、放電トランジスタ４０４が、静電気保護の目的以外で動作することを避けることができる。例えば、外部から入力端子ＩＮにＤＣ５Ｖが通常保護対象回路３４に供給されている場合、周期性ノイズ発生に伴い放電トランジスタ４０４がオンしてしまうと電流を引いてしまい、内部の保護対象回路３４にＤＣ５Ｖが供給されなくなってしまう虞がある。しかし、放電トランジスタ４０４は静電気保護の目的以外で動作しないため、入力端子ＩＮから内部の保護対象回路３４にＤＣ５Ｖを供給し続けることができる。
　また、静電気放電ノイズが入力端子ＩＮに印加された場合、この大きな静電気が放電トランジスタ４０４のドレインゲート間にカップリングしゲートに印加されることになる。このような場合、静電気放電ノイズは、大きなパルス状の電圧が少ない回数（例えば１回のみ）与えられるだけである。このため、チャージ回路１６は、少数回（例えば１回のみ）チャージされるもののチャージ電圧Ｖ１が所定のしきい値電圧Ｖrefを超えないため、比較回路１１は、比較結果として「Ｌ」を出力し続ける。したがって、オフ回路１０は、放電トランジスタ４０４を強制的にオフ動作させることがない。この結果、静電気放電ノイズが入力端子ＩＮに印加されると、放電トランジスタ４０４の制御端子の電圧はカップリングすることに応じて上昇し、放電トランジスタ４０４はセルフターンオンする。これにより、主に放電トランジスタ４０４の入出力端子（ドレイン・ソース）間を通じて静電気放電ノイズをグランドに逃がすことができる。
　このように第５実施形態においても前述実施形態とほぼ同様の作用効果を奏する。
　（他の実施形態）
　前述実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。以上、本開示の実施例を説明したが、回路構成や配置、サイズ、数値等は一例であり、本開示はこれらに限定されるものではなく、開示の主旨を逸脱しない範囲内で種々の変更が可能である。
　負荷１は、誘導性の車両用負荷を適用した形態を示したが、これはソレノイド及びモータなどの負荷を適用できる。
　ローサイド駆動の場合を説明したが、ハイサイド駆動の場合にも適用できる。各種回路を構成するトランジスタ（例えば、ＮＭＯＳトランジスタ４、放電トランジスタ４０４）がＭＯＳトランジスタにより構成されている形態を示したが、トランジスタの種類は限られない。
　第１～第４実施形態では、ＮＭＯＳトランジスタ４のドレイン（出力端子ＯＵＴ）に印加されるノイズを直接検出する形態を示したが、ＮＭＯＳトランジスタ４に例えば抵抗（図示せず）などが接続される場合には、当該抵抗などを介してノイズを間接的に検出する回路形態を適用しても良い。
　また、第２実施形態の図３、第４実施形態の図７、第５実施形態の図８、では、チャージ回路１６を用いた形態を示したが、「電圧変換回路」としてはチャージ回路１６に限らず、周期性ノイズに応じて生じる信号を電圧変換可能な構成であれば良い。各実施形態の構成は適宜組み合わせて適用できる。
　第１～第３、第５実施形態では、オフ回路１０が、Ｎチャネル型のＭＯＳトランジスタ１５の一素子により構成された形態を示したが、これに代えて、他種類のトランジスタを適用したり、これらのトランジスタ１５に例えば抵抗、コンデンサなど他の素子を組み合わせて適用したりしても良い。第４実施形態では、オフ回路３１０を主駆動部３０３の少なくとも一部と共用化した形態を示したが、オフ回路の一部を主駆動部の少なくとも一部と共用化しても良い。
　前述実施形態に示した回路形態に限られず、前述実施形態に係る内容と同一機能を奏すれば、他の回路トポロジの構成を適用しても良い。
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (8)

  1. 　制御端子を備える第１トランジスタ（４、４０４）に重畳されるノイズを直接又は間接的に検出し当該ノイズの周期性を判定する周期性判定装置（１４、１１４、２１４、３１４、４１４）と、
    　前記第１トランジスタの制御端子に接続され前記第１トランジスタをオフ動作可能に構成されるオフ回路（１０、３１０）と、
    　前記周期性判定装置によりノイズに周期性が存在しないと判定されると前記オフ回路による前記第１トランジスタのオフ動作を無効化し、前記周期性判定装置によりノイズに周期性が存在すると判定されると前記オフ回路により前記第１トランジスタをオフ動作させる制御装置（１３、１１）と、を備える保護回路。
  2. 　ノイズの周期回数をカウントするカウント装置（１２）を備え、
    　前記制御装置は、前記カウント装置によりカウントされたノイズの周期回数が所定回数以上に達したときに、前記ノイズに周期性が存在すると判定し前記第１トランジスタをオフ動作させる請求項１記載の保護回路。
  3. 　前記第１トランジスタに重畳される周期性ノイズに応じて生じる信号を電圧変換する電圧変換回路（１６）を備え、
    　前記制御装置は、前記電圧変換回路により電圧変換された信号に応じて前記オフ回路による前記第１トランジスタのオフ動作の有効／無効を切り替える請求項１記載の保護回路。
  4. 　前記電圧変換回路は、前記第１トランジスタに重畳される周期性ノイズに応じて生じる電流をチャージするチャージ回路（１６）を備え、
    　前記制御装置は、前記チャージ回路によりチャージされる充電回数が所定回数以上に達したときに前記ノイズに周期性が存在すると判定し前記第１トランジスタをオフ動作させる請求項３記載の保護回路。
  5. 　前記周期性判定装置は、最初にノイズが検出された後の所定期間中のノイズの周期性を判定する請求項１記載の保護回路。
  6. 　前記第１トランジスタの前段に構成され当該第１トランジスタを通常駆動する主駆動部（３０３）を備え、
    　前記オフ回路（３１０）は、前記第１トランジスタをオフ動作させるときに前記第１トランジスタの制御端子から第１電流を流すように構成され、
    　前記オフ回路は、通常時に前記第１電流よりも少ない第２電流を流すように動作することにより、その少なくとも一部が前記主駆動部の少なくとも一部と共用化して構成される請求項１～５の何れか一項に記載の保護回路。
  7. 　前記オフ回路は、第２トランジスタ（１５、２８）を用いて構成されている請求項１～６の何れか一項に記載の保護回路。
  8. 　前記第２トランジスタは、その電流通電能力が前記第１トランジスタの電流通電能力よりも低い請求項７記載の保護回路。
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