KR101707366B1 - 반도체 장치 - Google Patents

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고지 야마모토
신스케 고도
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 보호 기능을 갖고, 또한 소형화 및 저비용화를 실현 가능한 반도체 장치를 제공하는 것을 목적으로 한다. 본 발명의 반도체 장치는, 스위칭 소자(Q1)와 드라이브 회로(11)와 제어 회로(30)를 구비한다. 제어 회로(30)는, 드라이브 회로(11)로부터 하이 레벨의 구동 제어 신호가 출력되면, 스위칭 소자(Q1)의 구동을 정지하고, 전하 축적용 콘덴서(C1)에 충전을 행한다. 제어 회로(30)는, 드라이브 회로(11)로부터 로우 레벨의 구동 제어 신호가 출력되면, 전하 축적용 콘덴서(C1)에 축적된 전하를 이용하여, 스위칭 소자(Q1)를 구동한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이고, 보다 상세하게는, 내연 기관의 이그니션 시스템에 있어서, 스위칭 소자에 의해 유도 부하를 구동하는 반도체 장치에 관한 것이다.
내연 기관, 예컨대 자동차의 엔진의 이그니션 시스템에서는, 트랜스 등의 유도 부하를 이용하여, 엔진이 점화된다. 트랜스는, 반도체 장치의 스위칭 소자에 의해 구동된다. 스위칭 소자는, 엔진 제어용 컴퓨터로부터 출력되는 착화 신호에 근거하여, 드라이브 회로에 의해 동작된다.
이그니션 시스템에 이용되는 반도체 장치에는, 보호 기능이 탑재된다(예컨대 특허 문헌 1~4 참조). 예컨대, 반도체 장치에는, 소손(burnout) 파괴를 회피하기 위해, 미리 정하는 시간 이상 지속하여 온 신호가 인가되었을 때, 부하 전류를 차단하는 기능이 탑재된다. 부하 전류를 차단하는 동작은, 반도체 장치의 자기 보호에 의한 차단 동작이므로, 본래, 엔진 제어용 컴퓨터로부터 착화 신호가 출력되는 타이밍과는 상이한 타이밍에 행해질 가능성이 매우 높다.
차단 동작의 타이밍에 따라서는, 엔진의 백파이어 및 노킹 등의 문제가 발생한다. 최악의 경우는, 엔진의 기계 기구의 파괴를 초래할 우려가 있다고 하는 문제도 있다. 이들의 문제를 막기 위해, 반도체 장치에는, 부하 전류의 완만한 차단을 실현하고, 불필요한 점화 동작을 방지하는 기능이 탑재된다. 그 외에도, 반도체 장치에는, 자기 보호로서, 이상 온도 및 과전류에 대한 대책도 행해지고 있다. 이와 같이 반도체 장치는, 오점화의 리스크를 가능한 한 회피하도록 구성되어 있다.
또한, 이그니션 시스템에 반도체 장치로서 이용되는 전력용 반도체 장치가 접속되는 파워 반도체용 그라운드(이하 「파워 GND」라고 하는 경우가 있다)는, 드라이브 회로로부터 출력되는 출력 신호의 신호 레벨이 로우(Low) 레벨일 때에, 서지 등의 인가에 의해 전위가 -60V 정도까지 내려갈 우려가 있다. 이것은, 배터리가 접속되는 배터리 그라운드(이하 「배터리 GND」라고 하는 경우가 있다)까지의 배선의 영향이다.
드라이브 회로로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에, 파워 GND의 전위가 -60V 정도까지 내려가면, 반도체 장치가 오동작하고, 스위칭 소자가 재차 온(ON) 동작을 하여 버릴 우려가 있다. 이것을 막기 위해, 반도체 장치에는, 서지 등의 짧은 펄스 신호에서는 동작하지 않도록, 불필요한 점화 동작을 방지하는 기능이 보호 기능으로서 탑재된다.
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 평 9-172358호 공보
(특허 문헌 2) 일본 특허 공개 평 11-205112호 공보
(특허 문헌 3) 일본 특허 공개 평 7-142711호 공보
(특허 문헌 4) 일본 특허 공개 2010-226835호 공보
상술한 특허 문헌 1~4 등에 개시되는 바와 같이, 이그니션 시스템에 이용되는 반도체 장치에는, 보호 기능이 탑재된다. 보호 기능은, 반도체 장치의 회로 규모를 증대시켜, 저비용화 및 소형화를 저해하는 요인이 되고 있다.
본 발명의 목적은, 보호 기능을 갖고, 또한 소형화 및 저비용화를 실현 가능한 반도체 장치를 제공하는 것이다.
본 발명의 반도체 장치는, 스위칭 소자와, 외부의 제어 장치로부터 주어지는 제어 신호에 근거하여, 상기 스위칭 소자를 구동하기 위한 구동 제어 신호를 출력하는 드라이브 회로와, 상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호에 근거하여, 상기 스위칭 소자의 구동을 제어하는 제어 회로를 구비하고, 상기 드라이브 회로는, 상기 제어 신호가 상기 스위칭 소자를 구동하기 위한 신호인 경우, 신호 레벨이 상대적으로 낮은 로우 레벨의 상기 구동 제어 신호를 출력하고, 상기 제어 신호가 상기 스위칭 소자의 구동을 정지하기 위한 신호인 경우, 신호 레벨이 상대적으로 높은 하이 레벨의 상기 구동 제어 신호를 출력하고, 상기 제어 회로는, 전하를 축적하기 위한 전하 축적용 콘덴서를 갖고, 상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 하이 레벨일 때, 상기 스위칭 소자의 구동을 정지하고, 상기 전하 축적용 콘덴서에 충전을 행하고, 상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 로우 레벨일 때, 상기 전하 축적용 콘덴서에 축적된 전하를 이용하여, 상기 스위칭 소자를 구동하는 것을 특징으로 한다.
본 발명의 반도체 장치에 의하면, 드라이브 회로로부터 하이 레벨의 구동 제어 신호가 출력되면, 제어 회로에 의해, 스위칭 소자의 구동이 정지되고, 전하 축적용 콘덴서에 충전이 행해진다. 드라이브 회로로부터 로우 레벨의 구동 제어 신호가 출력되면, 제어 회로에 의해, 전하 축적용 콘덴서에 축적된 전하를 이용하여, 스위칭 소자가 구동된다.
이와 같이 스위칭 소자의 구동에는, 제어 회로의 전하 축적용 콘덴서에 축적된 전하가 이용되므로, 스위칭 소자가 연속하여 통전되면, 제어 회로의 소비 전력에 의해, 전하 축적용 콘덴서가 방전한다. 이 방전에 수반하여, 스위칭 소자를 전류가 흐르는 도통 상태로 하기 위한 구동 전압이 서서히 저하한다. 이것에 의해, 스위칭 소자에 흐르는 전류를 완만하게 차단할 수 있으므로, 반도체 장치를 보호할 수 있다. 또한, 드라이브 회로로부터 출력되는 구동 제어 신호가 하이 레벨일 때는, 전하 축적용 콘덴서에 충전될 뿐이고, 스위칭 소자는 구동되지 않으므로, 스위칭 소자가 원치 않는 도통 상태가 되는 것을 막아, 반도체 장치를 보호할 수 있다.
이와 같이 본 발명에 의하면, 보호 회로를 별도로 마련하는 일 없이, 보호 기능을 실현할 수 있다. 따라서, 보호 기능을 갖고, 또한 소형화 및 저비용화를 실현 가능한 반도체 장치를 실현할 수 있다.
본 발명의 목적, 특징, 국면, 및 이점은, 이하의 상세한 설명과 첨부 도면에 의해, 보다 명백해진다.
도 1은 점화 장치(10)의 구성의 일례를 나타내는 도면이다.
도 2는 반도체 장치(1)의 동작을 나타내는 타이밍 차트이다.
도 3은 본 발명의 전제 기술인 반도체 장치(1)의 제어 회로(12) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 4는 본 발명의 제 1 실시의 형태인 반도체 장치(30)의 제어 회로(31) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 5는 도 4의 제어 회로(31) 및 스위칭 소자부(3)의 동작을 나타내는 타이밍 차트이다.
도 6은 본 발명의 제 2 실시의 형태인 반도체 장치(35)의 제어 회로(36) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 7은 본 발명의 제 3 실시의 형태인 반도체 장치(40)의 제어 회로(41) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 8은 본 발명의 제 4 실시의 형태인 반도체 장치(45)의 제어 회로(46) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 9는 본 발명의 제 5 실시의 형태인 반도체 장치(50)의 제어 회로(51) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 10은 본 발명의 제 6 실시의 형태인 반도체 장치(55)의 제어 회로(56) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 11은 본 발명의 제 7 실시의 형태인 반도체 장치(60)의 제어 회로(61) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 12는 본 발명의 제 8 실시의 형태인 반도체 장치(65)의 제어 회로(66) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 13은 본 발명의 제 9 실시의 형태인 반도체 장치(70)의 제어 회로(71) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 14는 본 발명의 제 10 실시의 형태인 반도체 장치(75)의 제어 회로(76) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 15는 본 발명의 제 11 실시의 형태인 반도체 장치(80)의 제어 회로(81) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 16은 본 발명의 제 11 실시의 형태의 변형예인 반도체 장치(85)의 제어 회로(86) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 17은 본 발명의 제 12 실시의 형태인 반도체 장치(90)의 제어 회로(91) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 18은 본 발명의 제 12 실시의 형태의 변형예인 반도체 장치(95)의 제어 회로(96) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다.
도 19는 본 발명의 전제 기술인 반도체 장치(1)의 드라이브 회로(11)의 구성을 나타내는 도면이다.
도 20은 본 발명의 제 13 실시의 형태에 있어서의 드라이브 회로(100)의 구성을 나타내는 도면이다.
도 21은 본 발명의 제 14 실시의 형태에 있어서의 드라이브 회로(105)의 구성을 나타내는 도면이다.
도 22는 본 발명의 제 15 실시의 형태에 있어서의 드라이브 회로(110)의 구성을 나타내는 도면이다.
도 23은 본 발명의 제 16 실시의 형태에 있어서의 드라이브 회로(115)의 구성을 나타내는 도면이다.
도 24는 본 발명의 제 17 실시의 형태에 있어서의 드라이브 회로(120)의 구성을 나타내는 도면이다.
도 25는 본 발명의 제 18 실시의 형태에 있어서의 드라이브 회로(125)의 구성을 나타내는 도면이다.
<제 1 실시의 형태>
도 1은 점화 장치(10)의 구성의 일례를 나타내는 도면이다. 점화 장치(10)는, 내연 기관, 예컨대 자동차의 엔진의 점화 시스템인 이그니션 시스템에 구비된다. 점화 장치(10)는, 반도체 장치(1), 점화용 트랜스(4), 점화 플러그(5), 전자 제어 유닛(Electronic Control Unit; 약칭 : ECU)(6) 및 전원(9)을 구비하여 구성된다.
반도체 장치(1)는, 집적 회로(2) 및 스위칭 소자부(3)를 구비한다. 집적 회로(2)는, 드라이브 회로(11), 제어 회로(12) 및 전류 검출 저항 Rs1을 구비한다. 스위칭 소자부(3)는, 스위칭 소자로서, 전력용 반도체 소자, 구체적으로는, 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor; 약칭 : IGBT) Q1을 구비한다. 또한 스위칭 소자부(3)는, 제너 다이오드 Zd1을 구비한다. 점화용 트랜스(4)는, 일차측 코일(13) 및 이차측 코일(14)을 구비한다.
ECU(6)는, 드라이브 회로(11) 및 제어용 그라운드(7)에 접속된다. ECU(6)는, 제어용 컴퓨터이고, 중앙 연산 처리 장치(Central Processing Unit; 약칭 : CPU)를 구비하여 구성된다. ECU(6)는, 제어 장치에 상당한다.
ECU(6)는, 스위칭 소자부(3)의 스위칭 소자인 IGBT Q1을 제어하는 제어 신호 Sd를, 드라이브 회로(11)에 준다. 드라이브 회로(11)는, 제어 회로(12) 및 제어용 그라운드(7)에 접속된다. 드라이브 회로(11)는, ECU(6)로부터 주어진 제어 신호 Sd를 제어 회로(12)에 준다. 드라이브 회로(11)로부터 제어 회로(12)에 출력되는 제어 신호 Sd는, 구동 제어 신호에 상당한다.
제어 회로(12)는, 스위칭 소자부(3)를 구성하는 IGBT Q1 및 제너 다이오드 Zd1, 전류 검출 저항 Rs1 및 파워 반도체용 그라운드(8)에 접속된다. 제어 회로(12)는, 구체적으로는, IGBT Q1의 게이트, 및 제너 다이오드 Zd1의 애노드에, 각각 접속된다.
제어 회로(12)는, 드라이브 회로(11)로부터 주어지는 제어 신호 Sd와, 미리 정해지는 동작 조건에 근거하여, 스위칭 소자부(3)의 IGBT Q1을 구동시키는 드라이브 신호 Vge를 생성한다. 제어 회로(12)는, 생성한 드라이브 신호 Vge를, IGBT Q1의 게이트에 준다. 이것에 의해, 제어 회로(12)는, IGBT Q1의 구동을 제어한다.
IGBT Q1의 콜렉터는, 점화용 트랜스(4)의 일차측 코일(13)의 일단 및 제너 다이오드 Zd1의 캐소드에 접속된다. 점화용 트랜스(4)의 일차측 코일(13)의 타단에는, 전원(9)이 접속된다. 제너 다이오드 Zd1의 애노드는, IGBT Q1의 게이트 및 제어 회로(12)에 접속된다. 점화용 트랜스(4)의 이차측 코일(14)의 일단에는, 전원(9)이 접속된다. 점화용 트랜스(4)의 이차측 코일(14)의 타단에는, 점화 플러그(5)의 일단이 접속된다. 점화 플러그(5)의 타단은, 파워 반도체용 그라운드(8)에 접속된다.
제너 다이오드 Zd1은, 점화용 트랜스(4)를 구성하는 일차측 코일(13) 및 이차측 코일(14)의 권선(winding)의 절연 파괴를 방지하기 위해, IGBT Q1의 콜렉터와 게이트의 사이에 마련된다. 제너 다이오드 Zd1은, IGBT Q1의 콜렉터와 이미터의 사이의 전압(이하 「콜렉터 이미터간 전압」이라고 하는 경우가 있다) Vce를 미리 정하는 전압으로 고정(클램프(clamp))하기 위한 클램프 제너 다이오드이다. 제너 다이오드 Zd1은, IGBT Q1의 콜렉터 이미터간 전압 Vce를, 예컨대 500V 정도로 클램프한다.
IGBT Q1의 이미터는, 전류 검출 저항 Rs1의 일단에 접속된다. 전류 검출 저항 Rs1의 타단은, 파워 반도체용 그라운드(8)에 접속된다. 전류 검출 저항 Rs1의 일단에는, 제어 회로(12)가 접속된다. 제어 회로(12)는, IGBT Q1의 이미터에 흐르는 이미터 전류를, 전류 검출 저항 Rs1에 의해 센스 전압 Vsense로 변환하여 검출한다.
구체적으로는, 제어 회로(12)는, 전류 검출 저항 Rs1의 일단과 파워 반도체용 그라운드(8)의 전위차를, 센스 전압 Vsense로서 검출한다. 제어 회로(12)는, 검출한 센스 전압 Vsense와, 전류 검출 저항 Rs1의 저항값에 근거하여, IGBT Q1의 이미터에 흐르는 이미터 전류를 구한다. 이와 같이 하여 구한 이미터 전류를, 이하의 설명에서는, 센스 전류 Isense라고 한다.
점화 장치(10)는, 이하와 같이 동작한다. 점화 장치(10)의 반도체 장치(1)는, ECU(6)로부터, 제어 신호 Sd로서, 스위칭 소자부(3)의 IGBT Q1을 온으로 하기 위한 온 신호가 주어지면, ECU(6)로부터의 온 신호를, 드라이브 회로(11)를 거쳐서, 제어 회로(12)의 제어 단자에서 수신한다. 제어 회로(12)는, 수신한 온 신호에 근거하여, IGBT Q1을 구동한다. 이것에 의해, 반도체 장치(1)는, 부하인 점화용 트랜스(4)에 전류를 흘린다.
점화 타이밍시에는, ECU(6)로부터, 제어 신호 Sd로서, IGBT Q1을 오프로 하기 위한 오프 신호가 주어진다. 반도체 장치(1)는, ECU(6)로부터의 오프 신호를, 드라이브 회로(11)를 거쳐서, 제어 회로(12)의 제어 단자에서 수신한다. 제어 회로(12)는, 수신한 오프 신호에 근거하여, IGBT Q1을 턴 오프하고, IGBT Q1의 콜렉터와 이미터의 사이의 도통을 차단한다.
IGBT Q1의 콜렉터 이미터간의 도통의 차단에 의해, IGBT Q1의 콜렉터 이미터간 전압 Vce가 상승하고, 점화용 트랜스(4)의 이차측 코일(14)에, 권수비(ratio of the number of turns)가 곱하여진 고전압이 여기되어, 점화용 전압 V2로서, 점화 플러그(5)에 인가된다. 점화용 전압 V2는, 예컨대, 마이너스(-) 30㎸ 이상이다.
도 2는 반도체 장치(1)의 동작을 나타내는 타이밍 차트이다. 도 2에서는, 반도체 장치(1)의 동작을 나타내기 위해, ECU(6)로부터 드라이브 회로(11)를 거쳐서 제어 회로(12)에 주어지는 제어 신호 Sd(V), 제어 회로(12)로부터 IGBT Q1의 게이트에 주어지는 드라이브 신호 Vge(V), 점화용 트랜스(4)로부터 IGBT Q1에 흐르는 부하 전류 Ic(A), IGBT Q1의 콜렉터 이미터간 전압 Vce(V), 및 점화용 전압 V2(V)의 변화를 나타내는 타이밍 차트를 나타내고 있다. 드라이브 신호 Vge(V)는, IGBT Q1의 게이트와 이미터의 사이의 전압(이하 「게이트-이미터간 전압」이라고 한다)이 된다. 도 2의 가로축은, 시간 T(sec)이다.
시각 t1에 있어서, 제어 회로(12)에 주어지는 제어 신호 Sd의 신호 레벨이 로우(Low) 레벨로부터 하이(Hi) 레벨로 전환되면, IGBT Q1의 게이트에 주어지는 드라이브 신호 Vge의 신호 레벨이 로우 레벨로부터 하이 레벨이 된다. 이것에 의해, 부하인 점화용 트랜스(4)로부터, 부하 전류 Ic가 IGBT Q1에 흐르기 시작한다. 부하 전류 Ic는, 서서히 증가한다.
점화 타이밍 Tig인 시각 t2에 있어서, 제어 신호 Sd의 신호 레벨이 하이 레벨로부터 로우 레벨로 전환되면, 드라이브 신호 Vge가 하이 레벨로부터 로우 레벨이 된다. 이것에 의해, 부하 전류 Ic가 차단된다.
그 후, 시각 t3에 있어서, 시각 t1과 마찬가지로, 제어 신호 Sd의 신호 레벨이 로우 레벨로부터 하이 레벨로 전환되면, 드라이브 신호 Vge의 신호 레벨이 로우 레벨로부터 하이 레벨이 되고, 부하 전류 Ic가 흐르기 시작한다.
제어 신호 Sd의 온 시간, 즉 제어 신호 Sd로서 온 신호가 주어지는 시간, 및 전원(9)의 전압 Vp에 의존하여, 부하 전류 Ic의 값은 변동한다. IGBT Q1은, 부하 전류 Ic가, 어느 값 이상이 되면, 점화용 트랜스(4)를 구성하는 일차측 코일(13) 및 이차측 코일(14)의 권선의 용단, 및 점화용 트랜스(4)의 자기 포화의 리스크를 회피하기 위해, 부하 전류 Ic를 안정 상태로 유지하도록 제어된다. 이 최대 허용 전류값을 「전류 제한값」이라고 정의하고, Ic0으로 나타낸다.
예컨대, 시각 t4에 있어서, 드라이브 신호 Vge의 신호 레벨이 하이 레벨로부터 저하하여 부하 전류 Ic가 더 증가하고, 시각 t5에 있어서, 부하 전류 Ic가 전류 제한값 Ic0에 도달하면, IGBT Q1은, 콜렉터 이미터간 전압 Vce가 증가하도록 제어 회로(12)에 의해 제어된다. 이것에 의해, 부하 전류 Ic가 전류 제한값 Ic0으로 제한된다.
그 후, 점화 타이밍 Tig인 시각 t6에 있어서, 제어 신호 Sd의 신호 레벨이 하이 레벨로부터 로우 레벨로 전환되면, 드라이브 신호 Vge가 하이 레벨로부터 로우 레벨이 되고, 부하 전류 Ic가 차단된다.
참조 부호 「15」로 나타내는 동작 포인트에서는, 스위칭 소자인 IGBT Q1에, 큰 줄 손실(Joule loss)이 발생하고 있다.
도 3은 본 발명의 전제 기술인 반도체 장치(1)의 제어 회로(12) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 제어 회로(12)는, 내부 전원(20), 슈미트 트리거 회로(21), 지연 타이머(22), 직류 전류원(23), 기준 전압원(24), 콤퍼레이터(25), 전압-전류 변환 회로(약칭 : V-I 변환 회로)(26), 제 1 쇼트키 배리어 다이오드 Ds1, 제 2 쇼트키 배리어 다이오드 Ds2, 제어 회로용 제너 다이오드 Zd2, 제 1 저항 R1, 제 2 저항 R2, 제 1 P채널형 MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor) PM1, 제 2 P채널형 MOSFET PM2, 제 3 P채널형 MOSFET PM3, 제 4 P채널형 MOSFET PM4 및 제 5 P채널형 MOSFET PM5를 구비하여 구성된다. 이하의 설명에서는, P채널형 MOSFET를 「PMOS 트랜지스터」라고 한다.
스위칭 소자부(3)는, IGBT Q1 및 제너 다이오드 Zd1을 구비하여 구성된다. 이하의 설명에서는, 스위칭 소자부(3)를 구성하는 제너 다이오드 Zd1을, 「소자부용 제너 다이오드 Zd1」이라고 하는 경우가 있다. IGBT Q1은, 콜렉터 전류에 비례한 센스 전류 Isense가 출력되는 센스 단자를 구비한다.
제어 회로용 제너 다이오드 Zd2의 캐소드는, 드라이브 회로(11)의 출력 단자 G에 접속된다. 제어 회로용 제너 다이오드 Zd2의 애노드는, 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속된다. 제 1 쇼트키 배리어 다이오드 Ds1의 애노드는, 드라이브 회로(11)의 출력 단자 G에 접속된다. 제 1 쇼트키 배리어 다이오드 Ds1의 캐소드는, 제 2 쇼트키 배리어 다이오드 Ds2의 캐소드에 접속된다. 제 2 쇼트키 배리어 다이오드 Ds2의 애노드는, 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속된다.
제 1 쇼트키 배리어 다이오드 Ds1의 캐소드와, 제 2 쇼트키 배리어 다이오드 Ds2의 캐소드의 접속점은, 내부 전원(20), 제 1 저항 R1의 일단, 슈미트 트리거 회로(21)의 입력 단자, 제 1 PMOS 트랜지스터 PM1의 소스, 제 2 PMOS 트랜지스터 PM2의 소스, 제 3 PMOS 트랜지스터 PM3의 소스, 제 4 PMOS 트랜지스터 PM4의 소스, 제 5 PMOS 트랜지스터 PM5의 소스에 각각 접속된다.
제 1 저항 R1의 일단은, 내부 전원(20)에 접속된다. 제 1 저항 R1의 타단은, 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속된다.
슈미트 트리거 회로(21)의 출력 단자는, 지연 타이머(22)의 일단에 접속된다. 지연 타이머(22)의 타단은, 제 1 PMOS 트랜지스터 PM1의 게이트에 접속된다. 제 1 PMOS 트랜지스터 PM1의 드레인은, 제 2 PMOS 트랜지스터 PM2의 드레인 및 제 4 PMOS 트랜지스터 PM4의 드레인에 접속된다.
제 1 PMOS 트랜지스터 PM1의 드레인, 제 2 PMOS 트랜지스터 PM2의 드레인 및 제 4 PMOS 트랜지스터 PM4의 드레인의 접속점은, 직류 전류원(23)의 일단에 접속된다. 직류 전류원(23)의 타단은, 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속된다.
제 2 PMOS 트랜지스터 PM2 및 제 3 PMOS 트랜지스터 PM3에 의해, 커런트 미러 회로가 구성된다. 제 2 PMOS 트랜지스터 PM2 및 제 3 PMOS 트랜지스터 PM3의 게이트는, 공통으로 접속되어, 제 3 PMOS 트랜지스터 PM3의 드레인에 접속된다. 제 3 PMOS 트랜지스터 PM3의 드레인은, V-I 변환 회로(26)의 출력 단자에 접속된다.
제 4 PMOS 트랜지스터 PM4 및 제 5 PMOS 트랜지스터 PM5에 의해, 커런트 미러 회로가 구성된다. 제 4 PMOS 트랜지스터 PM4 및 제 5 PMOS 트랜지스터 PM5의 게이트는, 공통으로 접속되어, 제 4 PMOS 트랜지스터 PM4의 드레인에 접속된다.
제 5 PMOS 트랜지스터 PM5의 드레인은, 제 2 저항 R2의 일단에 접속된다. 제 2 저항 R2의 타단은, 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속된다. 제 5 PMOS 트랜지스터 PM5의 드레인과, 제 2 저항 R2의 일단의 접속점은, 스위칭 소자부(3)를 구성하는 소자부용 제너 다이오드 Zd1의 애노드와, IGBT Q1의 게이트의 접속점에 접속된다.
IGBT Q1의 콜렉터는, 도 1에 나타내는 점화용 트랜스(4)의 일차측 코일(13)의 일단에 접속되고, 또한 소자부용 제너 다이오드 Zd1의 캐소드에 접속된다. 소자부용 제너 다이오드 Zd1의 애노드는, IGBT Q1의 게이트에 접속된다.
IGBT Q1의 이미터는, 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속된다. IGBT Q1의 센스 단자는, 전류 검출 저항 Rs1의 일단에 접속된다. 전류 검출 저항 Rs1의 타단은, IGBT Q1의 이미터, 및 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속된다.
상술한 도 1에서는, 전류 검출 저항 Rs1이, IGBT Q1의 이미터와 파워 반도체용 그라운드(8)의 사이에 마련되는 경우를 나타내고 있다. 도 3에서는, 이해를 용이하게 하기 위해, IGBT Q1의 이미터에 마련되는 센스 단자가, 전류 검출 저항 Rs1을 거쳐서 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속되고, IGBT Q1의 이미터가 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속되는 경우를 나타내고 있다.
IGBT Q1의 센스 단자와 전류 검출 저항 Rs1의 일단의 접속점은, 콤퍼레이터(25)의 비반전 입력 단자에 접속된다. 콤퍼레이터(25)의 반전 입력 단자는, 기준 전압원(24)의 양극 단자에 접속된다. 기준 전압원(24)의 음극 단자는, 기준 전원 전위 GND에 접속된다. 콤퍼레이터(25)의 출력 단자는, V-I 변환 회로(26)의 입력 단자에 접속된다.
전제 기술의 제어 회로(12)에서는, 도 1에 나타내는 파워 반도체용 그라운드(8)는, 배터리가 접속되는 배터리 GND까지의 배선의 영향으로, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에, 서지 등의 인가에 의해 전위가 -60V 정도까지 내려갈 우려가 있다. 이것에 의해, 반도체 장치(1)가 오동작하고, IGBT Q1이 턴 오프된 후에, 재차 온(ON) 동작을 하여 버릴 우려가 있다.
이것을 막기 위해, 반도체 장치(1)에는, 서지 등의 짧은 펄스 신호에서는 동작하지 않도록, 불필요한 점화 동작을 방지하는 기능이 보호 기능으로서 탑재된다. 또한 반도체 장치(1)에는, 다른 보호 기능, 예컨대, 소손 파괴를 회피하기 위해, 미리 정하는 시간 이상 지속하여 온 신호가 인가되었을 때, 부하 전류를 차단하는 기능이 탑재된다.
이들의 보호 기능은, 반도체 장치(1)의 회로 규모를 증대시켜, 저비용화 및 소형화를 저해하는 요인이 되고 있다. 그래서, 본 발명의 반도체 장치에서는, 이하에 나타내는 실시의 형태의 구성을 채용하고 있다.
도 4는 본 발명의 제 1 실시의 형태인 반도체 장치(30)의 제어 회로(31) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(30)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다.
본 실시의 형태의 반도체 장치(30)는, 도 3에 나타내는 전제 기술의 제어 회로(12) 대신에, 도 4에 나타내는 제어 회로(31)를 구비하는 것 외에는, 도 1에 나타내는 반도체 장치(1)와 동일하게 구성된다. 본 실시의 형태의 반도체 장치(30)에 있어서의 제어 회로(31)는, 외부 콘덴서 C1을 구비하는 것, 및 도 3에 나타내는 지연 타이머(22) 대신에, 제 1 인버터 회로 INV1을 구비하는 것 외에는, 전제 기술의 제어 회로(12)와 동일한 구성을 갖는다. 따라서, 제어 회로(12)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
본 실시의 형태에서는, 슈미트 트리거 회로(21)의 입력 단자는, 제 1 쇼트키 배리어 다이오드 Ds1의 애노드와, 드라이브 회로(11)의 출력 단자 G의 접속점에 접속된다. 슈미트 트리거 회로(21)의 입력 단자는, 제 1 쇼트키 배리어 다이오드 Ds1의 캐소드와, 제 2 쇼트키 배리어 다이오드 Ds2의 캐소드의 접속점에는 접속되지 않는다.
슈미트 트리거 회로(21)의 출력 단자는, 제 1 인버터 회로 INV1의 입력 단자에 접속된다. 제 1 인버터 회로 INV1의 출력 단자는, 제 1 PMOS 트랜지스터 PM1의 게이트에 접속된다.
외부 콘덴서 C1은, 제어 회로(31)의 외부 콘덴서 C1을 제외한 잔여 부분을 구성하는 반도체 칩의 외부에 마련된다. 외부 콘덴서 C1의 한쪽의 전극은, 내부 전원(20)에 접속된다. 외부 콘덴서 C1의 다른 쪽의 전극은, 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속된다.
본 실시의 형태에 있어서의 제어 회로(31)는, 외부 콘덴서 C1의 축적 전하를 이용한 음논리(negative logic)형의 스위칭 소자 구동 회로이다. 제어 회로(31)는, 상보형 금속 산화막 반도체(Complementary Metal Oxide Semiconductor; 약칭 : CMOS)로 구성된다. 따라서, 제어 회로(31)는, 소비 전류가 비교적 적으므로, 외부 콘덴서 C1의 용량을 비교적 작게 할 수 있다.
제어 회로(31)는, 드라이브 회로(11)의 출력 단자 G로부터 출력되어 입력되는 제어 신호가 하이(Hi) 레벨일 때, 외부 콘덴서 C1에 충전을 행한다. 제어 회로(31)는, 드라이브 회로(11)의 출력 단자 G로부터 출력되어 입력되는 제어 신호가 로우(Low) 레벨일 때, 외부 콘덴서 C1에 축적한 전하에 의해, 스위칭 소자인 IGBT Q1을 구동한다.
본 실시의 형태에서는, 제어 신호가 로우(Low) 레벨일 때에, 외부 콘덴서 C1의 전하가, 입력측인 드라이브 회로(11)의 출력 단자 G로 역류하지 않도록, 외부 콘덴서 C1에 제 1 쇼트키 배리어 다이오드 Ds1을 접속하고 있다.
제어 회로(31)는, 외부 콘덴서 C1에 축적한 전하를 이용하여 IGBT Q1을 구동하므로, 외부 콘덴서 C1에 축적한 전하가 없어지면, 필연적으로 동작을 정지한다. 따라서, 본 실시의 형태에 있어서의 제어 회로(31)에서는, 어느 일정 시간 이상 지속하여 온 신호가 인가되었을 때에 부하 전류 Ic를 차단하는 기능을 용이하게 실현할 수 있다.
구체적으로 말하면, 본 실시의 형태에서는, 장시간에 걸쳐서 연속하여 통전하는 이상 연속 통전이 발생했을 때(이하 「이상 연속 통전시」라고 하는 경우가 있다)에는, 제어 회로(31)의 소비 전력에 의해, 외부 콘덴서 C1이 방전한다. 외부 콘덴서 C1의 방전에 수반하여, IGBT Q1의 게이트-이미터간 전압인 드라이브 신호 Vge가 서서히 저하하므로, 제어 회로(31)는, 부하 전류인 콜렉터 전류 Ic를 완만하게 차단할 수 있다.
또한, 상술한 도 3에 나타내는 전제 기술에 있어서의 제어 회로(12)에서는, 이상 연속 통전을 검출하고, 부하 전류인 콜렉터 전류 Ic를 완만하게 차단하는 보호 회로가 필요하다. 이것에 비하여, 본 실시의 형태의 제어 회로(31)에서는, 상술한 바와 같이 외부 콘덴서 C1의 방전을 이용하여, 부하 전류 Ic를 완만하게 차단할 수 있으므로, 별도로, 보호 회로를 마련할 필요는 없다.
즉, 본 실시의 형태에 있어서의 제어 회로(31)에서는, 보호 회로를 별도로 마련하는 일 없이, 장시간에 걸쳐서 연속하여 통전하는 것을 방지하는 타이머 기능(이하 「연속 통전 방지 타이머 기능」이라고 하는 경우가 있다)과, 부하 전류인 콜렉터 전류 Ic를 완만하게 차단하는 기능(이하 「전류 완만 차단 기능」이라고 하는 경우가 있다)을 용이하게 양립할 수 있다. 따라서, 제어 회로(31)의 소형화 및 저비용화가 가능하게 된다.
또한, 도 3에 나타내는 전제 기술에 있어서의 제어 회로(12)에서는, 드라이브 회로(11)로부터 출력되는 제어 신호가 오프 신호이고, IGBT Q1이 오프되었을 때에, 서지 및 노이즈 등이 있었을 경우, 배선 드롭에 의해, 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 있어서의 전압이 -60V 정도까지 내려가고, IGBT Q1이 재차 온 동작을 하여 버릴 우려가 있다.
이것에 비하여, 본 실시의 형태에 있어서의 제어 회로(31)에서는, 음논리형으로 하고 있으므로, IGBT Q1이 재차 온 동작을 하는 것을 방지할 수 있다. 구체적으로 말하면, 음논리형에서는, IGBT Q1이 오프일 때에는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이(Hi) 레벨이고, 외부 콘덴서 C1에 충전하고 있는 모드이다. 그 상태에서, 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 있어서의 전압이 -60V 정도까지 저하하더라도, 제어 회로(31)는 동작하지 않는다. 따라서, IGBT Q1이 재차 온 동작을 하는 것을 방지할 수 있다.
또한 상술한 전제 기술에 있어서의 제어 회로(12)는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨인 경우, 제 1~제 5 PMOS 트랜지스터 PM1~PM5 등의 PMOS 트랜지스터, 및 NMOS 트랜지스터를 구동시킬 수는 없다.
이것에 비하여, 본 실시의 형태에 있어서의 제어 회로(31)에서는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨인 경우에도, 외부 콘덴서 C1에 전하가 축적되어 있으므로, 제어 회로(31)에 전력을 공급할 수 있다. 따라서, 제 1~제 5 PMOS 트랜지스터 PM1~PM5 등의 PMOS 트랜지스터, 및 NMOS 트랜지스터를 구동하는 것이 가능하다.
외부 콘덴서 C1로서는, 비교적 높은 유전율을 갖는 세라믹 콘덴서 등이 이용된다. 외부 콘덴서 C1을, 제어 회로(31)의 외부 콘덴서 C1을 제외한 잔여 부분을 구성하는 반도체 칩의 외부에 마련하는 것에 의해, 제어 회로(31)를 비교적 저렴하게 실현할 수 있다. 또한, 외부 콘덴서 C1의 용량을 자유롭게 설정할 수 있다.
도 5는 도 4의 제어 회로(31) 및 스위칭 소자부(3)의 동작을 나타내는 타이밍 차트이다. 도 5에서는, 반도체 장치(30)의 동작을 나타내기 위해, ECU(6)로부터 드라이브 회로(11)에 입력되는 전압 신호 VECU(V), 드라이브 회로(11)로부터 제어 회로(31)에 주어지는 제어 신호 Sd(V), 외부 콘덴서 C1의 단자간 전압 VC1(V), 제어 회로(31)로부터 IGBT Q1의 게이트에 주어지는 드라이브 신호 Vge(V), 점화용 트랜스(4)로부터 IGBT Q1에 흐르는 부하 전류 Ic(A), IGBT Q1의 콜렉터 이미터간 전압 Vce(V), 및 점화용 전압 V2(V)의 변화를 나타내는 타이밍 차트를 나타내고 있다. 도 5의 가로축은, 시간 T(sec)이다.
시각 t11에 있어서, 도 1에 나타내는 ECU(6)로부터 전압 신호 VECU로서, 스위칭 소자인 IGBT Q1을 온하기 위한 온(ON) 신호가 인가된다. 구체적으로는, ECU(6)로부터 드라이브 회로(11)에 입력되는 전압 신호 VECU의 신호 레벨이, 로우 레벨로부터 하이 레벨로 전환된다.
이것에 의해, 시각 t11에 있어서, 드라이브 회로(11)로부터 제어 회로(31)에 주어지는 제어 신호 Sd의 신호 레벨이, 하이 레벨로부터 로우 레벨이 된다. 또한 시각 t11에 있어서, 외부 콘덴서 C1이 방전을 개시하고, 외부 콘덴서 C1의 단자간 전압 VC1이 저하하기 시작한다. 또한 시각 t11에 있어서, IGBT Q1의 게이트-이미터간 전압인 드라이브 신호 Vge의 신호 레벨이, 로우 레벨로부터 하이 레벨이 되고, IGBT Q1이 온한다.
시각 t11에 있어서 IGBT Q1이 온하면, 부하인 점화용 트랜스(4)의 인덕턴스와 배선 저항으로 정해지는 시정수에 따라서, 도 5에 나타내는 바와 같이 부하 전류 Ic가 IGBT Q1에 흐르기 시작한다. 부하 전류 Ic는, 서서히 증가한다.
연료를 점화시키고 싶은 타이밍인 점화 타이밍 Tig, 예컨대 시각 t12에 있어서, ECU(6)로부터 출력되는 제어 신호, 구체적으로는, ECU(6)로부터 드라이브 회로(11)에 입력되는 전압 신호 VECU의 신호 레벨이 하이 레벨로부터 로우 레벨로 전환되고, 드라이브 회로(11)로부터 제어 회로(31)에, 제어 신호 Sd로서, IGBT Q1을 오프하기 위한 오프(OFF) 신호가 인가된다. 즉, 제어 신호 Sd의 신호 레벨이, 로우 레벨로부터 하이 레벨이 된다.
이것에 의해, 시각 t12에 있어서, IGBT Q1의 게이트-이미터간 전압인 드라이브 신호 Vge의 신호 레벨이 하이 레벨로부터 로우 레벨이 되고, 점화용 트랜스(4)의 일차측 코일(13)에 흐르는 부하 전류 Ic가 차단된다. 또한 시각 t12에 있어서, 외부 콘덴서 C1이 충전을 개시하고, 외부 콘덴서 C1의 단자간 전압 VC1이 상승하기 시작한다.
이 부하 전류 Ic의 차단은, 점화용 트랜스(4) 내의 쇄교 자속의 변화를 유발시켜, 이차측 코일(14)에, 권수비에 의존한 고전압을 유발한다. 이것에 의해, 엔진 기통 내의 스파크 플러그에 방전이 발생한다.
그 후, 시각 t13에 있어서, 시각 t11과 마찬가지로, ECU(6)로부터 드라이브 회로(11)에 입력되는 전압 신호 VECU의 신호 레벨이, 로우 레벨로부터 하이 레벨로 전환되고, 드라이브 회로(11)로부터 제어 회로(31)에 주어지는 제어 신호 Sd의 신호 레벨이, 하이 레벨로부터 로우 레벨이 된다. 또한 시각 t13에 있어서, 외부 콘덴서 C1이 방전을 개시하고, 외부 콘덴서 C1의 단자간 전압 VC1이 저하하기 시작한다. 또한 시각 t13에 있어서, IGBT Q1의 게이트-이미터간 전압인 드라이브 신호 Vge의 신호 레벨이, 로우 레벨로부터 하이 레벨이 되고, IGBT Q1이 온한다.
시각 t13에 있어서 IGBT Q1이 온하면, 부하 전류 Ic가 IGBT Q1에 흐르기 시작한다. 부하 전류 Ic는, 서서히 증가한다.
제어 회로(31)는, 과전류에 의한 권선의 용단 억제, 점화용 트랜스(4)의 리럭턴스(reluctance)인 자기 저항을 조정하기 위한 마그넷의 감자 억제 및 코어 소재의 자기 포화 억제를 위해, 전류 제한 기능을 구비하고 있다. 전류 제한 기능은, 미리 정하는 값 이상의 부하 전류 Ic가 흐르지 않도록 하는 보호 기능이다. 이 미리 정하는 값이 상술한 「전류 제한값」이다. 이하의 설명에서는, 전류 제한값을 Ic0으로 나타낸다. 전류 제한값은, 예컨대, 10A 또는 14A 등이다.
제어 회로(31)는, IGBT Q1의 게이트-이미터간 전압인 드라이브 신호 Vge의 신호 레벨이 하이 레벨로부터 저하하여 부하 전류 Ic가 더 증가하고, 시각 t15에 있어서, IGBT Q1에 흐르는 부하 전류 Ic가 전류 제한값 Ic0에 도달하면, 전류 제한값 Ic0 이상으로 부하 전류 Ic가 흐르지 않도록, IGBT Q1을 제어한다. 이와 같은 제어를, 이하의 설명에서는 「부귀환 제어(negative feedback control)」라고 하는 경우가 있다. 이 부귀환 제어를 행해지고 있을 때, 즉 시각 t15로부터 시각 t16까지의 사이, IGBT Q1의 게이트-이미터간 전압인 드라이브 신호 Vge는, 신호 레벨이 하이 레벨보다 낮아져 있다.
전류 제한을 행하는 경우, 제어 회로(31)는, 센스 전압 Vsense를, 콤퍼레이터(25)에 의해 기준 전압 Vref와 비교하여 증폭하고, 콤퍼레이터(25)의 출력 단자로부터 출력되는 조작량을, V-I 변환 회로(26)에 의해 전류량 If1로 변환한다. 센스 전압 Vsense는, 도 4에 나타내는 센스 전류 Isense와, 센스 저항인 전류 검출 저항 Rs1에 의해 발생하는 전압이다.
구해진 전류량 If1에 의해, 제 2 PMOS 트랜지스터 PM2의 드레인으로부터 드레인 전류 If2가 발생하고, 직류 전류원(23)에 흐르는 전류 I_base에 유입된다. 이것에 의해, 직류 전류원(23)에 흐르는 전류 I_base의 양인 전류 생성량 Ig2가 변동한다. 직류 전류원(23)은, IGBT Q1을 구동하는 전류원이다.
부하 전류인 콜렉터 전류 Ic가 증가할수록, 이 전류 생성량 Ig2가 저하하고, 제 2 저항 R2에 의해 발생하는 전압이 저하하므로, 부하 전류인 콜렉터 전류 Ic를 억제하도록 작용한다. 이와 같이 하여, 부귀환 제어가 실현된다. 여기서, 제 2 저항 R2의 저항값은, 수 10㏀ 정도이다. 도 5의 예에서는, 이상의 동작을, 외부 콘덴서 C1에 축적한 전하를 이용하여 행하고 있다.
외부 콘덴서 C1의 충방전은, ECU(6)로부터 출력되는 출력 신호의 하이 레벨 및 로우 레벨에 호응하여 드라이브 회로(11)로부터 출력되는 출력 신호에 따라서 행해진다. 예컨대, 제어 회로(31)는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때, 외부 콘덴서 C1에 충전하고, 회로 동작을 정지, 즉 IGBT Q1의 게이트 신호를 로우 레벨로 하여, IGBT Q1을 오프한다. 또한 제어 회로(31)는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때, 외부 콘덴서 C1의 축적 전하를 이용하여, 회로 동작을 개시, 즉 IGBT Q1의 게이트 신호를 하이 레벨로 하여, IGBT Q1을 온시킨다.
그 후, 점화 타이밍 Tig인 시각 t16에 있어서, ECU(6)로부터 드라이브 회로(11)에 입력되는 전압 신호 VECU의 신호 레벨이 하이 레벨로부터 로우 레벨로 전환되고, 드라이브 회로(11)로부터 제어 회로(31)에, 제어 신호 Sd로서, IGBT Q1을 오프하기 위한 오프(OFF) 신호가 인가된다. 즉, 제어 신호 Sd의 신호 레벨이, 로우 레벨로부터 하이 레벨이 된다. 이것에 의해, 시각 t16에 있어서, IGBT Q1의 게이트-이미터간 전압인 드라이브 신호 Vge의 신호 레벨이 로우 레벨이 되고, 점화용 트랜스(4)의 일차측 코일(13)에 흐르는 부하 전류 Ic가 차단된다.
그 후, 예컨대 시각 t17로부터 시각 t21까지의 기간 T0에 있어서, 이상 연속 통전이 발생한 경우를 생각한다. 우선, 시각 t17에 있어서, 시각 t11, t13과 마찬가지로, ECU(6)로부터 드라이브 회로(11)에 입력되는 전압 신호 VECU의 신호 레벨이, 로우 레벨로부터 하이 레벨로 전환되고, 드라이브 회로(11)로부터 제어 회로(31)에 주어지는 제어 신호 Sd의 신호 레벨이, 하이 레벨로부터 로우 레벨이 된다. 또한 시각 t17에 있어서, 외부 콘덴서 C1이 방전을 개시하고, 외부 콘덴서 C1의 단자간 전압 VC1이 저하하기 시작한다. 또한 시각 t17에 있어서, IGBT Q1의 게이트-이미터간 전압인 드라이브 신호 Vge의 신호 레벨이, 로우 레벨로부터 하이 레벨이 되고, IGBT Q1이 온한다.
시각 t17에 있어서 IGBT Q1이 온하면, 부하 전류 Ic가 IGBT Q1에 흐르기 시작한다. 부하 전류 Ic는, 서서히 증가한다. 시각 t18에 있어서, 드라이브 신호 Vge의 신호 레벨이 하이 레벨로부터 저하하면, 부하 전류 Ic가 더 증가한다. 시각 t19에 있어서, 부하 전류 Ic가 전류 제한값 Ic0에 도달하면, IGBT Q1은, 콜렉터 이미터간 전압 Vce가 증가하도록 제어 회로(31)에 의해 제어된다.
전류 제한값 Ic0의 부하 전류 Ic의 통전이 비교적 장시간에 걸쳐서 계속되어, 이상 연속 통전이 되면, 제어 회로(31)의 소비 전력에 의해 외부 콘덴서 C1이 방전된다. 외부 콘덴서 C1의 방전에 수반하여, 예컨대 시각 t20에 있어서, IGBT Q1의 게이트-이미터간 전압인 드라이브 신호 Vge의 신호 레벨이 저하를 개시한다. 그것에 수반하여, 부하 전류 Ic가 저하를 개시하고, 예컨대 시각 t21에 있어서, 부하 전류 Ic가 제로가 된다.
시각 t17로부터 시각 t21까지의 기간 T0에 있어서, 외부 콘덴서 C1은, 방전을 계속하고, 외부 콘덴서 C1의 단자간 전압 VC1은, 서서히 저하한다. 이것에 수반하여, 드라이브 신호 Vge의 신호 레벨도 서서히 저하하고, 예컨대 시각 t22에 있어서, 드라이브 신호 Vge가 로우 레벨이 된다. 또한 그 후, 예컨대 시각 t23보다 전에, 외부 콘덴서 C1의 방전이 완료되고, 외부 콘덴서 C1의 단자간 전압 VC1이 제로가 된다.
이와 같이 외부 콘덴서 C1이 방전된 상태에서, 예컨대 시각 t23에 있어서, ECU(6)로부터 드라이브 회로(11)에 입력되는 전압 신호 VECU의 신호 레벨이 하이 레벨로부터 로우 레벨로 전환된다. 이것에 수반하여, 드라이브 회로(11)로부터 제어 회로(31)에, 제어 신호 Sd로서, IGBT Q1을 오프하기 위한 오프(OFF) 신호가 인가된다. 즉, 제어 신호 Sd의 신호 레벨이, 로우 레벨로부터 하이 레벨이 된다. 이것에 의해, 외부 콘덴서 C1의 충전이 개시된다.
외부 콘덴서 C1의 충전이 완료된 후는, 통상시의 동작으로 복귀하고, 시각 t11로부터 시각 t12까지의 기간, 및 시각 t13으로부터 시각 t16까지의 기간과 동일한 동작이 행해진다.
예컨대 시각 t24에 있어서, ECU(6)로부터 드라이브 회로(11)에 입력되는 전압 신호 VECU의 신호 레벨이 로우 레벨로부터 하이 레벨로 전환되고, 제어 신호 Sd의 신호 레벨이 하이 레벨로부터 로우 레벨이 되면, 외부 콘덴서 C1이 방전을 개시하고, 드라이브 신호 Vge의 신호 레벨이 로우 레벨로부터 하이 레벨이 되고, IGBT Q1이 온한다.
그 다음에, 예컨대 시각 t25에 있어서, ECU(6)로부터 드라이브 회로(11)에 입력되는 전압 신호 VECU의 신호 레벨이 하이 레벨로부터 로우 레벨로 전환되고, 제어 신호 Sd의 신호 레벨이 로우 레벨로부터 하이 레벨이 되면, 드라이브 신호 Vge의 신호 레벨이 하이 레벨로부터 로우 레벨이 되고, 점화용 트랜스(4)의 일차측 코일(13)에 흐르는 부하 전류 Ic가 차단된다.
시각 t25 이후는, 시각 t11로부터 시각 t12까지의 기간, 시각 t13으로부터 시각 t16까지의 기간, 및 시각 t24로부터 시각 t25까지의 기간과 같은 통상의 동작이 반복하여 행해진다. 그리고, 이상 연속 통전시에는, 시각 t11로부터 시각 t21까지의 기간 T0과 같은 동작이 행해진다.
이상 연속 통전시, 예컨대, 통전이 100㎳ 이상 200㎳ 이하 정도 연속하여 행해지고 있을 때에는, 제어 회로(31)의 소비 전력에 의해, 외부 콘덴서 C1이 방전된다. 외부 콘덴서 C1의 방전에 수반하여, IGBT Q1의 게이트-이미터간 전압 Vge가 서서히 저하하므로, 부하 전류인 콜렉터 전류 Ic를 완만하게 차단할 수 있다.
따라서, 본 실시의 형태에서는, 상술한 도 3에 나타내는 전제 기술의 제어 회로(12)에서는 필요했던, 이상 통전을 검출하고, 콜렉터 전류 Ic를 완만하게 차단하는 보호 회로가 불필요해진다. 이것에 의해, 연속 통전 방지 타이머 기능과 전류 완만 차단 기능을 용이하게 양립할 수 있으므로, 제어 회로(31)를 포함하는 집적 회로(2)의 소형화 및 저비용화가 가능하게 된다.
또한, 전제 기술에 있어서의 제어 회로(12)에서는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨이고, IGBT Q1의 게이트 신호가 로우 레벨일 때에, 배선 드롭에 의해, 파워 반도체용 그라운드(8)의 그라운드 단자 GND의 전위가 마이너스로 흔들려, 스위칭 소자인 IGBT Q1이 재차 온할 우려가 있다. 따라서, 전제 기술의 제어 회로(12)는, 스위칭 소자인 IGBT Q1이 재차 온하는 것을 방지하기 위한 재차 온 방지 회로를 구비한다.
예컨대, 파워 반도체용 그라운드(8)의 그라운드 단자 GND는, 배터리 GND로부터의 배선의 라우팅(routing)의 영향으로, 서지 및 노이즈 등이 들어간 경우, -60V 정도까지 전위가 내려갈 우려가 있다. 전제 기술의 제어 회로(12)에서는, IGBT Q1의 게이트 신호가 오프일 때, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨이므로, 이 상태에서 파워 GND가 -60V 정도까지 내려가면, IGBT Q1이 온 동작을 하여 버린다.
이것에 비하여, 본 실시의 형태의 제어 회로(31)에서는, IGBT Q1의 게이트 신호가 오프일 때에, 파워 GND의 전위가 마이너스로 흔들린 경우, 외부 콘덴서 C1로의 충전이 행해질 뿐이다. 따라서, IGBT Q1은 구동되지 않으므로, IGBT Q1이 재차 온하는 것을 방지할 수 있다.
구체적으로는, 본 실시의 형태의 제어 회로(31)에서는, 게이트 신호가 오프일 때에는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨은 하이 레벨이다. 이 상태에서 파워 GND의 전위가 -60V 정도까지 내려가더라도, 드라이브 회로(11)로부터 출력되는 출력 신호가 보다 고전위, 즉 하이 레벨이 될 뿐이고, 외부 콘덴서 C1로의 충전이 행해지는 상태인 것에 변화는 없다. 따라서, 스위칭 소자인 IGBT Q1은 구동되지 않는다.
이상으로부터, 본 실시의 형태에서는, 재차 온 방지 회로를 구비하지 않고, 전제 기술의 제어 회로(12)와 동등한 보호 기능을 갖는 제어 회로(31)를 실현할 수 있는 것을 알 수 있다. 따라서, 본 실시의 형태에서는, 제어 회로(31)를 포함하는 집적 회로의 소형화 및 저비용화가 가능하게 된다.
<제 2 실시의 형태>
도 6은 본 발명의 제 2 실시의 형태인 반도체 장치(35)의 제어 회로(36) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(35)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다. 본 실시의 형태의 반도체 장치(35)는, 이하에 나타내는 구성 이외에는, 상술한 도 4에 나타내는 제 1 실시의 형태의 반도체 장치(30)와 동일한 구성을 갖는다. 본 실시의 형태의 제어 회로(36)의 구성은, 제 1 실시의 형태의 제어 회로(31)의 구성과 유사하다. 따라서, 제어 회로(31)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
도 4에 나타내는 제 1 실시의 형태에 있어서의 제어 회로(31)에서는, 콜렉터 전류 Ic의 차단 속도를 조정하기 위해, 제 1 저항 R1이 접속된다. 이 제 1 저항 R1 및 제 2 저항 R2로 정해지는 임피던스에 의해, 스위칭 소자인 IGBT Q1의 게이트 용량을 방전시켜, 차단 속도를 결정하고 있다. 이 경우, 편차가 있고, 또한 콜렉터 전류 Ic의 차단시 이외에도, 제 1 저항 R1에서 항상 소비 전류가 발생한다.
그래서, 본 실시의 형태에서는, 제 1 저항 R1을 마련하는 것 대신에, IGBT Q1의 게이트-이미터간에, 제 3 저항 R3, 제 1 N채널형 MOSFET NM1 및 제 2 인버터 회로 INV2를 마련하는 구성으로 하고 있다. 이하의 설명에서는, N채널형 MOSFET를 「NMOS 트랜지스터」라고 한다.
본 실시의 형태에서는, 제 1 인버터 회로 INV1의 출력 단자는, 제 2 인버터 회로 INV2의 입력 단자 및 제 1 PMOS 트랜지스터 PM1의 게이트에 접속된다. 제 2 인버터 회로 INV2의 출력 단자는, 제 1 NMOS 트랜지스터 NM1의 게이트에 접속된다. 제 1 NMOS 트랜지스터 NM1의 드레인은, 제 3 저항 R3의 타단에 접속된다. 제 1 NMOS 트랜지스터 NM1의 소스는, 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속된다. 제 3 저항 R3의 일단은, 제 5 PMOS 트랜지스터 PM5의 드레인, 소자부용 제너 다이오드 Zd1의 애노드 및 IGBT Q1의 게이트에 접속된다.
본 실시의 형태에서는, 콜렉터 전류 Ic의 차단시에는, 제 1 NMOS 트랜지스터 NM1을 온한다. 이것에 의해, 제 2 및 제 3 저항 R2, R3으로 정해지는 임피던스에 의해, 콜렉터 전류 Ic의 차단 속도가 정해진다.
이상과 같이 본 실시의 형태에서는, IGBT Q1의 게이트에 직접, 방전 저항으로서 제 3 저항 R3이 접속된다. 이것에 의해, 스위칭 소자인 IGBT Q1로부터의 방전 임피던스를 조정하는 방전 임피던스 조정 회로가 구성된다.
이와 같이 IGBT Q1의 게이트에 직접, 방전 저항으로서 제 3 저항 R3을 접속하여, 방전 임피던스 조정 회로를 마련하는 것에 의해, 편차를 억제하여, 콜렉터 전류 Ic의 차단 속도를 컨트롤할 수 있다. 또한, 콜렉터 전류 Ic의 차단시 이외에는, 제 1 NMOS 트랜지스터 NM1을 오프하는 것에 의해, 제 3 저항 R3에서의 소비 전류의 발생을 회피하는 것이 가능하게 된다.
<제 3 실시의 형태>
도 7은 본 발명의 제 3 실시의 형태인 반도체 장치(40)의 제어 회로(41) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(40)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다. 본 실시의 형태의 반도체 장치(40)는, 이하에 나타내는 구성 이외는, 상술한 도 6에 나타내는 제 2 실시의 형태의 반도체 장치(35)와 동일한 구성을 갖는다. 본 실시의 형태의 제어 회로(41)의 구성은, 제 2 실시의 형태의 제어 회로(36)의 구성과 유사하다. 따라서, 제어 회로(36)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
제 1 및 제 2 실시의 형태에 있어서의 제어 회로(31, 36)에서는, 배터리 전압이 낮을 때에는, 전하 역류 방지용 쇼트키 배리어 다이오드인 제 1 쇼트키 배리어 다이오드 Ds1의 순방향 강하 전압에 의해, 외부 콘덴서 C1의 충전 전압이 저하하고, 콜렉터 전류 Ic의 차단 능력이 저하할 우려가 있다. 특히, 저온시에는, 쇼트키 배리어 다이오드 Ds1의 순전압 VF가 높아지므로, 콜렉터 전류 Ic의 차단 능력의 저하가 현저해질 우려가 있다.
그래서, 본 실시의 형태에 있어서의 제어 회로(41)에서는, 제 1 쇼트키 배리어 다이오드 Ds1을, 제 6 PMOS 트랜지스터 PM6과, 제 3 인버터 회로 INV3을 이용하여, 바이패스하고 있다. 제 6 PMOS 트랜지스터 PM6의 소스는, 제 1 쇼트키 배리어 다이오드 Ds1의 애노드 및 슈미트 트리거 회로(21)의 입력 단자에 접속된다. 슈미트 트리거 회로(21)의 출력 단자는, 제 1 인버터 회로 INV1의 입력 단자 및 제 3 인버터 회로 INV3의 입력 단자에 접속된다. 제 3 인버터 회로 INV3의 출력 단자는, 제 6 PMOS 트랜지스터 PM6의 게이트에 접속된다. 제 6 PMOS 트랜지스터 PM6의 드레인은, 제 1 쇼트키 배리어 다이오드 Ds1의 캐소드, 내부 전원(20) 및 외부 콘덴서 C1의 한쪽의 전극에 접속된다.
이상과 같이 본 실시의 형태에서는, 전하 역류 방지용 쇼트키 배리어 다이오드인 제 1 쇼트키 배리어 다이오드 Ds1의 애노드와 캐소드의 사이에는, 전계 효과형 트랜지스터, 구체적으로는 제 6 PMOS 트랜지스터 PM6이 마련된다. 이와 같이 제 1 쇼트키 배리어 다이오드 Ds1을 PMOS 트랜지스터로 바이패스하는 것에 의해, 제 1 쇼트키 배리어 다이오드 Ds1에서의 전압 드롭을 저감할 수 있다. 따라서, 콜렉터 전류 Ic의 차단 능력을 대폭으로 개선할 수 있다.
<제 4 실시의 형태>
도 8은 본 발명의 제 4 실시의 형태인 반도체 장치(45)의 제어 회로(46) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(45)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다. 본 실시의 형태의 반도체 장치(45)는, 이하에 나타내는 구성 이외는, 상술한 도 7에 나타내는 제 3 실시의 형태의 반도체 장치(40)와 동일한 구성을 갖는다. 본 실시의 형태의 제어 회로(46)의 구성은, 제 3 실시의 형태의 제어 회로(41)의 구성과 유사하다. 따라서, 제어 회로(41)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
제 1~제 3 실시의 형태에 있어서의 제어 회로(31, 36, 41)에서는, 드라이브 회로(11)로부터 출력되는 출력 신호가 온으로부터 오프로 전환되었을 때에, 외부 콘덴서 C1의 전하가, 제 6 PMOS 트랜지스터 PM6을 거쳐서 방전하여 버릴 우려가 있다.
그래서, 본 실시의 형태에서는, 외부 콘덴서 C1과, 제 6 PMOS 트랜지스터 PM6의 드레인의 사이에, 제 4 저항 R4를 접속하고 있다. 이것에 의해, 드라이브 회로(11)로부터 출력되는 신호가 하이 레벨로부터 로우 레벨로 전환될 때에, 외부 콘덴서 C1에 축적된 전하의 방전을 억제하는 방전 억제 회로를 구성하고, 시정수를 갖게 하고 있다.
이와 같이 구성하는 것에 의해, 제 6 PMOS 트랜지스터 PM6이 오프할 때까지의 전달 지연분의 방전을 억제하는 것이 가능하게 된다.
<제 5 실시의 형태>
도 9는 본 발명의 제 5 실시의 형태인 반도체 장치(50)의 제어 회로(51) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(50)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다. 본 실시의 형태의 반도체 장치(50)는, 이하에 나타내는 구성 이외는, 상술한 도 8에 나타내는 제 4 실시의 형태의 반도체 장치(45)와 동일한 구성을 갖는다. 본 실시의 형태의 제어 회로(51)의 구성은, 제 4 실시의 형태의 제어 회로(46)의 구성과 유사하다. 따라서, 제어 회로(46)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
본 실시의 형태에 있어서의 제어 회로(51)는, 제 4 실시의 형태에 있어서의 제어 회로(46)의 구성에 더하여, 제 5 저항 R5와, 제 2 NMOS 트랜지스터 NM2와, 스위칭 소자인 IGBT Q1에 흐르는 전류를 검출하는 기능을 갖는 집적 회로인 전류 검출 회로(52)를 구비한다.
제 5 저항 R5의 일단은, 내부 전원(20)에 접속된다. 제 5 저항 R5의 타단은, 제 2 NMOS 트랜지스터 NM2의 드레인에 접속된다. 제 2 NMOS 트랜지스터 NM2의 소스는, 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속된다. 전류 검출 회로(52)의 입력 단자는, 전류 검출 저항 Rs1의 일단에 접속된다. 전류 검출 회로(52)의 출력 단자는, 제 2 NMOS 트랜지스터 NM2의 게이트에 접속된다.
전류 검출 회로(52)는, IGBT Q1에 흐르는 전류, 즉 부하 전류인 콜렉터 전류 Ic가, 미리 정하는 전류값보다 커진 경우, 제 2 NMOS 트랜지스터 NM2의 게이트에, 1펄스의 하이 레벨의 신호를 출력한다.
과전류가 흐른 경우, 전류 검출 저항 Rs1에서의 전압 드롭이 커진다. 따라서, 전류 검출 회로(52)는, 전류 검출 저항 Rs1에서의 전압 드롭을 검출하는 것에 의해, 과전류인지 여부를 판단한다. 전류 검출 회로(52)는, 과전류라고 판단한 경우, 상술한 바와 같이 제 2 NMOS 트랜지스터 NM2의 게이트에 1펄스의 하이 레벨의 신호를 출력하는 것에 의해, 제 2 NMOS 트랜지스터 NM2를 온한다. 이것에 의해, 제 5 저항 R5로 정해지는 전류가 흘러, 제어 회로(51)의 소비 전류가 증가한다. 제 2 NMOS 트랜지스터 NM2와 제 5 저항 R5에 의해 구성되는 회로는, 제어 회로(51)의 소비 전류를 증가시키는 회로에 상당한다.
이 제어 회로(51)의 소비 전류를, 예컨대 드라이브 회로(11)에 의해 감시하는 것에 의해, 과전류가 생기고 있는 것을 나타내는 정보(이하 「과전류 정보」라고 하는 경우가 있다)를, 드라이브 회로(11)로부터, 제어용 컴퓨터인 ECU(6)에 전달하는 것이 가능하게 된다. 이것에 의해, ECU(6)에 있어서, IGBT Q1을 오프로 하도록 집적 회로(2)를 제어할 수 있으므로, 과전류에 의한 소손 리스크를 회피할 수 있다. 따라서, 엔진 시스템 전체의 내구성 및 신뢰성의 향상을 실현할 수 있다.
본 실시의 형태에 있어서의 제어 회로(51)의 구성에서는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때, 즉 스위칭 소자인 IGBT Q1이 오프일 때에, 과전류를 검출하는 것이 가능하다.
전류 검출 회로(52)로부터 제 2 NMOS 트랜지스터 NM2에 출력되는 신호는, 1펄스의 하이 레벨의 신호에 한하지 않고, 전류 레벨에 따라서 펄스폭 변조(Pulse Width Modulation; 약칭 : PWM)된 신호이더라도 좋다. 또한, 펄스폭 변조 이외의 변조 방식으로 변조된 신호이더라도 좋다. 어느 변조 방식으로 변조된 신호를 이용하더라도, 1펄스의 하이 레벨의 신호를 이용하는 경우와 동일한 효과를 얻을 수 있다.
<제 6 실시의 형태>
도 10은 본 발명의 제 6 실시의 형태인 반도체 장치(55)의 제어 회로(56) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(55)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다. 본 실시의 형태의 반도체 장치(55)는, 이하에 나타내는 구성 이외는, 상술한 도 8에 나타내는 제 4 실시의 형태의 반도체 장치(45)와 동일한 구성을 갖는다. 본 실시의 형태의 제어 회로(56)의 구성은, 제 4 실시의 형태의 제어 회로(46)의 구성과 유사하다. 따라서, 제어 회로(46)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
본 실시의 형태에 있어서의 제어 회로(56)는, 제 4 실시의 형태에 있어서의 제어 회로(46)의 구성에 더하여, 제 6 저항 R6과, 제 7 PMOS 트랜지스터 PM7과, 스위칭 소자인 IGBT Q1에 흐르는 전류를 검출하는 기능을 갖는 집적 회로인 전류 검출 회로(52)를 구비한다.
제 7 PMOS 트랜지스터 PM7의 소스는, 드라이브 회로(11)의 출력 단자 G, 제 1 쇼트키 배리어 다이오드 Ds1의 애노드, 제 6 PMOS 트랜지스터 PM6의 소스 및 슈미트 트리거 회로(21)의 입력 단자에 접속된다. 제 7 PMOS 트랜지스터 PM7의 드레인은, 제 6 저항 R6의 일단에 접속된다. 제 6 저항 R6의 타단은, 내부 전원(20)에 접속된다. 전류 검출 회로(52)의 입력 단자는, 전류 검출 저항 Rs1의 일단에 접속된다. 전류 검출 회로(52)의 출력 단자는, 제 7 PMOS 트랜지스터 PM7의 게이트에 접속된다.
전류 검출 회로(52)는, IGBT Q1에 흐르는 전류, 즉 부하 전류인 콜렉터 전류 Ic가, 미리 정하는 전류값보다 커진 경우, 제 7 PMOS 트랜지스터 PM7에, 1펄스의 로우 레벨의 신호를 출력한다.
전류 검출 회로(52)는, 콜렉터 전류 Ic가, 미리 정하는 전류값보다 크다고, 즉 과전류라고 판단한 경우, 상술한 바와 같이 제 7 PMOS 트랜지스터 PM7에, 1펄스의 로우 레벨의 신호를 출력하는 것에 의해, 제 7 PMOS 트랜지스터 PM7을 온한다. 이것에 의해, 외부 콘덴서 C1의 전하를 이용하여, 제 6 저항 R6으로 정해지는 전류를 드라이브 회로(11)측에 흘릴 수 있다.
이 전류를, 예컨대 드라이브 회로(11)에 의해 감시하는 것에 의해, 드라이브 회로(11)로부터, 제어용 컴퓨터인 ECU(6)에, 과전류 정보를 전달하는 것이 가능하게 된다. 이것에 의해, ECU(6)에 있어서, IGBT Q1을 오프로 하도록 집적 회로(2)를 제어할 수 있으므로, 과전류에 의한 소손 리스크를 회피할 수 있다. 따라서, 엔진 시스템 전체의 내구성 및 신뢰성의 향상을 실현할 수 있다.
본 실시의 형태에 있어서의 제어 회로(56)의 구성에서는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때, 즉 스위칭 소자인 IGBT Q1이 온일 때에, 과전류를 검출하는 것이 가능하다.
전류 검출 회로(52)로부터 제 7 PMOS 트랜지스터 PM7에 출력되는 신호는, 1펄스의 로우 레벨의 신호에 한하지 않고, 전류 레벨에 따라서 펄스폭 변조된 신호이더라도 좋다. 또한, 펄스폭 변조 이외의 변조 방식으로 변조된 신호이더라도 좋다. 어느 변조 방식으로 변조된 신호를 이용하더라도, 1펄스의 로우 레벨의 신호를 이용하는 경우와 동일한 효과를 얻을 수 있다.
<제 7 실시의 형태>
도 11은 본 발명의 제 7 실시의 형태인 반도체 장치(60)의 제어 회로(61) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(60)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다. 본 실시의 형태의 반도체 장치(60)는, 제어 회로(61)의 구성이 상이한 것 이외는, 상술한 도 9에 나타내는 제 5 실시의 형태의 반도체 장치(50)와 동일한 구성을 갖는다. 본 실시의 형태의 제어 회로(61)의 구성은, 제 5 실시의 형태의 제어 회로(51)의 구성과 유사하다. 따라서, 제어 회로(51)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
본 실시의 형태에 있어서의 제어 회로(61)는, 제 5 실시의 형태에 있어서의 제어 회로(51)의 구성에 더하여, 제 6 저항 R6과, 제 7 PMOS 트랜지스터 PM7과, 제 1 AND 회로 AND1과, 제 1 NAND 회로 NAND1을 구비한다. 또한 제어 회로(61)는, 제 5 실시의 형태에 있어서의 제어 회로(51)와 마찬가지로, 스위칭 소자인 IGBT Q1에 흐르는 전류를 검출하는 기능을 갖는 집적 회로인 전류 검출 회로(52)를 구비한다.
제 7 PMOS 트랜지스터 PM7의 소스는, 드라이브 회로(11)의 출력 단자 G, 제 1 쇼트키 배리어 다이오드 Ds1의 애노드, 제 6 PMOS 트랜지스터 PM6의 소스 및 슈미트 트리거 회로(21)의 입력 단자에 접속된다. 제 7 PMOS 트랜지스터 PM7의 드레인은, 제 6 저항 R6의 일단에 접속된다. 제 6 저항 R6의 타단은, 내부 전원(20)에 접속된다. 전류 검출 회로(52)의 입력 단자는, 전류 검출 저항 Rs1의 일단에 접속된다.
전류 검출 회로(52)의 출력 단자는, 제 1 AND 회로 AND1의 한쪽의 입력 단자, 및 제 1 NAND 회로 NAND1의 한쪽의 입력 단자에 접속된다. 제 1 AND 회로 AND1의 다른 쪽의 입력 단자는, 슈미트 트리거 회로(21)의 출력 단자와, 제 1 인버터 회로 INV1의 입력 단자의 접속점에 접속된다. 제 1 NAND 회로 NAND1의 다른 쪽의 입력 단자는, 제 1 인버터 회로 INV1의 출력 단자에 접속된다.
제 1 AND 회로 AND1의 출력 단자는, 제 2 NMOS 트랜지스터 NM2의 게이트에 접속된다. 제 1 NAND 회로 NAND1의 출력 단자는, 제 7 PMOS 트랜지스터 PM7의 게이트에 접속된다.
전류 검출 회로(52)는, IGBT Q1에 흐르는 전류, 즉 부하 전류인 콜렉터 전류 Ic가, 미리 정하는 전류값보다 커진 경우, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨인지, 로우 레벨인지에 따라서, 제 2 NMOS 트랜지스터 NM2 및 제 7 PMOS 트랜지스터 PM7의 어느 한쪽을 온한다. 전류 검출 회로(52)는, 제 2 NMOS 트랜지스터 NM2 및 제 7 PMOS 트랜지스터 PM7 중, 온하는 쪽의 트랜지스터에, 1펄스의 신호를 준다.
전류 검출 회로(52)는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때에, 과전류라고 판단한 경우는, 제 2 NMOS 트랜지스터 NM2를 온한다. 전류 검출 회로(52)는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에, 과전류라고 판단한 경우는, 제 7 PMOS 트랜지스터 PM7을 온한다. 이것에 의해, 제 5 또는 제 6 저항 R5, R6으로 정해지는 전류가 생긴다.
이 전류의 변화를, 예컨대 드라이브 회로(11)에 의해 감시하는 것에 의해, 드라이브 회로(11)로부터, 제어용 컴퓨터인 ECU(6)에, 과전류 정보를 전달하는 것이 가능하게 된다. 이것에 의해, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨인지, 로우 레벨인지에 관계없이, ECU(6)에 있어서, IGBT Q1을 오프로 하도록 집적 회로(2)를 제어할 수 있다. 따라서, 소손 리스크를 회피할 수 있다.
이상과 같이, 본 실시의 형태에 있어서의 제어 회로(61)의 구성에서는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨인지, 로우 레벨인지에 관계없이, 과전류를 검출하는 것이 가능하다.
전류 검출 회로(52)로부터 제 2 NMOS 트랜지스터 NM2 또는 제 7 PMOS 트랜지스터 PM7에 출력되는 신호는, 1펄스의 신호에 한하지 않고, 전류 레벨에 따라서 펄스폭 변조된 신호이더라도 좋다. 또한, 펄스폭 변조 이외의 변조 방식으로 변조된 신호이더라도 좋다. 어느 변조 방식으로 변조된 신호를 이용하더라도, 1펄스의 신호를 이용하는 경우와 동일한 효과를 얻을 수 있다.
<제 8 실시의 형태>
도 12는 본 발명의 제 8 실시의 형태인 반도체 장치(65)의 제어 회로(66) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(65)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다. 본 실시의 형태의 반도체 장치(65)는, 이하에 나타내는 구성 이외는, 상술한 도 8에 나타내는 제 4 실시의 형태의 반도체 장치(45)와 동일한 구성을 갖는다. 본 실시의 형태의 제어 회로(66)의 구성은, 제 4 실시의 형태의 제어 회로(46)의 구성과 유사하다. 따라서, 제어 회로(46)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
본 실시의 형태에 있어서의 제어 회로(66)는, 제 4 실시의 형태에 있어서의 제어 회로(46)의 구성에 더하여, 제 5 저항 R5와, 제 2 NMOS 트랜지스터 NM2와, 온도 검출용 다이오드 D1에 의한 열 검출 기능을 갖는 집적 회로인 온도 검출 회로(67)를 구비한다.
제 5 저항 R5의 일단은, 내부 전원(20)에 접속된다. 제 5 저항 R5의 타단은, 제 2 NMOS 트랜지스터 NM2의 드레인에 접속된다. 제 2 NMOS 트랜지스터 NM2의 소스는, 파워 반도체용 그라운드(8)의 그라운드 단자 GND에 접속된다. 온도 검출 회로(67)는, 제 2 NMOS 트랜지스터 NM2의 게이트에 접속된다.
온도 검출 회로(67)는, 온도 검출용 다이오드 D1에 의해 검출된 온도가, 미리 정하는 온도보다 높아진 경우, 즉 이상 온도가 된 경우, 제 2 NMOS 트랜지스터 NM2에, 1펄스의 하이 레벨의 신호를 출력한다.
이상 온도가 된 경우, 온도 검출용 다이오드 D1의 순전압 VF가 저하한다. 온도 검출 회로(67)는, 온도 검출용 다이오드 D1의 순전압 VF의 저하를 검출하는 것에 의해, 이상 온도인가 여부를 판단한다. 온도 검출 회로(67)는, 이상 온도라고 판단한 경우, 상술한 바와 같이 제 2 NMOS 트랜지스터 NM2의 게이트에, 1펄스의 하이 레벨의 신호를 출력하는 것에 의해, 제 2 NMOS 트랜지스터 NM2를 온한다. 이것에 의해, 제 5 저항 R5로 정해지는 전류가 흘러, 제어 회로(66)의 소비 전류가 증가한다. 제 2 NMOS 트랜지스터 NM2와 제 5 저항 R5에 의해 구성되는 회로는, 제어 회로(66)의 소비 전류를 증가시키는 회로에 상당한다.
이 제어 회로(66)의 소비 전류를, 예컨대 드라이브 회로(11)에 의해 감시하는 것에 의해, 이상 온도인 것을 나타내는 정보(이하 「이상 온도 정보」라고 하는 경우가 있다)를, 드라이브 회로(11)로부터, 제어용 컴퓨터인 ECU(6)에 전달하는 것이 가능하게 된다. 이것에 의해, ECU(6)에 있어서, IGBT Q1을 오프로 하도록 집적 회로(2)를 제어할 수 있으므로, 이상 온도에 의한 소손 리스크를 회피할 수 있다.
본 실시의 형태에 있어서의 제어 회로(66)의 구성에서는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때, 즉 스위칭 소자인 IGBT Q1이 오프일 때에, 이상 온도를 검출하는 것이 가능하다.
온도 검출 회로(67)로부터 제 2 NMOS 트랜지스터 NM2에 출력되는 신호는, 1펄스의 하이 레벨의 신호에 한하지 않고, 전류 레벨에 따라서 펄스폭 변조된 신호이더라도 좋다. 또한, 펄스폭 변조 이외의 변조 방식으로 변조된 신호이더라도 좋다. 어느 변조 방식으로 변조된 신호를 이용하더라도, 1펄스의 하이 레벨의 신호를 이용하는 경우와 동일한 효과를 얻을 수 있다.
<제 9 실시의 형태>
도 13은 본 발명의 제 9 실시의 형태인 반도체 장치(70)의 제어 회로(71) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(70)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다. 본 실시의 형태의 반도체 장치(70)는, 이하에 나타내는 구성 이외는, 상술한 도 8에 나타내는 제 4 실시의 형태의 반도체 장치(45)와 동일한 구성을 갖는다. 본 실시의 형태의 제어 회로(71)의 구성은, 제 4 실시의 형태의 제어 회로(46)의 구성과 유사하다. 따라서, 제어 회로(46)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
본 실시의 형태에 있어서의 제어 회로(71)는, 제 4 실시의 형태에 있어서의 제어 회로(46)의 구성에 더하여, 제 6 저항 R6과, 제 7 PMOS 트랜지스터 PM7과, 온도 검출용 다이오드 D1에 의한 열 검출 기능을 갖는 집적 회로인 온도 검출 회로(67)를 구비한다.
제 7 PMOS 트랜지스터 PM7의 소스는, 드라이브 회로(11)의 출력 단자 G, 제 1 쇼트키 배리어 다이오드 Ds1의 애노드, 제 6 PMOS 트랜지스터 PM6의 소스 및 슈미트 트리거 회로(21)의 입력 단자에 접속된다. 제 7 PMOS 트랜지스터 PM7의 드레인은, 제 6 저항 R6의 일단에 접속된다. 제 6 저항 R6의 타단은, 내부 전원(20)에 접속된다. 온도 검출 회로(67)는, 제 7 PMOS 트랜지스터 PM7의 게이트에 접속된다.
온도 검출 회로(67)는, 도 12에 나타내는 제 8 실시의 형태에 있어서의 온도 검출 회로(67)와 동일한 구성이다. 온도 검출 회로(67)는, 온도 검출용 다이오드 D1에 의해 검출된 온도가, 미리 정하는 온도보다 높아진 경우, 이상 온도가 되었다고 판단하고, 제 7 PMOS 트랜지스터 PM7에, 1펄스의 로우 레벨의 신호를 출력한다.
온도 검출 회로(67)는, 이상 온도라고 판단한 경우, 상술한 바와 같이 제 7 PMOS 트랜지스터 PM7에, 1펄스의 로우 레벨의 신호를 출력하는 것에 의해, 제 7 PMOS 트랜지스터 PM7을 온한다. 이것에 의해, 외부 콘덴서 C1의 전하를 이용하여, 제 6 저항 R6으로 정해지는 전류를 드라이브 회로(11)측에 흘릴 수 있다.
이 전류를, 예컨대 드라이브 회로(11)에 의해 감시하는 것에 의해, 드라이브 회로(11)로부터, 제어용 컴퓨터인 ECU(6)에, 이상 온도 정보를 전달하는 것이 가능하게 된다. 이것에 의해, ECU(6)에 있어서, IGBT Q1을 오프로 하도록 집적 회로(2)를 제어할 수 있으므로, 이상 온도에 의한 소손 리스크를 회피할 수 있다.
본 실시의 형태에 있어서의 제어 회로(71)의 구성에서는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때, 즉 스위칭 소자인 IGBT Q1이 온일 때에, 이상 온도를 검출하는 것이 가능하다.
온도 검출 회로(67)로부터 제 7 PMOS 트랜지스터 PM7에 출력되는 신호는, 1펄스의 로우 레벨의 신호에 한하지 않고, 전류 레벨에 따라서 펄스폭 변조된 신호이더라도 좋다. 또한, 펄스폭 변조 이외의 변조 방식으로 변조된 신호이더라도 좋다. 어느 변조 방식으로 변조된 신호를 이용하더라도, 1펄스의 로우 레벨의 신호를 이용하는 경우와 동일한 효과를 얻을 수 있다.
<제 10 실시의 형태>
도 14는 본 발명의 제 10 실시의 형태인 반도체 장치(75)의 제어 회로(76) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(75)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다. 본 실시의 형태의 반도체 장치(75)는, 제어 회로(76)의 구성이 상이한 것 이외는, 상술한 도 12에 나타내는 제 8 실시의 형태의 반도체 장치(65)와 동일한 구성을 갖는다. 본 실시의 형태의 제어 회로(76)의 구성은, 제 8 실시의 형태의 제어 회로(66)의 구성과 유사하다. 따라서, 제어 회로(66)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
본 실시의 형태에 있어서의 제어 회로(76)는, 제 8 실시의 형태에 있어서의 제어 회로(66)의 구성에 더하여, 제 6 저항 R6과, 제 7 PMOS 트랜지스터 PM7과, 제 1 AND 회로 AND1과, 제 1 NAND 회로 NAND1을 구비한다. 또한 제어 회로(76)는, 제 8 실시의 형태에 있어서의 제어 회로(66)와 마찬가지로, 온도 검출용 다이오드 D1에 의한 열 검출 기능을 갖는 집적 회로인 온도 검출 회로(67)를 구비한다.
제 7 PMOS 트랜지스터 PM7의 소스는, 드라이브 회로(11)의 출력 단자 G, 제 1 쇼트키 배리어 다이오드 Ds1의 애노드, 제 6 PMOS 트랜지스터 PM6의 소스 및 슈미트 트리거 회로(21)의 입력 단자에 접속된다. 제 7 PMOS 트랜지스터 PM7의 드레인은, 제 6 저항 R6의 일단에 접속된다. 제 6 저항 R6의 타단은, 내부 전원(20)에 접속된다.
온도 검출 회로(67)는, 제 1 AND 회로 AND1의 한쪽의 입력 단자, 및 제 1 NAND 회로 NAND1의 한쪽의 입력 단자에 접속된다. 제 1 AND 회로 AND1의 다른 쪽의 입력 단자는, 슈미트 트리거 회로(21)의 출력 단자와, 제 1 인버터 회로 INV1의 입력 단자의 접속점에 접속된다. 제 1 NAND 회로 NAND1의 다른 쪽의 입력 단자는, 제 1 인버터 회로 INV1의 출력 단자에 접속된다.
제 1 AND 회로 AND1의 출력 단자는, 제 2 NMOS 트랜지스터 NM2의 게이트에 접속된다. 제 1 NAND 회로 NAND1의 출력 단자는, 제 7 PMOS 트랜지스터 PM7의 게이트에 접속된다.
온도 검출 회로(67)는, 도 12에 나타내는 제 8 실시의 형태에 있어서의 온도 검출 회로(67)와 동일한 구성이다. 온도 검출 회로(67)는, 온도 검출용 다이오드 D1에 의해 검출된 온도가, 미리 정하는 온도보다 높아진 경우, 이상 온도가 되었다고 판단한다. 온도 검출 회로(67)는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨인지, 로우 레벨인지에 따라서, 제 2 NMOS 트랜지스터 NM2 및 제 7 PMOS 트랜지스터 PM7의 어느 한쪽을 온한다. 온도 검출 회로(67)는, 온하는 쪽의 트랜지스터에, 1펄스의 신호를 준다.
온도 검출 회로(67)는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때에, 이상 온도라고 판단한 경우는, 제 2 NMOS 트랜지스터 NM2를 온한다. 온도 검출 회로(67)는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에, 이상 온도라고 판단한 경우는, 제 7 PMOS 트랜지스터 PM7을 온한다. 이것에 의해, 제 5 또는 제 6 저항 R5, R6으로 정해지는 전류가 생긴다.
이 전류 변화를, 예컨대 드라이브 회로(11)에 의해 감시하는 것에 의해, 드라이브 회로(11)로부터, 제어용 컴퓨터인 ECU(6)에, 이상 온도 정보를 전달하는 것이 가능하게 된다. 이것에 의해, ECU(6)에 있어서, IGBT Q1을 오프로 하도록 집적 회로(2)를 제어할 수 있으므로, 이상 온도에 의한 소손 리스크를 회피할 수 있다.
이상과 같이, 본 실시의 형태에 있어서의 제어 회로(76)의 구성에서는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨인지, 로우 레벨인지에 관계없이, 이상 온도를 검출하는 것이 가능하다.
온도 검출 회로(67)로부터 제 2 NMOS 트랜지스터 NM2 또는 제 7 PMOS 트랜지스터 PM7에 출력되는 신호는, 1펄스의 신호에 한하지 않고, 전류 레벨에 따라서 펄스폭 변조된 신호이더라도 좋다. 또한, 펄스폭 변조 이외의 변조 방식으로 변조된 신호이더라도 좋다. 어느 변조 방식으로 변조된 신호를 이용하더라도, 1펄스의 신호를 이용하는 경우와 동일한 효과를 얻을 수 있다.
<제 11 실시의 형태>
도 15는 본 발명의 제 11 실시의 형태인 반도체 장치(80)의 제어 회로(81) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(80)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다. 본 실시의 형태의 반도체 장치(80)는, 이하에 나타내는 구성 이외는, 상술한 도 9에 나타내는 제 5 실시의 형태의 반도체 장치(50)와 동일한 구성을 갖는다. 본 실시의 형태의 제어 회로(81)의 구성은, 제 5 실시의 형태의 제어 회로(51)의 구성과 유사하다. 따라서, 제어 회로(51)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
상술한 제 5 및 제 8 실시의 형태에 있어서의 제어 회로(51, 66)에서는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때에는, 제어 회로(51, 66)의 소비 전류를 감시하는 것에 의해, 과전류 또는 이상 온도를 검출하는 것이 가능하다. 그러나, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에는, 과전류 또는 이상 온도를 검출할 수 없을 우려가 있다.
또한, 만일, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에 과전류 또는 이상 온도를 검출한 경우, 제 2 NMOS 트랜지스터 NM2를 온하게 되므로, 외부 콘덴서 C1의 전하가, 제 5 저항 R5를 거쳐서 방전할 우려가 있다.
그래서, 본 실시의 형태에 있어서의 제어 회로(81)에서는, 제 5 저항 R5와 내부 전원(20)의 사이에, 제 8 PMOS 트랜지스터 PM8을 마련하고 있다. 제 8 PMOS 트랜지스터 PM8의 소스는, 내부 전원(20)에 접속된다. 제 8 PMOS 트랜지스터 PM8의 드레인은, 제 5 저항 R5의 일단에 접속된다. 제 8 PMOS 트랜지스터 PM8의 게이트는, 제 6 PMOS 트랜지스터 PM6의 게이트 및 제 3 인버터 회로 INV3의 출력 단자에 접속된다.
제어 회로(81)는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에는, 이 제 8 PMOS 트랜지스터 PM8을 오프한다. 이것에 의해, 외부 콘덴서 C1의 불필요한 방전을 피하는 것이 가능하게 되므로, 제어 회로(81)에 의해 IGBT Q1을 구동 가능한 시간을 연장할 수 있다.
이상과 같이 본 실시의 형태에 의하면, 제어 회로(81)는, 제 5 저항 R5와 내부 전원(20)의 사이에, 제 8 PMOS 트랜지스터 PM8을 구비하므로, 이 제 8 PMOS 트랜지스터 PM8을 오프하는 것에 의해, 외부 콘덴서 C1의 불필요한 방전을 피하는 것이 가능하다. 따라서, 제어 회로(81)에 의해 IGBT Q1을 구동 가능한 시간을 연장할 수 있다.
<제 11 실시의 형태의 변형예>
도 16은 본 발명의 제 11 실시의 형태의 변형예인 반도체 장치(85)의 제어 회로(86) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(85)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다.
본 변형예의 반도체 장치(85)는, 제 11 실시의 형태의 반도체 장치(80)에 있어서의 전류 검출 회로(52) 대신에, 온도 검출 회로(67)를 구비하는 것 외에는, 제 11 실시의 형태의 반도체 장치(80)과 동일한 구성을 갖는다. 온도 검출 회로(67)는, 도 12에 나타내는 제 8 실시의 형태에 있어서의 온도 검출 회로(67)와 동일한 구성이다. 본 변형예의 제어 회로(86)의 구성은, 제 8 실시의 형태의 제어 회로(66)의 구성과 유사하다. 따라서, 제어 회로(66)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
본 변형예에 있어서의 제어 회로(86)에서는, 제 11 실시의 형태와 마찬가지로, 제 5 저항 R5와 내부 전원(20)의 사이에, 제 8 PMOS 트랜지스터 PM8이 접속된다. 이것에 의해, 제 11 실시의 형태와 동일한 효과를 얻을 수 있다. 구체적으로는, 외부 콘덴서 C1의 불필요한 방전을 피하는 것이 가능하게 되므로, 제어 회로(86)에 의해 IGBT Q1을 구동 가능한 시간을 연장할 수 있다.
<제 12 실시의 형태>
도 17은 본 발명의 제 12 실시의 형태인 반도체 장치(90)의 제어 회로(91) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(90)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다. 본 실시의 형태의 반도체 장치(90)는, 이하에 나타내는 구성 이외는, 상술한 도 9에 나타내는 제 5 실시의 형태의 반도체 장치(50)와 동일한 구성을 갖는다. 본 실시의 형태의 제어 회로(91)의 구성은, 제 5 실시의 형태의 제어 회로(51)의 구성과 유사하다. 따라서, 제어 회로(51)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다. 본 실시의 형태에 있어서, 제 2 NMOS 트랜지스터 NM2와 제 5 저항 R5에 의해 구성되는 회로는, 제어 회로(91)의 소비 전류를 증가시키는 회로에 상당한다.
상술한 제 5 및 제 8 실시의 형태에 있어서의 제어 회로(51, 66)에서는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에 과전류 또는 이상 온도를 검출한 경우, 제 2 NMOS 트랜지스터 NM2를 온하게 되고, 외부 콘덴서 C1의 전하가 방전하여 버릴 우려가 있다.
그래서, 본 실시의 형태에 있어서의 제어 회로(91)에서는, 제 5 저항 R5를, 제 3 쇼트키 배리어 다이오드 Ds3을 개재해서, 드라이브 회로(11)의 출력 단자 G에 접속하고 있다. 구체적으로는, 제 3 쇼트키 배리어 다이오드 Ds3의 애노드는, 드라이브 회로(11)의 출력 단자 G에 접속된다. 제 3 쇼트키 배리어 다이오드 Ds3의 캐소드는, 제 5 저항 R5의 일단에 접속된다.
이와 같이 본 실시의 형태에서는, 제어 회로(91)의 소비 전류를 증가시키는 회로인 제 2 NMOS 트랜지스터 NM2와 제 5 저항 R5에 의해 구성되는 회로는, 제 3 쇼트키 배리어 다이오드 Ds3을 개재해서, 드라이브 회로(11)에 접속된다. 이것에 의해, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에, 외부 콘덴서 C1이 불필요하게 방전하는 것을 회피하는 것이 가능하게 된다. 따라서, 제어 회로(91)에 의해 IGBT Q1을 구동 가능한 시간을 연장할 수 있다.
또한, 본 실시의 형태에 있어서의 제어 회로(91)에서는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때에 과전류를 검출하는 것뿐만 아니라, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에도 과전류를 검출하는 것이 가능하다.
드라이브 회로(11)로부터 출력되는 출력 신호의 로우 레벨은, 파워 반도체용 그라운드(8)의 그라운드 단자 GND의 전위인 0V이므로, 과전류를 검출했을 때에 제 2 NMOS 트랜지스터 NM2를 온하더라도 전류는 흐르지 않는다.
그러나, 이 로우 레벨을, 제어 회로(91)의 임계값을 넘지 않는 범위에서 설정하는 것에 의해, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨이면서, 과전류를 검출했을 때에는 제 5 저항 R5로 정해지는 전류를 흘릴 수 있다. 이 전류를 드라이브 회로(11)에 의해 감시하는 것에 의해, 과전류를 검출하는 것이 가능하게 된다.
상술한 제어 회로(91)의 임계값을 넘지 않는 범위는, 예컨대 수백 ㎷ 이상 1V 이하 정도이고, 스위칭 소자인 IGBT Q1이 구동하지 않는 범위에서 설정 가능하다.
<제 12 실시의 형태의 변형예>
도 18은 본 발명의 제 12 실시의 형태의 변형예인 반도체 장치(95)의 제어 회로(96) 및 스위칭 소자부(3)의 구성을 나타내는 도면이다. 반도체 장치(95)는, 상술한 도 1에 나타내는 반도체 장치(1) 대신에, 점화 장치(10)에 구비되어 이용된다.
본 변형예의 반도체 장치(95)는, 도 17에 나타내는 제 12 실시의 형태의 반도체 장치(90)에 있어서의 전류 검출 회로(52) 대신에, 온도 검출 회로(67)를 구비하는 것 외에는, 제 12 실시의 형태의 반도체 장치(90)와 동일한 구성을 갖는다. 온도 검출 회로(67)는, 도 12에 나타내는 제 8 실시의 형태에 있어서의 온도 검출 회로(67)와 동일한 구성이다. 본 변형예의 제어 회로(96)의 구성은, 제 8 실시의 형태의 제어 회로(66)의 구성과 유사하다. 따라서, 제어 회로(66)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
본 변형예에 있어서의 제어 회로(96)에서는, 제 12 실시의 형태와 마찬가지로, 제 5 저항 R5를, 제 3 쇼트키 배리어 다이오드 Ds3을 거쳐서, 드라이브 회로(11)의 출력 단자 G에 접속하고 있다. 이것에 의해, 제 12 실시의 형태와 동일한 효과를 얻을 수 있다. 구체적으로는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에, 외부 콘덴서 C1이 불필요하게 방전하는 것을 회피하는 것이 가능하게 되므로, 제어 회로(96)에 의해 IGBT Q1을 구동 가능한 시간을 연장할 수 있다.
또한, 본 변형예에 있어서의 제어 회로(96)에서는, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때에 이상 온도를 검출하는 것뿐만 아니라, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에도 이상 온도를 검출하는 것이 가능하다.
드라이브 회로(11)로부터 출력되는 출력 신호의 로우 레벨은, 파워 반도체용 그라운드(8)의 그라운드 단자 GND의 전위인 0V이므로, 이상 온도를 검출했을 때에 제 2 NMOS 트랜지스터 NM2를 온하더라도 전류는 흐르지 않는다.
그러나, 이 로우 레벨을, 제어 회로(96)의 임계값을 넘지 않는 범위에서 설정하는 것에 의해, 드라이브 회로(11)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨이면서, 이상 온도를 검출했을 때에는 제 5 저항 R5로 정해지는 전류를 흘릴 수 있다. 이 전류를 드라이브 회로(11)에 의해 감시하는 것에 의해, 이상 온도를 검출하는 것이 가능하게 된다.
상술한 제어 회로(96)의 임계값을 넘지 않는 범위는, 예컨대 수백 ㎷ 이상 1V 이하 정도이고, 스위칭 소자인 IGBT Q1이 구동하지 않는 범위에서 설정 가능하다.
<제 13 실시의 형태>
도 19는 본 발명의 전제 기술인 반도체 장치(1)의 드라이브 회로(11)의 구성을 나타내는 도면이다. 드라이브 회로(11)는, 상술한 도 1에 나타내는 바와 같이, 제어 회로(12) 및 전류 검출 저항 Rs1과 함께, 집적 회로(2)를 구성한다.
드라이브 회로(11)는, 제 1 NPN 트랜지스터 N-Tr1, 제 1 PNP 트랜지스터 P-Tr1, 제 1 베이스 저항 Rb1, 제 2 베이스 저항 Rb2, 제 11 저항 R11, 제 12 저항 R12 및 출력 저항 Ro를 구비하여 구성된다.
제 1 베이스 저항 Rb1의 일단은, 드라이브 회로(11)의 입력 단자에 접속된다. 입력 단자에는, ECU(6)로부터의 전압 신호 VECU가 입력된다. 제 1 베이스 저항 Rb1의 타단은, 제 11 저항 R11의 일단, 및 제 1 NPN 트랜지스터 N-Tr1의 베이스에 접속된다. 제 11 저항 R11의 타단은, 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다. 제 1 NPN 트랜지스터 N-Tr1의 이미터는, 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다.
제 12 저항 R12의 일단 및 제 1 PNP 트랜지스터 P-Tr1의 이미터에는, ECU(6)로부터, 하이(Hi) 레벨의 신호가 입력된다. 제 12 저항 R12의 일단은, 제 1 PNP 트랜지스터 P-Tr1의 이미터에 접속된다. 제 12 저항 R12의 타단은, 제 1 NPN 트랜지스터 N-Tr1의 콜렉터, 및 제 2 베이스 저항 Rb2의 일단에 접속된다.
제 2 베이스 저항 Rb2의 타단은, 제 1 PNP 트랜지스터 P-Tr1의 베이스에 접속된다. 제 1 PNP 트랜지스터 P-Tr1의 콜렉터는, 출력 저항 Ro의 일단에 접속된다. 출력 저항 Ro의 타단은, 드라이브 회로(11)의 출력 단자 Vout에 접속된다.
도 20은 본 발명의 제 13 실시의 형태에 있어서의 드라이브 회로(100)의 구성을 나타내는 도면이다. 본 실시의 형태에 있어서의 드라이브 회로(100)는, 후술하는 구성 이외는, 상술한 도 19에 나타내는 전제 기술에 있어서의 드라이브 회로(11)와 동일한 구성을 갖는다.
드라이브 회로(100)는, 전압 검출 회로(101), 제 2 PNP 트랜지스터 P-Tr2, 제 3 PNP 트랜지스터 P-Tr3, 제 2 NPN 트랜지스터 N-Tr2, 검출 저항 Rd1, 제 3 베이스 저항 Rb3 및 출력 저항 Ro를 구비하여 구성된다. 전압 검출 회로(101)는, 제 13 저항 R13, 제 14 저항 R14, 제 15 저항 R15, 제 16 저항 R16 및 콤퍼레이터(102)를 구비한다.
제 13 저항 R13의 일단은, 콤퍼레이터(102)의 출력 단자에 접속된다. 제 13 저항 R13의 타단은, 콤퍼레이터(102)의 반전 입력 단자 및 제 14 저항 R14의 일단에 접속된다. 콤퍼레이터(102)의 비반전 입력 단자는, 제 15 저항 R15의 일단, 및 제 16 저항 R16의 일단에 접속된다. 제 16 저항 R16의 타단은, 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다.
검출 저항 Rd1의 일단은, 제 15 저항 R15의 타단 및 제 2 PNP 트랜지스터 P-Tr2의 콜렉터에 접속된다. 검출 저항 Rd1의 타단은, 제 14 저항 R14의 타단, 및 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다.
제 2 PNP 트랜지스터 P-Tr2의 이미터는, 제 3 PNP 트랜지스터 P-Tr3의 이미터에 접속된다. 제 2 PNP 트랜지스터 P-Tr2 및 제 3 PNP 트랜지스터 P-Tr3의 베이스는, 공통으로 접속되어, 제 3 PNP 트랜지스터 P-Tr3의 콜렉터에 접속된다. 제 2 PNP 트랜지스터 P-Tr2 및 제 3 PNP 트랜지스터 P-Tr3의 이미터에는, ECU(6)로부터, 하이(Hi) 레벨의 신호가 입력된다.
제 3 베이스 저항 Rb3의 일단은, 드라이브 회로(100)의 입력 단자에 접속된다. 드라이브 회로(100)의 입력 단자에는, ECU(6)로부터의 전압 신호 VECU가 입력된다. 제 3 베이스 저항 Rb3의 타단은, 제 2 NPN 트랜지스터 N-Tr2의 베이스에 접속된다. 제 2 NPN 트랜지스터 N-Tr2의 콜렉터는, 제 3 PNP 트랜지스터 P-Tr3의 콜렉터에 접속된다. 제 2 NPN 트랜지스터 N-Tr2의 이미터는, 출력 저항 Ro의 일단에 접속된다. 출력 저항 Ro의 타단은, 드라이브 회로(100)의 출력 단자 Vout에 접속된다.
상술한 도 19에 나타내는 전제 기술에 있어서의 드라이브 회로(11)에서는, 제어용 컴퓨터인 ECU(6)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨인지, 로우 레벨인지에 호응하여, 드라이브 회로(11)로부터 출력되는 출력 신호로서, 신호 레벨이 하이 레벨 또는 로우 레벨의 신호를 출력할 뿐이다.
이것에 비하여, 본 실시의 형태에 있어서의 드라이브 회로(100)는, 전압 검출 회로(101)를 구비하므로, 전제 기술에 있어서의 드라이브 회로(11)와 동일한 기능을 가질 뿐만 아니라, 드라이브 회로(100)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때에, 제어 회로의 소비 전류를 전압 정보로서 검출하는 것이 가능하다.
따라서, 과전류 또는 이상 온도가 생겼을 때에, 제어 회로측에서 회로의 소비 전류를 변화시켜, 이 전류를 드라이브 회로(100)에서 감시하는 것에 의해, 제어용 컴퓨터인 ECU(6)에, 과전류 정보 또는 이상 온도 정보를 전달하는 것이 가능하게 된다.
구체적으로 말하면, 드라이브 회로(100)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때, 제 3 PNP 트랜지스터 P-Tr3에 흐르는 전류는, 제 2 PNP 트랜지스터 P-Tr2에 흐르는 전류와 대략 같다. 따라서, 전압 검출 회로(101)는, 제 2 PNP 트랜지스터 P-Tr2에 흐르는 전류를, 검출 저항 Rd1로 전압값으로 변환하여 검출한다.
본 실시의 형태에 있어서의 드라이브 회로(100)는, 예컨대, 상술한 제 5, 제 8, 제 11 실시의 형태, 제 11 실시의 형태의 변형예, 제 12 실시의 형태 또는 제 12 실시의 형태의 변형예의 반도체 장치(50, 65, 80, 85, 90, 95)에 대응하는 드라이브 회로이다. 본 실시의 형태에 있어서의 드라이브 회로(100)를, 상술한 제 5, 제 8, 제 11 실시의 형태, 제 11 실시의 형태의 변형예, 제 12 실시의 형태 또는 제 12 실시의 형태의 변형예의 반도체 장치(50, 65, 80, 85, 90, 95)에 이용하는 것에 의해, 이하의 효과를 얻을 수 있다. 상술한 바와 같이 과전류 또는 이상 온도가 생겼을 때에, 제어 회로의 소비 전류의 변화를 드라이브 회로(100)로 감시하는 것에 의해, 제어용 컴퓨터인 ECU(6)에, 과전류 정보 또는 이상 온도 정보를 전달하는 것이 가능하게 된다.
<제 14 실시의 형태>
도 21은 본 발명의 제 14 실시의 형태에 있어서의 드라이브 회로(105)의 구성을 나타내는 도면이다. 본 실시의 형태에 있어서의 드라이브 회로(105)는, 후술하는 구성 이외는, 상술한 도 19에 나타내는 전제 기술에 있어서의 드라이브 회로(11)와 동일한 구성을 갖는다.
드라이브 회로(105)는, 전압 검출 회로(106), 제 1 NPN 트랜지스터 N-Tr1, 제 3 NPN 트랜지스터 N-Tr3, 제 4 NPN 트랜지스터 N-Tr4, 제 1 PNP 트랜지스터 P-Tr1, 제 4 PNP 트랜지스터 P-Tr4, 제 1 베이스 저항 Rb1, 제 2 베이스 저항 Rb2, 제 4 베이스 저항 Rb4, 제 2 검출 저항 Rd2, 제 12 저항 R12 및 출력 저항 Ro를 구비하여 구성된다. 전압 검출 회로(106)는, 제 17 저항 R17, 제 18 저항 R18, 제 19 저항 R19, 제 20 저항 R20 및 콤퍼레이터(107)를 구비한다.
제 17 저항 R17의 일단은, 콤퍼레이터(107)의 출력 단자에 접속된다. 제 17 저항 R17의 타단은, 콤퍼레이터(107)의 반전 입력 단자 및 제 18 저항 R18의 일단에 접속된다. 콤퍼레이터(107)의 비반전 입력 단자는, 제 19 저항 R19의 일단, 및 제 20 저항 R20의 일단에 접속된다. 제 20 저항 R20의 타단은, 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다.
제 18 저항 R18의 타단은, 제 2 검출 저항 Rd2의 타단, 및 제 3 NPN 트랜지스터 N-Tr3의 콜렉터에 접속된다. 제 19 저항 R19의 타단은, 제 2 검출 저항 Rd2의 일단, 제 12 저항 R12의 일단, 및 제 1 PNP 트랜지스터 P-Tr1의 이미터에 접속된다.
제 3 NPN 트랜지스터 N-Tr3의 이미터는, 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다. 제 3 NPN 트랜지스터 N-Tr3 및 제 4 NPN 트랜지스터 N-Tr4의 베이스는, 공통으로 접속되어, 제 4 NPN 트랜지스터 N-Tr4의 콜렉터에 접속된다. 제 4 NPN 트랜지스터 N-Tr4의 이미터는, 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다.
본 실시의 형태에서는, 드라이브 회로(105)의 입력 단자는, 제 1 베이스 저항 Rb1의 일단, 및 제 4 베이스 저항 Rb4의 일단에 접속된다. 드라이브 회로(105)의 입력 단자에는, ECU(6)로부터의 전압 신호 VECU가 입력된다. 제 4 베이스 저항 Rb4의 타단은, 제 4 PNP 트랜지스터 P-Tr4의 베이스에 접속된다. 제 1 베이스 저항 Rb1의 타단은, 제 1 NPN 트랜지스터 N-Tr1의 베이스에 접속된다.
제 1 NPN 트랜지스터 N-Tr1의 이미터는, 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다. 제 1 NPN 트랜지스터 N-Tr1의 콜렉터는, 제 12 저항 R12의 타단 및 제 2 베이스 저항 Rb2의 일단에 접속된다. 제 2 베이스 저항 Rb2의 타단은, 제 1 PNP 트랜지스터 P-Tr1의 베이스에 접속된다.
제 1 PNP 트랜지스터 P-Tr1의 콜렉터는, 출력 저항 Ro의 일단, 및 제 4 PNP 트랜지스터 P-Tr4의 이미터에 접속된다. 출력 저항 Ro의 타단은, 드라이브 회로(105)의 출력 단자 Vout에 접속된다. 제 4 PNP 트랜지스터 P-Tr4의 콜렉터는, 제 4 NPN 트랜지스터 N-Tr4의 콜렉터에 접속된다. 제 12 저항 R12, 제 2 검출 저항 Rd2 및 제 1 PNP 트랜지스터 P-Tr1의 이미터에는, ECU(6)로부터, 하이(Hi) 레벨의 신호가 입력된다.
본 실시의 형태에 있어서의 드라이브 회로(105)는, 상술한 도 19에 나타내는 전제 기술에 있어서의 드라이브 회로(11)와 동일한 기능을 가질 뿐만 아니라, 드라이브 회로(105)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에, 제어 회로로부터 드라이브 회로(105)측에 흘러드는 전류를 전압 정보로서 검출하는 것이 가능하다.
따라서, 과전류 또는 이상 온도가 생겼을 때에, 제어 회로측에서 외부 콘덴서 C1의 전하를 이용하여 드라이브 회로(105)에 전류를 흘리고, 이 전류를 드라이브 회로(105)로 감시하는 것에 의해, 드라이브 회로(105)로부터, 제어용 컴퓨터인 ECU(6)에, 과전류 정보 또는 이상 온도 정보를 전달하는 것이 가능하게 된다.
구체적으로 말하면, 드라이브 회로(105)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때, 제 4 NPN 트랜지스터 N-Tr4에 흐르는 전류는, 제 3 NPN 트랜지스터 N-Tr3에 흐르는 전류와 대략 같다. 따라서, 전압 검출 회로(106)는, 제 4 NPN 트랜지스터 N-Tr4에 흐르는 전류를, 제 2 검출 저항 Rd2로 전압값으로 변환하여 검출한다.
본 실시의 형태에 있어서의 드라이브 회로(105)는, 예컨대, 상술한 제 6 또는 제 9 실시의 형태의 반도체 장치(55, 70)에 대응하는 드라이브 회로이다. 본 실시의 형태에 있어서의 드라이브 회로(105)를, 상술한 제 6 또는 제 9 실시의 형태의 반도체 장치(55, 70)에 이용하는 것에 의해, 상술한 바와 같이 과전류 또는 이상 온도가 생겼을 때에, 제어 회로의 소비 전류의 변화를 드라이브 회로(105)로 감시하여, 제어용 컴퓨터인 ECU(6)에, 과전류 정보 또는 이상 온도 정보를 전달하는 것이 가능하게 된다.
<제 15 실시의 형태>
도 22는 본 발명의 제 15 실시의 형태에 있어서의 드라이브 회로(110)의 구성을 나타내는 도면이다. 본 실시의 형태에 있어서의 드라이브 회로(110)는, 상술한 도 20에 나타내는 제 13 실시의 형태에 있어서의 드라이브 회로(100)와, 도 21에 나타내는 제 14 실시의 형태에 있어서의 드라이브 회로(105)를 조합한 것이고, 제 13 및 제 14 실시의 형태에 있어서의 드라이브 회로(100, 105)와 동일한 구성을 갖는다.
본 실시의 형태에서는, 드라이브 회로(110)는, 제 1 전압 검출 회로(101), 제 2 전압 검출 회로(106), 제 2 PNP 트랜지스터 P-Tr2, 제 3 PNP 트랜지스터 P-Tr3, 제 4 PNP 트랜지스터 P-Tr4, 제 2 NPN 트랜지스터 N-Tr2, 제 3 NPN 트랜지스터 N-Tr3, 제 4 NPN 트랜지스터 N-Tr4, 제 3 베이스 저항 Rb3, 제 4 베이스 저항 Rb4, 제 1 검출 저항 Rd1, 제 2 검출 저항 Rd2 및 출력 저항 Ro를 구비하여 구성된다. 제 1 전압 검출 회로(101)는, 도 20에 나타내는 제 13 실시의 형태에 있어서의 전압 검출 회로(101)와 동일한 구성이다. 제 2 전압 검출 회로(106)는, 도 21에 나타내는 제 14 실시의 형태에 있어서의 전압 검출 회로(106)와 동일한 구성이다.
제 1 전압 검출 회로(101)의 제 14 저항 R14의 타단은, 제 1 검출 저항 Rd1의 타단에 접속된다. 제 1 검출 저항 Rd1의 타단은, 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다. 제 1 전압 검출 회로(101)의 제 15 저항 R15의 타단은, 제 1 검출 저항 Rd1의 일단, 및 제 2 PNP 트랜지스터 P-Tr2의 콜렉터에 접속된다.
제 2 PNP 트랜지스터 P-Tr2의 이미터는, 제 2 검출 저항 Rd2의 일단 및 제 3 PNP 트랜지스터 P-Tr3의 이미터에 접속된다. 제 2 PNP 트랜지스터 P-Tr2 및 제 3 PNP 트랜지스터 P-Tr3의 베이스는, 공통으로 접속되어, 제 3 PNP 트랜지스터 P-Tr3의 콜렉터에 접속된다.
드라이브 회로(110)의 입력 단자는, 제 3 베이스 저항 Rb3의 일단 및 제 4 베이스 저항 Rb4의 일단에 접속된다. 드라이브 회로(110)의 입력 단자에는, ECU(6)로부터의 전압 신호 VECU가 입력된다. 제 3 베이스 저항 Rb3의 타단은, 제 2 NPN 트랜지스터 N-Tr2의 베이스에 접속된다.
제 2 NPN 트랜지스터 N-Tr2의 콜렉터는, 제 3 PNP 트랜지스터 P-Tr3의 콜렉터에 접속된다. 제 2 NPN 트랜지스터 N-Tr2의 이미터는, 출력 저항 Ro의 일단 및 제 4 PNP 트랜지스터 P-Tr4의 이미터에 접속된다. 출력 저항 Ro의 타단은, 드라이브 회로(110)의 출력 단자 Vout에 접속된다. 제 4 베이스 저항 Rb4의 타단은, 제 4 PNP 트랜지스터 P-Tr4의 베이스에 접속된다.
제 2 전압 검출 회로(106)의 제 18 저항 R18의 타단은, 제 2 검출 저항 Rd2의 타단, 및 제 3 NPN 트랜지스터 N-Tr3의 콜렉터에 접속된다. 제 2 전압 검출 회로(106)의 제 19 저항 R19의 타단은, 제 2 검출 저항 Rd2의 일단, 및 제 2 PNP 트랜지스터 P-Tr2의 이미터에 접속된다.
제 3 NPN 트랜지스터 N-Tr3의 이미터는, 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다. 제 3 NPN 트랜지스터 N-Tr3 및 제 4 NPN 트랜지스터 N-Tr4의 베이스는, 공통으로 접속되어, 제 4 NPN 트랜지스터 N-Tr4의 콜렉터에 접속된다. 제 4 NPN 트랜지스터 N-Tr4의 콜렉터는, 제 4 PNP 트랜지스터 P-Tr4의 콜렉터에 접속된다.
제 4 NPN 트랜지스터 N-Tr4의 이미터는, 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다. 제 2 검출 저항 Rd2, 제 2 PNP 트랜지스터 P-Tr2의 이미터 및 제 3 PNP 트랜지스터 P-Tr3의 이미터에는, ECU(6)로부터, 하이(Hi) 레벨의 신호가 입력된다.
제 13 및 제 14 실시의 형태에 있어서의 드라이브 회로(100, 105)에서는, 드라이브 회로(100, 105)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨 및 로우 레벨의 어느 한쪽인 경우만, 전류를 감시하는 것이 가능하다.
이것에 비하여, 본 실시의 형태에 있어서의 드라이브 회로(110)에서는, 제 1 및 제 2 전압 검출 회로(101, 106)를 구비하므로, 드라이브 회로(110)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨인지, 로우 레벨인지에 관계없이, 과전류 또는 이상 온도 발생시의 전류 변화를 감시하는 것이 가능하다. 따라서, 드라이브 회로(110)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨인지, 로우 레벨인지에 관계없이, 제어용 컴퓨터인 ECU(6)에, 과전류 정보 또는 이상 온도 정보를 전달하는 것이 가능하게 된다.
구체적으로 말하면, 드라이브 회로(110)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때, 제 3 PNP 트랜지스터 P-Tr3에 흐르는 전류는, 제 2 PNP 트랜지스터 P-Tr2에 흐르는 전류와 대략 같다. 따라서, 드라이브 회로(110)는, 제 2 PNP 트랜지스터 P-Tr2에 흐르는 전류를, 제 1 검출 저항 Rd1로 전압값으로 변환하여 검출한다.
또한, 드라이브 회로(110)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때, 제 4 NPN 트랜지스터 N-Tr4에 흐르는 전류는, 제 3 NPN 트랜지스터 N-Tr3에 흐르는 전류와 대략 같다. 따라서, 드라이브 회로(110)는, 제 3 NPN 트랜지스터 N-Tr3에 흐르는 전류를, 제 2 검출 저항 Rd2로 전압값으로 변환하여 검출한다.
본 실시의 형태에 있어서의 드라이브 회로(110)는, 예컨대, 상술한 제 7 또는 제 10 실시의 형태의 반도체 장치(60, 75)에 대응하는 드라이브 회로이다. 본 실시의 형태에 있어서의 드라이브 회로(110)를, 상술한 제 7 또는 제 10 실시의 형태의 반도체 장치(60, 75)에 이용하는 것에 의해, 상술한 바와 같이 드라이브 회로(110)의 출력 신호가 하이 레벨인지, 로우 레벨인지에 관계없이, 과전류 또는 이상 온도 발생시의 전류 변화를 드라이브 회로(110)로 감시하여, 제어용 컴퓨터인 ECU(6)에, 과전류 정보 또는 이상 온도 정보를 전달하는 것이 가능하게 된다.
<제 16 실시의 형태>
도 23은 본 발명의 제 16 실시의 형태에 있어서의 드라이브 회로(115)의 구성을 나타내는 도면이다. 본 실시의 형태에 있어서의 드라이브 회로(115)의 구성은, 상술한 도 22에 나타내는 제 15 실시의 형태에 있어서의 드라이브 회로(110)의 구성과 유사하다. 따라서, 드라이브 회로(110)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
본 실시의 형태에서는, 드라이브 회로(115)는, 전압 검출 회로(101), 제 2 PNP 트랜지스터 P-Tr2, 제 3 PNP 트랜지스터 P-Tr3, 제 4 PNP 트랜지스터 P-Tr4, 제 5 PNP 트랜지스터 P-Tr5, 제 2 NPN 트랜지스터 N-Tr2, 제 3 NPN 트랜지스터 N-Tr3, 제 4 NPN 트랜지스터 N-Tr4, 제 5 NPN 트랜지스터 N-Tr5, 제 3 베이스 저항 Rb3, 제 4 베이스 저항 Rb4, 제 5 베이스 저항 Rb5, 제 6 베이스 저항 Rb6, 제 1 검출 저항 Rd1, 및 출력 저항 Ro를 구비하여 구성된다. 본 실시의 형태에 있어서의 전압 검출 회로(101)는, 도 20에 나타내는 제 13 실시의 형태에 있어서의 전압 검출 회로(101)와 동일한 구성이다.
본 실시의 형태에서는, 드라이브 회로(115)의 입력 단자는, 제 3 베이스 저항 Rb3의 일단, 제 4 베이스 저항 Rb4의 일단, 제 5 베이스 저항 Rb5의 일단, 및 제 6 베이스 저항 Rb6의 일단에 접속된다. 드라이브 회로(115)의 입력 단자에는, ECU(6)로부터의 전압 신호 VECU가 입력된다.
ECU(6)로부터 입력되는 하이(Hi) 레벨의 신호는, 제 5 PNP 트랜지스터 P-Tr5의 이미터, 제 2 PNP 트랜지스터 P-Tr2의 이미터, 및 제 3 PNP 트랜지스터 P-Tr3의 이미터에 입력된다.
제 5 베이스 저항 Rb5의 타단은, 제 5 PNP 트랜지스터 P-Tr5의 베이스에 접속된다. 제 5 PNP 트랜지스터 P-Tr5의 콜렉터는, 제 2 PNP 트랜지스터 P-Tr2의 콜렉터, 및 제 1 검출 저항 Rd1의 일단에 접속된다.
제 6 베이스 저항 Rb6의 타단은, 제 5 NPN 트랜지스터 N-Tr5의 베이스에 접속된다. 제 5 NPN 트랜지스터 N-Tr5의 콜렉터는, 제 3 NPN 트랜지스터 N-Tr3의 콜렉터, 및 제 1 검출 저항 Rd1의 타단에 접속된다. 제 5 NPN 트랜지스터 N-Tr5의 이미터는, 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다.
상술한 도 22에 나타내는 제 15 실시의 형태에 있어서의 드라이브 회로(110)에서는, 2개의 검출 저항 Rd1, Rd2와, 2개의 전압 검출 회로(101, 106)가 필요하므로, 회로가 대형화하여 버릴 우려가 있다.
회로의 대형화를 막기 위해, 본 실시의 형태에 있어서의 드라이브 회로(115)에서는, 제 5 PNP 트랜지스터 P-Tr5와, 제 5 NPN 트랜지스터 N-Tr5를 추가하고 있다. 이것에 의해, 검출 저항 및 전압 검출 회로를 1개로 할 수 있으므로, 회로의 소형화가 가능하다. 또한 회로의 저비용화가 가능하다.
<제 17 실시의 형태>
도 24는 본 발명의 제 17 실시의 형태에 있어서의 드라이브 회로(120)의 구성을 나타내는 도면이다. 본 실시의 형태에 있어서의 드라이브 회로(120)의 구성은, 상술한 도 20에 나타내는 제 13 실시의 형태에 있어서의 드라이브 회로(100)의 구성과 유사하다. 따라서, 드라이브 회로(100)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
본 실시의 형태에 있어서의 드라이브 회로(120)는, 제 13 실시의 형태에 있어서의 드라이브 회로(100)를 구성하는 전압 검출 회로(101), 제 2 PNP 트랜지스터 P-Tr2, 제 3 PNP 트랜지스터 P-Tr3, 제 2 NPN 트랜지스터 N-Tr2, 검출 저항 Rd1, 제 3 베이스 저항 Rb3 및 출력 저항 Ro에 더하여, 제 6 NPN 트랜지스터 N-Tr6, 제 7 베이스 저항 Rb7, 제 21 저항 R21 및 제 22 저항 R22를 구비하여 구성된다. 전압 검출 회로(101)는, 도 20의 전압 검출 회로(101)와 동일한 구성이다.
본 실시의 형태에서는, 제 3 베이스 저항 Rb3의 일단은, 제 21 저항 R21의 타단, 및 제 22 저항 R22의 일단에 접속된다. ECU(6)로부터 입력되는 하이(Hi) 레벨의 신호는, 제 21 저항 R21의 일단, 제 2 PNP 트랜지스터 P-Tr2의 이미터, 및 제 3 PNP 트랜지스터 P-Tr3의 이미터에 입력된다.
제 22 저항 R22의 타단은, 제 6 NPN 트랜지스터 N-Tr6의 콜렉터에 접속된다. 제 6 NPN 트랜지스터 N-Tr6의 이미터는, 그라운드, 구체적으로는 상술한 도 1에 나타내는 제어용 그라운드(7)에 접속된다. 제 6 NPN 트랜지스터 N-Tr6의 베이스는, 제 7 베이스 저항 Rb7의 타단에 접속된다. 제 7 베이스 저항 Rb7의 일단은, 드라이브 회로(120)의 입력 단자에 접속된다. 드라이브 회로(120)의 입력 단자에는, ECU(6)로부터의 전압 신호 VECU가 입력된다.
상술한 도 22, 도 23에 나타내는 제 15 및 제 16 실시의 형태에 있어서의 드라이브 회로(110, 115)에서는, 드라이브 회로(110, 115)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때에는, 제어 회로측에 흐르는 전류, 즉 제어 회로의 소비 전류를 감시하고 있다. 드라이브 회로(110, 115)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에는, 드라이브 회로(110, 115)측에 흘러드는 전류를 감시하고 있다. 이것에 의해, 과전류 또는 이상 온도를 검출하고 있다.
이것에 비하여, 본 실시의 형태에 있어서의 드라이브 회로(120)에서는, 드라이브 회로(120)로부터 출력되는 출력 신호의 신호 레벨이 하이 레벨일 때, 및 로우 레벨일 때의 어느 때에도, 제어 회로측에 전류가 흐른다.
여기서 문제가 되는 것이, 드라이브 회로(120)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때이다. 예컨대, 상술한 도 22, 도 23에 나타내는 제 15 및 제 16 실시의 형태에 있어서의 드라이브 회로(110, 115)에서는, 출력 신호의 로우 레벨은, 그라운드 전위인 0V이므로, 제어 회로측에 전류는 흐르지 않는다.
그래서, 본 실시의 형태에서는, 드라이브 회로(120)로부터 출력되는 출력 신호의 로우 레벨을, 제 21 저항 R21과 제 22 저항 R22의 분압에 의해, 회로의 임계값을 넘지 않는 범위, 예컨대 수백 ㎷ 이상 1V 이하 정도로 설정하고 있다. 이것에 의해, 드라이브 회로(120)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에도, 제어 회로측에 전류를 흘리는 것이 가능하게 된다.
이상과 같이 본 실시의 형태에서는, 드라이브 회로(120)는, ECU(6)로부터 주어지는 제어 신호를, 제 21 저항 R21과 제 22 저항 R22의 분압에 의해 제한하여, 제어 신호 Sd가 되는 출력 신호로서, 제어 회로에 출력한다. 그리고, 제어 신호 Sd의 로우 레벨은, 0V 이외의 미리 정하는 값으로 설정된다. 이것에 의해, 제어 신호 Sd의 신호 레벨이 로우 레벨일 때에도, 제어 회로측에 전류를 흘리는 것이 가능하게 된다.
따라서, 본 실시의 형태에 있어서의 드라이브 회로(120)에서는, 제 15 및 제 16 실시의 형태에 있어서의 드라이브 회로(110, 115)에 비하여, 트랜지스터의 개수를 삭감할 수 있으므로, 소형화가 가능하다. 또한 본 실시의 형태에서는, 드라이브 회로(120)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에, 과전류 또는 이상 온도 등의 이상을 검출한 경우에는, 외부 콘덴서 C1의 전하를 이용하지 않고서, 제어 회로에 전류를 흘릴 수 있다. 따라서, 반도체 장치의 구동 가능한 시간을 연장할 수 있다.
본 실시의 형태에서는, 드라이브 회로(120)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에는, 저항 분압에 의해, 제 2 NPN 트랜지스터 N-Tr2의 베이스 전압을 결정하고 있다. 드라이브 회로(120)의 출력 단자 Vout으로부터 출력되는 출력 신호인 출력 전압은, 상온 예컨대 25℃에서는, 제 2 NPN 트랜지스터 N-Tr2의 베이스 전압값으로부터 0.7V 정도 저하한 값이 된다. 따라서, 제 2 NPN 트랜지스터 N-Tr2의 베이스 전압을, 예컨대 1.4V 정도로 하면, 드라이브 회로(120)의 출력 단자 Vout으로부터 출력되는 출력 전압은, 약 0.7V 정도가 된다.
본 실시의 형태에 있어서의 드라이브 회로(120)는, 예컨대, 상술한 도 17에 나타내는 제 12 실시의 형태의 반도체 장치(90) 또는 상술한 도 18에 나타내는 제 12 실시의 형태의 변형예의 반도체 장치(95)에 대응하는 드라이브 회로이다. 본 실시의 형태에 있어서의 드라이브 회로(120)를, 상술한 제 12 실시의 형태의 반도체 장치(90) 또는 제 12 실시의 형태의 변형예의 반도체 장치(95)에 이용하는 것에 의해, 반도체 장치(90, 95)의 소형화가 가능하고, 또한 반도체 장치(90, 95)의 구동 가능한 시간을 연장할 수 있다.
<제 18 실시의 형태>
도 25는 본 발명의 제 18 실시의 형태인 드라이브 회로(125)의 구성을 나타내는 도면이다. 본 실시의 형태에 있어서의 드라이브 회로(125)의 구성은, 상술한 도 24에 나타내는 제 17 실시의 형태에 있어서의 드라이브 회로(120)의 구성과 유사하다. 따라서, 드라이브 회로(120)와 동일한 구성에 대해서는 동일한 참조 부호를 붙이고, 공통되는 설명을 생략한다.
본 실시의 형태에 있어서의 드라이브 회로(125)는, 상술한 도 24에 나타내는 제 17 실시의 형태의 드라이브 회로(120)에 있어서의 제 22 저항 R22 대신에, 제 1 다이오드 D1 및 제 2 다이오드 D2를 구비하는 구성이다.
구체적으로는, 본 실시의 형태에 있어서의 드라이브 회로(125)는, 전압 검출 회로(101), 제 2 PNP 트랜지스터 P-Tr2, 제 3 PNP 트랜지스터 P-Tr3, 제 2 NPN 트랜지스터 N-Tr2, 제 6 NPN 트랜지스터 N-Tr6, 제 1 다이오드 D1, 제 2 다이오드 D2, 제 3 베이스 저항 Rb3, 제 7 베이스 저항 Rb7, 제 21 저항 R21, 검출 저항 Rd1 및 출력 저항 Ro를 구비하여 구성된다.
제 1 다이오드 D1의 애노드는, 제 21 저항 R21의 타단에 접속된다. 제 1 다이오드 D1의 캐소드는, 제 2 다이오드 D2의 애노드에 접속된다. 제 2 다이오드 D2의 캐소드는, 제 6 NPN 트랜지스터 N-Tr6의 콜렉터에 접속된다.
상술한 도 24에 나타내는 제 17 실시의 형태에 있어서의 드라이브 회로(120)에서는, 제 2 NPN 트랜지스터 N-Tr2의 베이스 전압을, 제 3 베이스 저항 Rb3에 의한 저항 분압으로 주고 있다. 이 경우, 제어용 컴퓨터인 ECU(6)로부터 입력되는 하이(Hi) 레벨의 신호가, 노이즈 또는 서지 등에 의해 변동했을 때에, 제 2 NPN 트랜지스터 N-Tr2가 오동작할 우려가 있다.
그래서, 본 실시의 형태에 있어서의 드라이브 회로(125)에서는, 제 6 NPN 트랜지스터 N-Tr6과 제 3 베이스 저항 Rb3의 사이에, 제 1 및 제 2 다이오드 D1, D2를 마련하여, 제 1 및 제 2 다이오드 D1, D2의 순방향 강하 전압을 이용하여, 제 2 NPN 트랜지스터 N-Tr2의 베이스 전압을 주도록 하고 있다. 이것에 의해, ECU(6)로부터 입력되는 하이(Hi) 레벨의 신호가, 노이즈 또는 서지 등에 의해 변동했을 때에도, 안정된 베이스 전압을 확보할 수 있으므로, 제 2 NPN 트랜지스터 Tr2의 오동작을 억제하는 것이 가능하게 된다.
이상과 같이 본 실시의 형태에서는, 드라이브 회로(125)는, ECU(6)로부터 주어지는 제어 신호를, 제 1 및 제 2 다이오드 D1, D2를 거쳐서, 제어 신호 Sd가 되는 출력 신호로서 제어 회로에 출력한다. 이것에 의해, 제어 신호로서 ECU(6)로부터 입력되는 하이(Hi) 레벨의 신호가, 노이즈 또는 서지 등에 의해 변동했을 때에도, 안정된 베이스 전압을 확보할 수 있다. 따라서, 제 2 NPN 트랜지스터 Tr2의 오동작을 억제하는 것이 가능하게 된다.
본 실시의 형태에서는, 상술한 바와 같이 제 22 저항 R22 대신에, 제 1 및 제 2 다이오드 D1, D2를 마련하여, 드라이브 회로(125)로부터 출력되는 출력 신호의 신호 레벨이 로우 레벨일 때에는, 제 2 NPN 트랜지스터 N-Tr2의 베이스 전압에 약 1.4V 정도를 인가하고 있다. 드라이브 회로(125)의 출력 단자 Vout으로부터 출력되는 출력 전압의 값은, 상온 예컨대 25℃에서는, 제 2 NPN 트랜지스터 N-Tr2의 베이스 전압값으로부터 0.7V 정도 저하한 값이 되므로, 약 0.7V 정도가 된다.
드라이브 회로(125)에 마련하는 다이오드의 개수는, 2개에 한하지 않고, 드라이브 회로(125)의 출력 단자 Vout으로부터 출력되는 출력 전압의 로우 레벨이, 회로의 임계값을 넘지 않는 범위이면, 자유롭게 설정 가능하다.
본 실시의 형태에 있어서의 드라이브 회로(125)는, 예컨대, 상술한 도 17에 나타내는 제 12 실시의 형태의 반도체 장치(90) 또는 상술한 도 18에 나타내는 제 12 실시의 형태의 변형예의 반도체 장치(95)에 대응하는 드라이브 회로이다. 본 실시의 형태에 있어서의 드라이브 회로(125)를, 상술한 제 12 실시의 형태의 반도체 장치(90) 또는 제 12 실시의 형태의 변형예의 반도체 장치(95)에 이용하는 것에 의해, 반도체 장치(90, 95)의 소형화가 가능하고, 또한 반도체 장치(90, 95)의 구동 가능한 시간을 연장할 수 있다.
또, 본 발명은, 그 발명의 범위 내에 있어서, 각 실시의 형태를 자유롭게 조합하는 것이 가능하다. 또한, 각 실시의 형태의 임의의 구성 요소를 적절하게, 변경 또는 생략하는 것이 가능하다.
본 발명은 상세하게 설명되었지만, 상기한 설명은, 모든 국면에 있어서, 예시이고, 이 발명이 그것으로 한정되는 것은 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나는 일 없이 상정될 수 있는 것으로 해석된다.
1, 30, 35, 40, 45, 50, 55, 60, 65, 70, 75, 80, 85, 90, 95 : 반도체 장치
2 : 집적 회로
3 : 스위칭 소자부
4 : 점화용 트랜스
5 : 점화 플러그
6 : 전자 제어 유닛(ECU)
10 : 점화 장치
11, 100, 105, 110, 115, 120, 125 : 드라이브 회로
12, 31, 36, 41, 46, 51, 56, 61, 66, 71, 76, 81, 86, 91, 96 : 제어 회로
52 : 전류 검출 회로
67 : 온도 검출 회로
101 : 전압 검출 회로(제 1 전압 검출 회로)
106 : 전압 검출 회로(제 2 전압 검출 회로)

Claims (20)

  1. 스위칭 소자와,
    외부의 제어 장치로부터 주어지는 제어 신호에 근거하여, 상기 스위칭 소자를 구동하기 위한 구동 제어 신호를 출력하는 드라이브 회로와,
    상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호에 근거하여, 상기 스위칭 소자의 구동을 제어하는 제어 회로
    를 구비하고,
    상기 드라이브 회로는,
    상기 제어 신호가 상기 스위칭 소자를 구동하기 위한 신호인 경우, 신호 레벨이 상대적으로 낮은 로우 레벨의 상기 구동 제어 신호를 출력하고,
    상기 제어 신호가 상기 스위칭 소자의 구동을 정지하기 위한 신호인 경우, 신호 레벨이 상대적으로 높은 하이 레벨의 상기 구동 제어 신호를 출력하고,
    상기 제어 회로는,
    전하를 축적하기 위한 전하 축적용 콘덴서를 갖고,
    상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 하이 레벨일 때, 상기 스위칭 소자의 구동을 정지하고, 상기 전하 축적용 콘덴서에 충전을 행하고,
    상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 로우 레벨일 때, 상기 전하 축적용 콘덴서에 축적된 전하를 이용하여, 상기 스위칭 소자를 구동하는
    것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제어 회로는, 상기 스위칭 소자로부터의 방전 임피던스를 조정하는 방전 임피던스 조정 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제어 회로는,
    상기 전하 축적용 콘덴서로부터의 전하의 역류를 방지하기 위한 전하 역류 방지용 쇼트키 배리어 다이오드와,
    상기 전하 역류 방지용 쇼트키 배리어 다이오드의 애노드에 소스가 접속되고, 상기 전하 역류 방지용 쇼트키 배리어 다이오드의 캐소드에 드레인이 접속되는 전계 효과형 트랜지스터
    를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제어 회로는, 상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 하이 레벨로부터 로우 레벨로 전환될 때에, 상기 전하 축적용 콘덴서에 축적된 전하의 방전을 억제하는 방전 억제 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제어 회로는,
    상기 스위칭 소자에 흐르는 전류를 검출하는 전류 검출 회로와,
    상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 하이 레벨일 때에, 상기 전류 검출 회로에 의해 검출되는 상기 스위칭 소자에 흐르는 전류가, 미리 정하는 전류값보다 높아지면, 상기 제어 회로의 소비 전류를 증가시키는 회로
    를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제어 회로는,
    상기 스위칭 소자에 흐르는 전류를 검출하는 전류 검출 회로와,
    상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 로우 레벨일 때에, 상기 전류 검출 회로에 의해 검출되는 상기 스위칭 소자에 흐르는 전류가, 미리 정하는 전류값보다 높아지면, 상기 전하 축적용 콘덴서에 축적된 전하를 이용하여, 상기 드라이브 회로에 전류를 흘리는 회로
    를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제어 회로는,
    상기 스위칭 소자에 흐르는 전류를 검출하는 전류 검출 회로와,
    상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 하이 레벨일 때에, 상기 전류 검출 회로에 의해 검출되는 상기 스위칭 소자에 흐르는 전류가, 미리 정하는 전류값보다 높아지면, 상기 제어 회로의 소비 전류를 증가시키는 회로와,
    상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 로우 레벨일 때에, 상기 전류 검출 회로에 의해 검출되는 상기 스위칭 소자에 흐르는 전류가, 미리 정하는 전류값보다 높아지면, 상기 전하 축적용 콘덴서에 축적된 전하를 이용하여, 상기 드라이브 회로에 전류를 흘리는 회로
    를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제어 회로는,
    온도를 검출하는 온도 검출 회로와,
    상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 하이 레벨일 때에, 상기 온도 검출 회로에 의해 검출되는 온도가, 미리 정하는 온도보다 높아지면, 상기 제어 회로의 소비 전류를 증가시키는 회로
    를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제어 회로는,
    온도를 검출하는 온도 검출 회로와,
    상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 로우 레벨일 때에, 상기 온도 검출 회로에 의해 검출되는 온도가, 미리 정하는 온도보다 높아지면, 상기 전하 축적용 콘덴서에 축적된 전하를 이용하여, 상기 드라이브 회로에 전류를 흘리는 회로
    를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제어 회로는,
    온도를 검출하는 온도 검출 회로와,
    상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 하이 레벨일 때에, 상기 온도 검출 회로에 의해 검출되는 온도가, 미리 정하는 온도보다 높아지면, 상기 제어 회로의 소비 전류를 증가시키는 회로와,
    상기 드라이브 회로로부터 출력되는 상기 구동 제어 신호가 로우 레벨일 때에, 상기 온도 검출 회로에 의해 검출되는 온도가, 미리 정하는 온도보다 높아지면, 상기 전하 축적용 콘덴서에 축적된 전하를 이용하여, 상기 드라이브 회로에 전류를 흘리는 회로
    를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제 5 항에 있어서,
    상기 제어 회로는, 상기 소비 전류를 증가시키는 회로와 전원의 사이에, 전계 효과형 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제 8 항에 있어서,
    상기 제어 회로는, 상기 소비 전류를 증가시키는 회로와 전원의 사이에, 전계 효과형 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제 5 항에 있어서,
    상기 소비 전류를 증가시키는 회로는, 쇼트키 배리어 다이오드를 개재해서, 상기 드라이브 회로에 접속되는 것을 특징으로 하는 반도체 장치.
  14. 제 8 항에 있어서,
    상기 소비 전류를 증가시키는 회로는, 쇼트키 배리어 다이오드를 개재해서, 상기 드라이브 회로에 접속되는 것을 특징으로 하는 반도체 장치.
  15. 제 5, 8, 11, 12, 13, 14 항 중 어느 한 항에 있어서,
    상기 드라이브 회로는, 상기 구동 제어 신호가 하이 레벨일 때에, 상기 제어 회로의 소비 전류를 전압 정보로서 검출하는 기능을 갖는 것을 특징으로 하는 반도체 장치.
  16. 제 6 항 또는 제 9 항에 있어서,
    상기 드라이브 회로는, 상기 구동 제어 신호가 로우 레벨일 때에, 상기 제어 회로로부터 상기 드라이브 회로에 흘러드는 전류를 전압 정보로서 검출하는 기능을 갖는 것을 특징으로 하는 반도체 장치.
  17. 제 7 항 또는 제 10 항에 있어서,
    상기 드라이브 회로는,
    상기 구동 제어 신호가 하이 레벨일 때에, 상기 제어 회로에 의해 소비되는 전류를 전압 정보로서 검출하는 기능과,
    상기 구동 제어 신호가 로우 레벨일 때에, 상기 제어 회로로부터 상기 드라이브 회로에 흘러드는 전류를 전압 정보로서 검출하는 기능
    을 갖는 것을 특징으로 하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 구동 제어 신호가 하이 레벨일 때에 상기 전압 정보를 검출하는 기능과, 상기 구동 제어 신호가 로우 레벨일 때에 상기 전압 정보를 검출하는 기능은, 동일한 회로에 의해 실현되는 것을 특징으로 하는 반도체 장치.
  19. 제 13 항 또는 제 14 항에 있어서,
    상기 드라이브 회로는, 상기 제어 장치로부터 주어지는 상기 제어 신호를, 복수의 저항의 분압에 의해 제한하여, 상기 구동 제어 신호로서 상기 제어 회로에 출력하는 것을 특징으로 하는 반도체 장치.
  20. 제 13 항 또는 제 14 항에 있어서,
    상기 드라이브 회로는, 상기 제어 장치로부터 주어지는 상기 제어 신호를, 다이오드를 거쳐서 상기 구동 제어 신호로서 상기 제어 회로에 출력하는 것을 특징으로 하는 반도체 장치.
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