JP2002057219A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002057219A JP2002057219A JP2000245871A JP2000245871A JP2002057219A JP 2002057219 A JP2002057219 A JP 2002057219A JP 2000245871 A JP2000245871 A JP 2000245871A JP 2000245871 A JP2000245871 A JP 2000245871A JP 2002057219 A JP2002057219 A JP 2002057219A
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Abstract
(57)【要約】
【課題】 飽和状態となることで生じる電荷が、飽和状
態とならない半導体素子の動作に影響しないようにす
る。 【解決手段】 複数の半導体素子１８〜２１を素子分離
領域４−１，４−２によって分離してなる半導体集積回
路において、複数の半導体素子１８〜２１のうち飽和状
態となる半導体素子２１と飽和状態とならない半導体素
子１８〜２０とを分けて形成し、飽和状態となる半導体
素子２１と飽和状態とならない半導体素子１８〜２０と
を分離する素子分離領域内に、相互に電荷が移動しない
ように分離帯１１，１２を形成する。
態とならない半導体素子の動作に影響しないようにす
る。 【解決手段】 複数の半導体素子１８〜２１を素子分離
領域４−１，４−２によって分離してなる半導体集積回
路において、複数の半導体素子１８〜２１のうち飽和状
態となる半導体素子２１と飽和状態とならない半導体素
子１８〜２０とを分けて形成し、飽和状態となる半導体
素子２１と飽和状態とならない半導体素子１８〜２０と
を分離する素子分離領域内に、相互に電荷が移動しない
ように分離帯１１，１２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体素子
を素子分離領域によって分離してなる半導体集積回路に
関するものである。
を素子分離領域によって分離してなる半導体集積回路に
関するものである。
【０００２】
【従来の技術】図５（ａ）は、従来の半導体集積回路の
平面図である。図５（ｂ）は、図５（ａ）のＣ−Ｃ’間
の断面図である。図６は、図５の回路図である。
平面図である。図５（ｂ）は、図５（ａ）のＣ−Ｃ’間
の断面図である。図６は、図５の回路図である。
【０００３】図５（ａ）には、それぞれ図示しない電源
と接続されるＮ+型領域１３及び抵抗１００〜１０３
と、エミッタ７とベースコンタクト層８とを有するベー
ス６及びコレクタコンタクト層９を備えるコレクタ領域
５を具備する半導体素子１８〜２１と、Ｎ+型領域１３
及び抵抗１００〜１０３と半導体素子１８〜２１とにそ
れぞれ接するように形成されたＮ型素子分離領域４−３
と、Ｎ型素子分離領域４−３の周囲に形成されたウェル
領域１２とを示している。なお、半導体素子１８〜２１
は、Ｎ型埋め込み層２，Ｐ型埋め込み層３，コレクタ領
域５，ベース６，エミッタ７，ベースコンタクト層８，
コレクタコンタクト層９によって構成している。
と接続されるＮ+型領域１３及び抵抗１００〜１０３
と、エミッタ７とベースコンタクト層８とを有するベー
ス６及びコレクタコンタクト層９を備えるコレクタ領域
５を具備する半導体素子１８〜２１と、Ｎ+型領域１３
及び抵抗１００〜１０３と半導体素子１８〜２１とにそ
れぞれ接するように形成されたＮ型素子分離領域４−３
と、Ｎ型素子分離領域４−３の周囲に形成されたウェル
領域１２とを示している。なお、半導体素子１８〜２１
は、Ｎ型埋め込み層２，Ｐ型埋め込み層３，コレクタ領
域５，ベース６，エミッタ７，ベースコンタクト層８，
コレクタコンタクト層９によって構成している。
【０００４】図５（ｂ）には、ウェル領域１２との下側
に設けられたＰ型埋め込み層１１と、コレクタ領域５の
下側に設けられたＰ型埋め込み層３と、Ｐ型埋め込み層
３及びＮ型素子分離領域４−３に接するように形成され
たＮ型埋め込み層２と、たとえばグランドに接地されて
いるＰ型基板１とを示している。なお、Ｐ型埋め込み層
３とコレクタ領域５とによってコレクタを形成してい
る。
に設けられたＰ型埋め込み層１１と、コレクタ領域５の
下側に設けられたＰ型埋め込み層３と、Ｐ型埋め込み層
３及びＮ型素子分離領域４−３に接するように形成され
たＮ型埋め込み層２と、たとえばグランドに接地されて
いるＰ型基板１とを示している。なお、Ｐ型埋め込み層
３とコレクタ領域５とによってコレクタを形成してい
る。
【０００５】また、図５（ｂ）において、２４はＮ型素
子分離領域４−３をコレクタ，半導体素子２１のコレク
タ領域５をベース，半導体素子２１のベース６をエミッ
タと仮想する寄生ＮＰＮトランジスタ、２５はＮ型素子
分離領域４−３の寄生抵抗、２６は抵抗１０をエミッ
タ、Ｎ型素子分離領域４−３をベース、Ｐ型基板１をコ
レクタと仮想する寄生ＰＮＰトランジスタである。
子分離領域４−３をコレクタ，半導体素子２１のコレク
タ領域５をベース，半導体素子２１のベース６をエミッ
タと仮想する寄生ＮＰＮトランジスタ、２５はＮ型素子
分離領域４−３の寄生抵抗、２６は抵抗１０をエミッ
タ、Ｎ型素子分離領域４−３をベース、Ｐ型基板１をコ
レクタと仮想する寄生ＰＮＰトランジスタである。
【０００６】また、図５の各部分のうち、Ｐ型のもの
は、Ｐ型基板１、Ｐ型埋め込み層３、コレクタ領域５、
ベース６、コレクタコンタクト層９、抵抗１０、Ｐ型埋
め込み層１１、ウェル領域１２であり、Ｎ型のものは、
Ｎ型埋め込み層２、Ｎ型素子分離領域４、エミッタ７、
ベースコンタクト層８、Ｎ+型領域１３であるが、これ
らの導電型は逆としてもよい。
は、Ｐ型基板１、Ｐ型埋め込み層３、コレクタ領域５、
ベース６、コレクタコンタクト層９、抵抗１０、Ｐ型埋
め込み層１１、ウェル領域１２であり、Ｎ型のものは、
Ｎ型埋め込み層２、Ｎ型素子分離領域４、エミッタ７、
ベースコンタクト層８、Ｎ+型領域１３であるが、これ
らの導電型は逆としてもよい。
【０００７】図６において、４４は接地電位に保持され
るグランドライン、４５は電源電位に保持される電源ラ
イン、４６は電流値Ｉ0 を流す定電流源である。なお、
半導体素子１８，１９，２１はカレントミラー回路を構
成し、半導体素子２０はコレクタ接地としている。ま
た、ＩＮは半導体素子２０の入力端子、ＯＵＴは半導体
素子２０の出力端子を示している。
るグランドライン、４５は電源電位に保持される電源ラ
イン、４６は電流値Ｉ0 を流す定電流源である。なお、
半導体素子１８，１９，２１はカレントミラー回路を構
成し、半導体素子２０はコレクタ接地としている。ま
た、ＩＮは半導体素子２０の入力端子、ＯＵＴは半導体
素子２０の出力端子を示している。
【０００８】つづいて、図６を用いて従来の半導体集積
回路の動作について説明する。まず、定電流源４６によ
って定電流Ｉ0が流れると、この定電流に基づいて、半
導体素子１９のベースに電流が流れるので、半導体素子
１９のエミッタを通じて半導体素子２１のゲートにも電
流が流れる。半導体素子２１のゲートに電流が流れる
と、抵抗１０３を通じて電源ライン４５から半導体素子
２１を電流が流れる。
回路の動作について説明する。まず、定電流源４６によ
って定電流Ｉ0が流れると、この定電流に基づいて、半
導体素子１９のベースに電流が流れるので、半導体素子
１９のエミッタを通じて半導体素子２１のゲートにも電
流が流れる。半導体素子２１のゲートに電流が流れる
と、抵抗１０３を通じて電源ライン４５から半導体素子
２１を電流が流れる。
【０００９】このとき、たとえば入力端子ＩＮにたとえ
ばハイレベルの信号が入力されていれば、半導体素子２
０側にこの電流が流れず、出力端子ＯＵＴから外部に出
力される。一方、入力端子ＩＮにたとえばローレベルの
信号が入力されていれば、半導体素子２１を流れる電流
は出力端子ＯＵＴから外部に出力されると共に、半導体
素子２０側にも流れるため、出力信号は小さくなる。
ばハイレベルの信号が入力されていれば、半導体素子２
０側にこの電流が流れず、出力端子ＯＵＴから外部に出
力される。一方、入力端子ＩＮにたとえばローレベルの
信号が入力されていれば、半導体素子２１を流れる電流
は出力端子ＯＵＴから外部に出力されると共に、半導体
素子２０側にも流れるため、出力信号は小さくなる。
【００１０】
【発明が解決しようとする課題】しかし、従来の半導体
集積回路は、図５（ｂ）に示すように、抵抗とＮ型素子
分離領域との間でＰＮ接合が形成されるので、これが寄
生ダイオードのように動作する場合が考えられる。寄生
ダイオードが動作すると、半導体集積回路が正しく動作
しないので、これを防止するためにＮ型素子分離領域４
−３と図示しない電源とがＮ+型領域１３を介して接続
される。
集積回路は、図５（ｂ）に示すように、抵抗とＮ型素子
分離領域との間でＰＮ接合が形成されるので、これが寄
生ダイオードのように動作する場合が考えられる。寄生
ダイオードが動作すると、半導体集積回路が正しく動作
しないので、これを防止するためにＮ型素子分離領域４
−３と図示しない電源とがＮ+型領域１３を介して接続
される。
【００１１】半導体素子２１が飽和状態となると、寄生
ＮＰＮトランジスタ２４が動作して、電源ライン４５か
らＮ+型領域１３を通って、寄生ＮＰＮトランジスタ２
４のエミッタであるところの半導体素子２１のベース６
に電流が流れる。寄生ＮＰＮトランジスタ２４は飽和状
態となるトランジスタでもあるので、定電流源４６によ
って流れる電流の電流値Ｉ0 は、半導体素子１９によっ
て電流増幅率倍されて半導体素子２１のベース６に流れ
る。この増幅電流とＮ型素子分離領域４−３の寄生抵抗
２５とにより、Ｎ型素子分離領域４−３に電圧降下が生
じる。
ＮＰＮトランジスタ２４が動作して、電源ライン４５か
らＮ+型領域１３を通って、寄生ＮＰＮトランジスタ２
４のエミッタであるところの半導体素子２１のベース６
に電流が流れる。寄生ＮＰＮトランジスタ２４は飽和状
態となるトランジスタでもあるので、定電流源４６によ
って流れる電流の電流値Ｉ0 は、半導体素子１９によっ
て電流増幅率倍されて半導体素子２１のベース６に流れ
る。この増幅電流とＮ型素子分離領域４−３の寄生抵抗
２５とにより、Ｎ型素子分離領域４−３に電圧降下が生
じる。
【００１２】この電圧降下により、寄生ＰＮＰトランジ
スタ２６が動作し、電源からＰ型基板１に大きな電流が
流れ込んでしまう。電源からＰ型基板１に大きな電流が
流れると、Ｐ型基板１がグランド接地されていても、消
費電流が増加したり、Ｎ型素子分離領域４−１を介して
Ｐ型基板１側に電流が流れ、Ｐ型基板１の電位が上昇す
るなどの様々な問題が生じる。
スタ２６が動作し、電源からＰ型基板１に大きな電流が
流れ込んでしまう。電源からＰ型基板１に大きな電流が
流れると、Ｐ型基板１がグランド接地されていても、消
費電流が増加したり、Ｎ型素子分離領域４−１を介して
Ｐ型基板１側に電流が流れ、Ｐ型基板１の電位が上昇す
るなどの様々な問題が生じる。
【００１３】そこで、本発明は、飽和状態となることで
生じる電荷が、飽和状態とならない半導体素子の動作に
影響しないようにすることを課題とする。
生じる電荷が、飽和状態とならない半導体素子の動作に
影響しないようにすることを課題とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、複数の半導体素子を素子分離領域によっ
て分離してなる半導体集積回路において、複数の前記半
導体素子のうち飽和状態となる半導体素子と飽和状態と
ならない半導体素子とを分けて形成し、前記飽和状態と
なる半導体素子と前記飽和状態とならない半導体素子と
を分離する素子分離領域内に、相互に電荷が移動しない
ように分離帯を形成してなることを特徴とする。
に、本発明は、複数の半導体素子を素子分離領域によっ
て分離してなる半導体集積回路において、複数の前記半
導体素子のうち飽和状態となる半導体素子と飽和状態と
ならない半導体素子とを分けて形成し、前記飽和状態と
なる半導体素子と前記飽和状態とならない半導体素子と
を分離する素子分離領域内に、相互に電荷が移動しない
ように分離帯を形成してなることを特徴とする。
【００１５】また、本発明は、複数の半導体素子を素子
分離領域によって分離してなる半導体集積回路におい
て、複数の前記半導体素子のうち飽和状態となる半導体
素子と飽和状態とならない半導体素子とを分けて形成
し、さらに、前記飽和状態となる半導体素子のうち、飽
和状態となる半導体素子と素子分離領域とからなる寄生
トランジスタのベース−エミッタ間電圧を制御したとき
に前記飽和状態とならない半導体素子の動作に影響を及
ぼさないようにした半導体素子と他の飽和状態となる半
導体素子とを分離する素子分離領域内に、相互に電荷が
移動しないように分離帯を形成してなることを特徴とす
る。
分離領域によって分離してなる半導体集積回路におい
て、複数の前記半導体素子のうち飽和状態となる半導体
素子と飽和状態とならない半導体素子とを分けて形成
し、さらに、前記飽和状態となる半導体素子のうち、飽
和状態となる半導体素子と素子分離領域とからなる寄生
トランジスタのベース−エミッタ間電圧を制御したとき
に前記飽和状態とならない半導体素子の動作に影響を及
ぼさないようにした半導体素子と他の飽和状態となる半
導体素子とを分離する素子分離領域内に、相互に電荷が
移動しないように分離帯を形成してなることを特徴とす
る。
【００１６】さらに、本発明は、複数の半導体素子を素
子分離領域によって分離してなる半導体集積回路におい
て、複数の前記半導体素子のうち飽和状態となる半導体
素子の近傍に一定電位とするための高濃度領域を形成す
ることにより、該高濃度領域と前記飽和状態となる半導
体素子との間の寄生抵抗を減らして、前記飽和状態とな
る半導体素子が飽和したときに生じる電荷が他の半導体
素子の動作に影響を及ぼさないようにすることを特徴と
する。
子分離領域によって分離してなる半導体集積回路におい
て、複数の前記半導体素子のうち飽和状態となる半導体
素子の近傍に一定電位とするための高濃度領域を形成す
ることにより、該高濃度領域と前記飽和状態となる半導
体素子との間の寄生抵抗を減らして、前記飽和状態とな
る半導体素子が飽和したときに生じる電荷が他の半導体
素子の動作に影響を及ぼさないようにすることを特徴と
する。
【００１７】
【発明の実施の形態】以下、図面を用いて本発明の実施
形態について説明する。
形態について説明する。
【００１８】（実施形態１）図１（ａ）は、本発明の実
施形態１の半導体集積回路の平面図である。図１（ｂ）
は、図１（ａ）のＢ−Ｂ’間の断面図である。図１
（ａ）には、それぞれ電源等の一定電位を供給する供給
源と接続されるＮ+型領域１３及び抵抗１００〜１０３
と、エミッタ７とベースコンタクト層８とを有するベー
ス６及びコレクタコンタクト層９を備えるコレクタ領域
５を具備する半導体素子１８〜２１と、Ｎ +型領域１３
と抵抗１００〜１０３と半導体素子１８〜２０とにそれ
ぞれ接するように形成されたＮ型素子分離領域４−１
と、半導体素子２１に接するように形成されたＮ型素子
分離領域４−２と、Ｎ型素子分離領域４−１，４−２を
分離するウェル領域１２とを示している。
施形態１の半導体集積回路の平面図である。図１（ｂ）
は、図１（ａ）のＢ−Ｂ’間の断面図である。図１
（ａ）には、それぞれ電源等の一定電位を供給する供給
源と接続されるＮ+型領域１３及び抵抗１００〜１０３
と、エミッタ７とベースコンタクト層８とを有するベー
ス６及びコレクタコンタクト層９を備えるコレクタ領域
５を具備する半導体素子１８〜２１と、Ｎ +型領域１３
と抵抗１００〜１０３と半導体素子１８〜２０とにそれ
ぞれ接するように形成されたＮ型素子分離領域４−１
と、半導体素子２１に接するように形成されたＮ型素子
分離領域４−２と、Ｎ型素子分離領域４−１，４−２を
分離するウェル領域１２とを示している。
【００１９】ちなみに、半導体素子１８〜２０は飽和状
態とならないものであり、半導体素子２１は飽和状態と
なるものと仮定して説明する。
態とならないものであり、半導体素子２１は飽和状態と
なるものと仮定して説明する。
【００２０】図１（ｂ）には、さらにＮ+型領域１３及
び抵抗１００〜１０３、半導体素子１８，１９，２１の
下方に形成されたＮ型埋め込み層２と、１２の下側に設
けられたＰ型埋め込み層１１と、コレクタ領域５の下側
に設けられたＰ型埋め込み層３と、たとえばグランドに
接地されているＰ型基板１とを示している。なお、Ｐ型
埋め込み層３とコレクタ領域５とによってコレクタを形
成している。また、ウェル領域１２とＰ型埋め込み層１
１とによって分離帯を形成している。
び抵抗１００〜１０３、半導体素子１８，１９，２１の
下方に形成されたＮ型埋め込み層２と、１２の下側に設
けられたＰ型埋め込み層１１と、コレクタ領域５の下側
に設けられたＰ型埋め込み層３と、たとえばグランドに
接地されているＰ型基板１とを示している。なお、Ｐ型
埋め込み層３とコレクタ領域５とによってコレクタを形
成している。また、ウェル領域１２とＰ型埋め込み層１
１とによって分離帯を形成している。
【００２１】また、図１の各部分のうち、Ｐ型のもの
は、Ｐ型基板１、Ｐ型埋め込み層３、コレクタ領域５、
ベース６、コレクタコンタクト層９、抵抗１００〜１０
３、Ｐ型埋め込み層１１、ウェル領域１２であり、Ｎ型
のものは、Ｎ型埋め込み層２、Ｎ型素子分離領域４−
１，４−２、エミッタ７、ベースコンタクト層８、Ｎ+
型領域１３であるが、これらの導電型は逆としてもよ
い。
は、Ｐ型基板１、Ｐ型埋め込み層３、コレクタ領域５、
ベース６、コレクタコンタクト層９、抵抗１００〜１０
３、Ｐ型埋め込み層１１、ウェル領域１２であり、Ｎ型
のものは、Ｎ型埋め込み層２、Ｎ型素子分離領域４−
１，４−２、エミッタ７、ベースコンタクト層８、Ｎ+
型領域１３であるが、これらの導電型は逆としてもよ
い。
【００２２】図１に示すように、本実施形態では、大き
く半導体素子１８〜２０と半導体素子２１とに分けて形
成し、飽和状態とならない半導体素子１８〜２０と抵抗
１００〜１０３とＮ+型領域１３とをＮ型素子分離領域
４−１によって分離している。また、半導体素子２１を
Ｎ型素子分離領域４−２によって分離している。さら
に、半導体素子２１が飽和状態の時にＰ型基板１とＮ型
素子分離領域４−２とコレクタ領域５とによって形成さ
れるＰＮＰ接合部で生じる電流が隣接する半導体素子１
８〜２０側に流れないように、ウェル領域１２及びＰ型
埋め込み層１１を形成している。
く半導体素子１８〜２０と半導体素子２１とに分けて形
成し、飽和状態とならない半導体素子１８〜２０と抵抗
１００〜１０３とＮ+型領域１３とをＮ型素子分離領域
４−１によって分離している。また、半導体素子２１を
Ｎ型素子分離領域４−２によって分離している。さら
に、半導体素子２１が飽和状態の時にＰ型基板１とＮ型
素子分離領域４−２とコレクタ領域５とによって形成さ
れるＰＮＰ接合部で生じる電流が隣接する半導体素子１
８〜２０側に流れないように、ウェル領域１２及びＰ型
埋め込み層１１を形成している。
【００２３】なお、図１には、Ｎ型素子分離領域４−１
内にウェル領域１２等を形成していない場合を例に説明
したが、Ｎ型素子分離領域４−１によって複数の半導体
素子を分離すると、電源ラインなどの配線が複雑化した
り、配線の面積が大きくなる場合があるので、飽和状態
とならない半導体素子間のＮ型素子分離領域４−１内で
あってもウェル領域１２等を設けるようにしてもよい。
内にウェル領域１２等を形成していない場合を例に説明
したが、Ｎ型素子分離領域４−１によって複数の半導体
素子を分離すると、電源ラインなどの配線が複雑化した
り、配線の面積が大きくなる場合があるので、飽和状態
とならない半導体素子間のＮ型素子分離領域４−１内で
あってもウェル領域１２等を設けるようにしてもよい。
【００２４】（実施形態２）本発明の実施形態２では、
飽和状態となる半導体素子間にウェル領域１２等を形成
してなる半導体集積回路について説明する。
飽和状態となる半導体素子間にウェル領域１２等を形成
してなる半導体集積回路について説明する。
【００２５】図２は、本発明の実施形態２の半導体集積
回路の平面図である。図２において、３２〜３４はＮＰ
Ｎトランジスタ（以下、「ＮＰＮ」と称する。）であ
り、それぞれＮ型エピタキシャル領域２７、ベース２
８、コレクタコンタクト層２９、ベースコンタクト層３
０、エミッタ３１を備えている。
回路の平面図である。図２において、３２〜３４はＮＰ
Ｎトランジスタ（以下、「ＮＰＮ」と称する。）であ
り、それぞれＮ型エピタキシャル領域２７、ベース２
８、コレクタコンタクト層２９、ベースコンタクト層３
０、エミッタ３１を備えている。
【００２６】また、３５〜４０は半導体素子、４−４は
半導体素子３５〜３８，４０等をそれぞれ分離するＮ型
素子分離領域、４−５は半導体素子３９のコレクタ５を
基板１と分離するためのＮ型素子分離領域を示してい
る。なお、半導体素子３５〜３８を飽和状態とならない
もの、半導体素子３９，４０を飽和状態となるものとし
ている。ちなみに、図２において、図１と同様の部分に
は同一の符号を付している。
半導体素子３５〜３８，４０等をそれぞれ分離するＮ型
素子分離領域、４−５は半導体素子３９のコレクタ５を
基板１と分離するためのＮ型素子分離領域を示してい
る。なお、半導体素子３５〜３８を飽和状態とならない
もの、半導体素子３９，４０を飽和状態となるものとし
ている。ちなみに、図２において、図１と同様の部分に
は同一の符号を付している。
【００２７】また、図２の各部分のうち、Ｐ型のもの
は、ベース２８、ベースコンタクト層３０、Ｐ型抵抗４
１〜４４であり、Ｎ型のものは、Ｎ型エピタキシャル領
域２７、コレクタコンタクト層２９、エミッタ３１、Ｎ
型素子分離領域４−４〜４−６であるが、実施形態１と
同様に、これらの導電型が逆になるように形成してもよ
い。
は、ベース２８、ベースコンタクト層３０、Ｐ型抵抗４
１〜４４であり、Ｎ型のものは、Ｎ型エピタキシャル領
域２７、コレクタコンタクト層２９、エミッタ３１、Ｎ
型素子分離領域４−４〜４−６であるが、実施形態１と
同様に、これらの導電型が逆になるように形成してもよ
い。
【００２８】図３は、図２の回路図である。図３に示す
ように、ＮＰＮ３２〜３４、半導体素子３５，３９、半
導体素子３７，４０によってそれぞれカレントミラー回
路を構成し、半導体素子３６，３８をコレクタ接地とし
ている。また、抵抗１００〜１０３はぞれぞれ半導体素
子３５，３９，３７，４０のエミッタと電源ライン１５
との間に接続される、ＩＮ１は半導体素子３６の入力端
子、ＯＵＴ１は半導体素子３６の出力端子、ＩＮ２は半
導体素子３８の入力端子、ＯＵＴ２は半導体素子３８の
出力端子である。
ように、ＮＰＮ３２〜３４、半導体素子３５，３９、半
導体素子３７，４０によってそれぞれカレントミラー回
路を構成し、半導体素子３６，３８をコレクタ接地とし
ている。また、抵抗１００〜１０３はぞれぞれ半導体素
子３５，３９，３７，４０のエミッタと電源ライン１５
との間に接続される、ＩＮ１は半導体素子３６の入力端
子、ＯＵＴ１は半導体素子３６の出力端子、ＩＮ２は半
導体素子３８の入力端子、ＯＵＴ２は半導体素子３８の
出力端子である。
【００２９】本実施形態では、飽和する半導体素子３
９，４０のベース６をエミッタ、コレクタ領域５をベー
ス、Ｎ型素子分離領域４−４をコレクタとする寄生ＮＰ
Ｎトランジスタ（以下、「寄生ＮＰＮ」とも称する。）
に電流が流れたときに、その電流とＮ型素子分離領域４
−４の寄生抵抗とによってＮ型素子分離領域４−４に電
圧降下が生じても、抵抗１００〜１０３をエミッタ、Ｎ
型素子分離領域４−４をベース、Ｐ型基板１をコレクタ
とする寄生ＰＮＰトランジスタ（以下、「寄生ＰＮＰ」
とも称する。）に回路動作上影響しない電流しか流れな
いようにして、飽和する半導体素子３９，４０間にウェ
ル領域１２等を設けて、半導体素子４０を半導体素子３
５〜３８や抵抗１００等とＮ型素子分離領域４−４によ
って分離している。
９，４０のベース６をエミッタ、コレクタ領域５をベー
ス、Ｎ型素子分離領域４−４をコレクタとする寄生ＮＰ
Ｎトランジスタ（以下、「寄生ＮＰＮ」とも称する。）
に電流が流れたときに、その電流とＮ型素子分離領域４
−４の寄生抵抗とによってＮ型素子分離領域４−４に電
圧降下が生じても、抵抗１００〜１０３をエミッタ、Ｎ
型素子分離領域４−４をベース、Ｐ型基板１をコレクタ
とする寄生ＰＮＰトランジスタ（以下、「寄生ＰＮＰ」
とも称する。）に回路動作上影響しない電流しか流れな
いようにして、飽和する半導体素子３９，４０間にウェ
ル領域１２等を設けて、半導体素子４０を半導体素子３
５〜３８や抵抗１００等とＮ型素子分離領域４−４によ
って分離している。
【００３０】なお、図２では、半導体素子４０をＮ型素
子分離領域４−４によって分離するようにしているが、
半導体素子３９をＮ型素子分離領域４−４によって分離
するようにレイアウトしてもよい。
子分離領域４−４によって分離するようにしているが、
半導体素子３９をＮ型素子分離領域４−４によって分離
するようにレイアウトしてもよい。
【００３１】つぎに、図２，図３を用いて、半導体素子
３９，４０が飽和状態となる場合の動作について説明す
る。入力端子ＩＮ１，ＩＮ２に印加される電圧が共に上
昇すると、半導体素子３９，４０は共に飽和状態とな
る。半導体素子３９，４０が共に飽和した場合には、定
電流源１６による定電流Ｉ0に基づく電流が、ＮＰＮ３
３，３４を介して寄生ＮＰＮトランジスタと、寄生ＮＰ
Ｎトランジスタとの双方に流れる。
３９，４０が飽和状態となる場合の動作について説明す
る。入力端子ＩＮ１，ＩＮ２に印加される電圧が共に上
昇すると、半導体素子３９，４０は共に飽和状態とな
る。半導体素子３９，４０が共に飽和した場合には、定
電流源１６による定電流Ｉ0に基づく電流が、ＮＰＮ３
３，３４を介して寄生ＮＰＮトランジスタと、寄生ＮＰ
Ｎトランジスタとの双方に流れる。
【００３２】このため、Ｎ+型領域１３には、それぞれ
の寄生ＮＰＮを介して最大で２Ｉ0の電流が流れるの
で、この電流２Ｉ0と、Ｎ型素子分離領域４−４の寄生
抵抗とにより、Ｎ型素子分離領域４−４に電圧降下が生
じる。仮に２Ｉ0 を１ｍＡ、Ｎ型素子分離領域４−４の
寄生抵抗を４００Ωとすると、この電圧降下は０．４Ｖ
になり、０．３Ｖ以上になる。つまり、寄生ＰＮＰのベ
ース−エミッタ間電圧が０．３Ｖ以上になる。
の寄生ＮＰＮを介して最大で２Ｉ0の電流が流れるの
で、この電流２Ｉ0と、Ｎ型素子分離領域４−４の寄生
抵抗とにより、Ｎ型素子分離領域４−４に電圧降下が生
じる。仮に２Ｉ0 を１ｍＡ、Ｎ型素子分離領域４−４の
寄生抵抗を４００Ωとすると、この電圧降下は０．４Ｖ
になり、０．３Ｖ以上になる。つまり、寄生ＰＮＰのベ
ース−エミッタ間電圧が０．３Ｖ以上になる。
【００３３】しかし、定電流源１６による定電流Ｉ0 を
５００μＡとすることによって、Ｎ +型領域１３に流れ
る電流を半分にすれば、電圧降下は０．２Ｖになり、
０．３Ｖを越えない。このように寄生ＰＮＰのベース−
エミッタ間電圧がたとえば０．３Ｖを越えないようにす
れば、図２に示すように、半導体素子４０を半導体素子
３５〜３８側に形成することも可能となる。
５００μＡとすることによって、Ｎ +型領域１３に流れ
る電流を半分にすれば、電圧降下は０．２Ｖになり、
０．３Ｖを越えない。このように寄生ＰＮＰのベース−
エミッタ間電圧がたとえば０．３Ｖを越えないようにす
れば、図２に示すように、半導体素子４０を半導体素子
３５〜３８側に形成することも可能となる。
【００３４】ここで、Ｎ型素子分離領域４−４の電圧降
下がたとえば０．３Ｖ以内とすることの根拠について説
明する。バイポーラトランジスタのエミッタ電流をＩe
とすると、Ｉeは、
下がたとえば０．３Ｖ以内とすることの根拠について説
明する。バイポーラトランジスタのエミッタ電流をＩe
とすると、Ｉeは、
【数１】 （Ｉe はバイポーラトランジスタのエミッタ電流、ｋは
ボルツマン定数で１．３８０６×１０-23 [Ｊ／Ｋ]、ｑ
は電子の電荷量で１．６０２２×１０-19 [Ｃ]、ＶBEは
ベース−エミッタ間電圧）と表わすことができる。ま
た、
ボルツマン定数で１．３８０６×１０-23 [Ｊ／Ｋ]、ｑ
は電子の電荷量で１．６０２２×１０-19 [Ｃ]、ＶBEは
ベース−エミッタ間電圧）と表わすことができる。ま
た、
【数２】 （ｆは定数、ａ≒２、Ｅg はシリコンのエネルギーギャ
ップで１．１２[Ｖ]）と表すことができる。
ップで１．１２[Ｖ]）と表すことができる。
【００３５】ここで、常温（Ｔ＝２７℃）ではｋＴ／ｑ
≒２６ｍＶであり、一般にその時Ｉ s ＝１×１０-15程
度であるため、ＶBE＝０．３Ｖの時は、これらを数式１
に代入するとＩe ≒０．１ｎＡとなる。
≒２６ｍＶであり、一般にその時Ｉ s ＝１×１０-15程
度であるため、ＶBE＝０．３Ｖの時は、これらを数式１
に代入するとＩe ≒０．１ｎＡとなる。
【００３６】次に、高温の状態を考えると、一般的なＩ
s ＝１×１０-15（atＴ＝２７℃）を使って数式２より
定数ｆ≒０．０５７を求め、Ｔ＝４００Ｋ（１２７℃）
の場合を計算すると、数式２よりＩs ≒４．５×１０
-11となる。ＶBEが０．３Ｖ（atＴ＝４００Ｋ）の時、
ｋＴ／ｑ≒３４ｍＶ（atＴ＝４００Ｋ）であり、これら
を数式１に代入するとＩe ≒０．３μＡとなる。よっ
て、電流が数十μＡ〜数百μＡ流れる回路にとっては、
ＶBEが０．３Ｖ以下であれば、温度変化などを考慮して
も、Ｉe は微少である。
s ＝１×１０-15（atＴ＝２７℃）を使って数式２より
定数ｆ≒０．０５７を求め、Ｔ＝４００Ｋ（１２７℃）
の場合を計算すると、数式２よりＩs ≒４．５×１０
-11となる。ＶBEが０．３Ｖ（atＴ＝４００Ｋ）の時、
ｋＴ／ｑ≒３４ｍＶ（atＴ＝４００Ｋ）であり、これら
を数式１に代入するとＩe ≒０．３μＡとなる。よっ
て、電流が数十μＡ〜数百μＡ流れる回路にとっては、
ＶBEが０．３Ｖ以下であれば、温度変化などを考慮して
も、Ｉe は微少である。
【００３７】しかし、高温でＶBEが０．５Ｖ（atＴ＝４
００Ｋ）の時は、前述と同様にＩs≒４．５×１０-11、
ｋＴ／ｑ≒３４ｍＶ、ＶBE＝０．５Ｖを数式１に代入す
ると、Ｉe ≒１１０μＡとなり、電流が数十μＡ〜数百
μＡ流れる回路にとっては寄生ＰＮＰに流れる電流の影
響が大きくなってしまう。
００Ｋ）の時は、前述と同様にＩs≒４．５×１０-11、
ｋＴ／ｑ≒３４ｍＶ、ＶBE＝０．５Ｖを数式１に代入す
ると、Ｉe ≒１１０μＡとなり、電流が数十μＡ〜数百
μＡ流れる回路にとっては寄生ＰＮＰに流れる電流の影
響が大きくなってしまう。
【００３８】つまり、寄生ＰＮＰのベース−エミッタ間
電圧が０．３Ｖを越えないようにすると、一般に、寄生
ＰＮＰには温度特性を考えても他の半導体素子に影響し
ないような微少電流しか流れないのである。
電圧が０．３Ｖを越えないようにすると、一般に、寄生
ＰＮＰには温度特性を考えても他の半導体素子に影響し
ないような微少電流しか流れないのである。
【００３９】また、ここでは２つの半導体素子３９，４
０が飽和状態となる場合の例を示したが、これらの半導
体素子が飽和状態となる時に寄生ＮＰＮに流れる電流
と、Ｎ型素子分離領域４−６の寄生抵抗とにより生ずる
Ｎ型素子分離領域４−６の電圧降下を０．３Ｖ以下にな
るようにすれば、３つ以上の半導体素子が飽和状態とな
る場合であっても、ウェル領域１２等を形成する位置
を、飽和状態となる半導体素子間とすることができる。
０が飽和状態となる場合の例を示したが、これらの半導
体素子が飽和状態となる時に寄生ＮＰＮに流れる電流
と、Ｎ型素子分離領域４−６の寄生抵抗とにより生ずる
Ｎ型素子分離領域４−６の電圧降下を０．３Ｖ以下にな
るようにすれば、３つ以上の半導体素子が飽和状態とな
る場合であっても、ウェル領域１２等を形成する位置
を、飽和状態となる半導体素子間とすることができる。
【００４０】なお、実施形態１と同様に、Ｎ型素子分離
領域４−１によって複数の半導体素子を分離すると、電
源ラインなどの配線が複雑化したり、配線の面積が大き
くなる場合があるので、飽和状態とならない半導体素子
間のＮ型素子分離領域４−１内であってもウェル領域１
２等を設けるようにしてもよい。
領域４−１によって複数の半導体素子を分離すると、電
源ラインなどの配線が複雑化したり、配線の面積が大き
くなる場合があるので、飽和状態とならない半導体素子
間のＮ型素子分離領域４−１内であってもウェル領域１
２等を設けるようにしてもよい。
【００４１】（実施形態３）図４は、本発明の実施形態
３の半導体集積回路の平面図である。なお、図４は、図
３に示す回路図に基づいてレイアウトしたものである。
図４において、４−６は半導体素子３５〜４０等をそれ
ぞれ分離するためのＮ型素子分離領域である。また、図
４では、図２と異なり、Ｎ+型領域１３を半導体素子３
９，４０の近傍に配置することにより、Ｎ型素子分離領
域４−６の寄生抵抗を減らして半導体素子３９，４０が
それぞれ飽和状態となる場合であっても、寄生ＰＮＰに
は回路動作上影響しない電流しか流れないようにしてい
る。なお、図４において、図２と同様の部分には、同一
の符号を付している。
３の半導体集積回路の平面図である。なお、図４は、図
３に示す回路図に基づいてレイアウトしたものである。
図４において、４−６は半導体素子３５〜４０等をそれ
ぞれ分離するためのＮ型素子分離領域である。また、図
４では、図２と異なり、Ｎ+型領域１３を半導体素子３
９，４０の近傍に配置することにより、Ｎ型素子分離領
域４−６の寄生抵抗を減らして半導体素子３９，４０が
それぞれ飽和状態となる場合であっても、寄生ＰＮＰに
は回路動作上影響しない電流しか流れないようにしてい
る。なお、図４において、図２と同様の部分には、同一
の符号を付している。
【００４２】本実施形態では、Ｎ+型領域１３と飽和状
態となる半導体素子３９，４０との距離を、実施形態２
の場合と比較して約１／１０となるようにして、Ｎ型素
子分離領域４−６の寄生抵抗を約１／１０としている。
従って、電源からＰ型基板１へ電流２Ｉ0が流れても、
Ｎ型素子分離領域４−６の電圧降下は小さく、たとえば
０．３Ｖ以上にならないので、寄生ＰＮＰには回路動作
上影響しない電流しか流れない。このような場合には、
飽和状態となる半導体素子３９，４０を備えていても、
半導体素子３５〜４０間にウェル領域１２等を形成する
ことなく半導体集積回路を構成することができる。
態となる半導体素子３９，４０との距離を、実施形態２
の場合と比較して約１／１０となるようにして、Ｎ型素
子分離領域４−６の寄生抵抗を約１／１０としている。
従って、電源からＰ型基板１へ電流２Ｉ0が流れても、
Ｎ型素子分離領域４−６の電圧降下は小さく、たとえば
０．３Ｖ以上にならないので、寄生ＰＮＰには回路動作
上影響しない電流しか流れない。このような場合には、
飽和状態となる半導体素子３９，４０を備えていても、
半導体素子３５〜４０間にウェル領域１２等を形成する
ことなく半導体集積回路を構成することができる。
【００４３】なお、ここでは２つの半導体素子３９，４
０が飽和状態となる場合の例を示したが、これらの半導
体素子が飽和状態となる時に寄生ＮＰＮに流れる電流
と、Ｎ型素子分離領域４−６の寄生抵抗とにより生ずる
Ｎ型素子分離領域４−６の電圧降下を０．３Ｖ以下にな
るようにすれば、３つ以上の半導体素子が飽和状態とな
る場合であっても、ウェル領域１２等によって各半導体
素子を分離しないようにすることができる。
０が飽和状態となる場合の例を示したが、これらの半導
体素子が飽和状態となる時に寄生ＮＰＮに流れる電流
と、Ｎ型素子分離領域４−６の寄生抵抗とにより生ずる
Ｎ型素子分離領域４−６の電圧降下を０．３Ｖ以下にな
るようにすれば、３つ以上の半導体素子が飽和状態とな
る場合であっても、ウェル領域１２等によって各半導体
素子を分離しないようにすることができる。
【００４４】また、実施形態１と同様に、Ｎ型素子分離
領域４−１によって複数の半導体素子を分離すると、電
源ラインなどの配線が複雑化したり、配線の面積が大き
くなる場合があるので、飽和状態とならない半導体素子
間のＮ型素子分離領域４−１内であってもウェル領域１
２等を設けるようにしてもよい。
領域４−１によって複数の半導体素子を分離すると、電
源ラインなどの配線が複雑化したり、配線の面積が大き
くなる場合があるので、飽和状態とならない半導体素子
間のＮ型素子分離領域４−１内であってもウェル領域１
２等を設けるようにしてもよい。
【００４５】さらに、実施形態２，３では、Ｎ型素子分
離領域４−４，４−６の電圧降下は、それぞれ、たとえ
ば０．３Ｖ程度以下であれば、寄生ＰＮＰに流れる電流
は回路動作上影響のないことを説明したが、Ｎ型素子分
離領域４−４，４−６の電圧降下が例えば０．５Ｖのよ
うに、０．３Ｖ以上の電圧であったとしても寄生ＰＮＰ
に流れる電流が回路動作上影響しないようであれば、Ｎ
型素子分離領域４−１の電圧降下が例えば０．５Ｖ以下
になるように制限すればよい。
離領域４−４，４−６の電圧降下は、それぞれ、たとえ
ば０．３Ｖ程度以下であれば、寄生ＰＮＰに流れる電流
は回路動作上影響のないことを説明したが、Ｎ型素子分
離領域４−４，４−６の電圧降下が例えば０．５Ｖのよ
うに、０．３Ｖ以上の電圧であったとしても寄生ＰＮＰ
に流れる電流が回路動作上影響しないようであれば、Ｎ
型素子分離領域４−１の電圧降下が例えば０．５Ｖ以下
になるように制限すればよい。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
飽和状態となる半導体素子と飽和状態とならない半導体
素子とを分離するので、飽和状態となることで生じる電
荷が、飽和状態とならない半導体素子の動作に影響しな
いようにすることができる。
飽和状態となる半導体素子と飽和状態とならない半導体
素子とを分離するので、飽和状態となることで生じる電
荷が、飽和状態とならない半導体素子の動作に影響しな
いようにすることができる。
【００４７】また、本発明は、飽和状態となる半導体素
子のうち、飽和状態となる半導体素子と素子分離領域と
からなる寄生トランジスタのベース−エミッタ間電圧を
制御したときに飽和状態とならない半導体素子の動作に
影響を及ぼさないようにした半導体素子と他の飽和状態
となる半導体素子とを分離するので、飽和状態となるこ
とで生じる電荷が、飽和状態とならない半導体素子の動
作に影響しないようにすることができる。
子のうち、飽和状態となる半導体素子と素子分離領域と
からなる寄生トランジスタのベース−エミッタ間電圧を
制御したときに飽和状態とならない半導体素子の動作に
影響を及ぼさないようにした半導体素子と他の飽和状態
となる半導体素子とを分離するので、飽和状態となるこ
とで生じる電荷が、飽和状態とならない半導体素子の動
作に影響しないようにすることができる。
【００４８】さらに、本発明は、飽和状態となる半導体
素子の近傍に一定電位とするための高濃度領域を形成す
ることにより、高濃度領域と飽和状態となる半導体素子
との間の寄生抵抗を減らしているので、飽和状態となる
ことで生じる電荷が、飽和状態とならない半導体素子の
動作に影響しないようにすることができる。
素子の近傍に一定電位とするための高濃度領域を形成す
ることにより、高濃度領域と飽和状態となる半導体素子
との間の寄生抵抗を減らしているので、飽和状態となる
ことで生じる電荷が、飽和状態とならない半導体素子の
動作に影響しないようにすることができる。
【図１】本発明の実施形態１の半導体集積回路の平面図
及び断面図である。
及び断面図である。
【図２】本発明の実施形態２の半導体集積回路の平面図
及び断面図である。
及び断面図である。
【図３】図２の回路図である。
【図４】本発明の実施形態３の半導体集積回路の平面図
及び断面図である。
及び断面図である。
【図５】従来の半導体集積回路の平面図及び断面図であ
る。
る。
【図６】図５の回路図である。
１ Ｐ型基板 ２ Ｎ型埋め込み層 ３ Ｐ型埋め込み層 ４−１，４−２，４−３ Ｎ型素子分離領域 ５ コレクタ領域５ ６ ベース ７ エミッタ ８ ベースコンタクト層 ９ コレクタコンタクト層 １１ Ｐ型埋め込み層 １２ ウェル領域 １３ Ｎ+型領域 １８〜２１，３５〜４０ 半導体素子 １００〜１０３ 抵抗
フロントページの続き (72)発明者 仲山 寿樹 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 Ｆターム(参考） 5F003 AP04 BA24 BA25 BC02 BC08 BJ01 BJ03 BJ20 BJ99 5F032 AB01 AB05 BA01 BA08 CA01 CA03 CA14 CA18 5F082 AA26 AA35 BA02 BA11 BA12 BA19 BA47 BA48 BC03 BC15 FA03 GA02 GA04
Claims (7)
- 【請求項１】 複数の半導体素子を素子分離領域によっ
て分離してなる半導体集積回路において、 複数の前記半導体素子のうち飽和状態となる半導体素子
と飽和状態とならない半導体素子とを分けて形成し、 前記飽和状態となる半導体素子と前記飽和状態とならな
い半導体素子とを分離する素子分離領域内に、相互に電
荷が移動しないように分離帯を形成してなることを特徴
とする半導体集積回路。 - 【請求項２】 前記飽和状態とならない半導体素子側
に、一定電位とするための高濃度領域を形成しているこ
とを特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 複数の半導体素子を素子分離領域によっ
て分離してなる半導体集積回路において、 複数の前記半導体素子のうち飽和状態となる半導体素子
と飽和状態とならない半導体素子とを分けて形成し、 さらに、前記飽和状態となる半導体素子のうち、飽和状
態となる半導体素子と素子分離領域とからなる寄生トラ
ンジスタのベース−エミッタ間電圧を制御したときに前
記飽和状態とならない半導体素子の動作に影響を及ぼさ
ないようにした半導体素子と他の飽和状態となる半導体
素子とを分離する素子分離領域内に、相互に電荷が移動
しないように分離帯を形成してなることを特徴とする半
導体集積回路。 - 【請求項４】 前記飽和状態とならない半導体素子側の
素子分離領域の電圧降下が０．３Ｖ以上にならないよう
に、前記ベース−エミッタ間電圧を制御することを特徴
とする請求項３に記載の半導体集積回路。 - 【請求項５】 複数の半導体素子を素子分離領域によっ
て分離してなる半導体集積回路において、 複数の前記半導体素子のうち飽和状態となる半導体素子
の近傍に一定電位とするための高濃度領域を形成するこ
とにより、該高濃度領域と前記飽和状態となる半導体素
子との間の寄生抵抗を減らして、前記飽和状態となる半
導体素子が飽和したときに生じる電荷が他の半導体素子
の動作に影響を及ぼさないようにすることを特徴とする
半導体集積回路。 - 【請求項６】 複数の前記半導体素子側に形成されてい
る種々の配線の面積に応じて、他の前記素子分離領域を
分離帯によって分離することを特徴とする請求項１から
５のいずれか１項に記載の半導体集積回路。 - 【請求項７】 前記素子分離領域と前記分離帯とを異な
る導電型とすることを特徴とする請求項１から６のいず
れか１項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000245871A JP2002057219A (ja) | 2000-08-14 | 2000-08-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000245871A JP2002057219A (ja) | 2000-08-14 | 2000-08-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002057219A true JP2002057219A (ja) | 2002-02-22 |
Family
ID=18736313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000245871A Pending JP2002057219A (ja) | 2000-08-14 | 2000-08-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002057219A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7569895B2 (en) * | 2005-02-04 | 2009-08-04 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device |
| US7576406B2 (en) | 2003-03-17 | 2009-08-18 | Hitachi, Ltd. | Semiconductor device |
| US8018006B2 (en) | 2005-02-04 | 2011-09-13 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device having an enlarged space area surrounding an isolation trench for reducing thermal resistance and improving heat dissipation |
-
2000
- 2000-08-14 JP JP2000245871A patent/JP2002057219A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7576406B2 (en) | 2003-03-17 | 2009-08-18 | Hitachi, Ltd. | Semiconductor device |
| US7569895B2 (en) * | 2005-02-04 | 2009-08-04 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device |
| US7696582B2 (en) | 2005-02-04 | 2010-04-13 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device |
| US8018006B2 (en) | 2005-02-04 | 2011-09-13 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device having an enlarged space area surrounding an isolation trench for reducing thermal resistance and improving heat dissipation |
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