KR870002066B1 - P채널 쇼트키 접합 금속산화물 반도체 전계효과트랜지스터 및 그의 제조방법과 상보형 금속산화물 반도체 전계효과 트랜지스터에의 응용 - Google Patents
P채널 쇼트키 접합 금속산화물 반도체 전계효과트랜지스터 및 그의 제조방법과 상보형 금속산화물 반도체 전계효과 트랜지스터에의 응용 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래의 P채널 MOSFET를 보인 단면도.
제2도는 종래의 P채널 MOSFET를 응용하여 제조한 CMOSFET를 보인 단면도.
제3도는 제1도의 P채널 MOSFET에서 변형된 P채널쇼트키 MOSFET를 보인 단면도.
제4(a)도,제4(b)도,제4(c)도,제4(d)도는 본 발명 P채널 SCMOSFET의 제조공정을 나타내는 실시예 1의 설명도.
제5(a)도,제5(b)도,제5(c)도,제5(d)도는 본 발명 P채널 SCMOSFET의 제조공정을 나타내는 실시예 2의 설명도.
제6도는 본 발명 실시예 2의 변형공정을 나타내는 설명도.
제7(a)도,제7(b)도,제7(c)도는 본 발명 P채널 SCMOSFET의 제조공정을 나타내는 실시예 3의 설명도.
제8도는 본 발명에 의한 P채널 SCMOSFET와 기존의 P채널 MOSFET 및 쇼트키 MOSFET의 전류전압 특성을 비교한 그래프.
제9(a)도,제9(b)도,제9(c)도는 본 발명의 P채널 SCMOSFET를 응용하여 CMOSFET의 제조공정을 나타내는 설명도.
본 발명은 백금실리사이드(PtSi) 쇼트키접합(Schottky Clamped)과 매우작은 PN 접합을 병렬로 결합하여 P채 널금속산화물 반도체 전계효과트랜지스터(P-channel Metal-Oxide-Semiconductor Field Effect Transistor)(이하, "p채널 MOSFET"라 약칭함)의 소오스(Source)와 드레인(drain)을 형성한 P채널 쇼키키접합 금속산화물 반도체 전계효과트랜지스터(P-channel Schottky-clamped Metal-Oxide-Semiconductor Field Effect Transistor)(이하 "P채널 SCMOSFET"라 약칭함) 및 그 P채널 SCMOSFET를 제조하는 제조방법과, P채널 SCMOSFET를 응용하여 래치업(latch-up) 현상이 없는 상보형 금속산화물 반도체 전계효과트랜지스터(Complementary MOSFET)(이하 "CMOSFET"라 약칭함) 및 그 CMOSFET를 제조하는 제조방법에 관한 것이다.
일반적으로 전계효과트랜지스터는 제조과정이 간단하고, 집적도가 높으며, 입력 임피이던스가 매우 높아 팬 아우트(Fan-Out)를 크게 할 수 있을 뿐만아니라 기억소자로도 사용할 수 있는 매우 우수한 성능을 지니고 있으므로 집적 회로를 제조하는데 있어서 크게 각광을 받고 있으며, 실리콘 집적회로를 제조함에 있어서 VLSI(Very Large Scale Intergration)를 위한 소자로 가장 주목을 받고 있는 CMOSFET는 제1도에 도시된 P채널 MOSFET를 이용하였다.
여기서, 10은 n형 실리콘 위이퍼(wafer)기판, 11과 12는 각각 P+형 소오스와 P+형 드레안(P+는 P형 불순물이 대단히 시이 도우핑(doping)된 층을 나타냄), 13은 다결정 실리콘(polysilicon)으로 형성되는 게이트, 그리고 14는 두꺼운 실리콘 산화막(SiO2)을 각각 나타낸다.
그리고, 이와같은 P채널 MOSFET를 응용하여 제조한 종래의 CMOSFET는 제2도에 도시되어 있다.
여기서, 15는 피웰(p-well) 그리고 16과 17은 n+형 소오스와 n+형 드레인(n+는 n형 불순물이 대단히 많이 도우핑된 층을 나타냄)을 각각 나타낸다.
그러나, 제2도에 도시된 종래의 CMOSFET는 P+형 소오스(11), n형 실리콘 웨이퍼 기판(10), 피웰(15) 그리고 n+형 드레인(17)이 상호간 PNPN접합을 이루고 있어 SCR(Silicon Controlled Rectifier)의 구조가 형성되고, CMOSFET가 동작될 경우에 그 PNPN 접합을 이루고 있는 SCR의 구조가 도통되면 과도한 전류가 흐르게 되는 래치업 현상이 발생되어 CMOSFET의 동작을 방해하고, 심지어는 CMOSFET가 파괴되는 결함이 있었고, 이와 같은 래치업 현상을 제거하기 위한 여러가지의 방법이 발표되었으나 이 문제는 여전히 해결되지 않고 있는 실정이다.
한편, 이와같은 래치업 현상을 제거하기 위한 새로운 방법으로 제3도에 도시된 P채널 쇼트키 MOSFET가 개발되었다.
이것은 P채널 MOSFET에서 확산영역으로 된 P+형 소오스(11)와 P+형 드레인(12) 대신에 쇼트키 다이오드(18),(18')를 형성시킨 것이다.
그러나, P채널 쇼트키 MOSFET는 래치업 현상이 제거되는 반면에 전류이득이 감소되고, 누설전류가 크며, 항복전압이 낮기 때문에 실용화 하기에는 많은 어려운 점들이 뒤따르는 결함이 있었다.
따라서, 본 발명의 목적은 래치업 현상을 제거할 수 있는 P채널 쇼트키 MOSFET의 특성을 그대로 보유하고, 그의 단점을 개선할 수 있는 P채널 SCMOSFET를 제공하는데 있다.
본 발명의 다른 목적은 P채널 SCMOSFET를 응용하여 래치업 현상이 없고, 소오스와 드레인간의 저항값을 작게하여 집적도를 향상시킬 수 있는 성능이 매우 우수한 CMOSFET를 제공하는데 있다.
본 발명을 설명하기에 앞서 본 발명에서 사용되는 두가지 공정에 대하여 설명하면 다음과 같다.
첫째는, 백금실리사이드 형성공정으로 VLS 소자에 관한 연구에서 잘 알려져 있는 바와같이 n형 실리콘의 표면에 100nm 이하의 두께로 백금을 전자빔증착 또는 스퍼터링하고, 300-700℃ 의 온도로 열처리하여 백금실리사이드 층을 형성하는 것이다.
이와같이 하여 형성된 백금실리사이드 층은 매우 안정된 층으로 n형 실리콘과의 사이에 약 0.85eV(electron volt)의 전위장벽을 가지게 되므로 상온에서 성능이 매우 우수한 n형 쇼트키 다이오드의 특성을 가지게 된다.
둘째는, 실리콘 V홈 에칭(V-groove etching)공정으로 이 또한 매우 잘 알려진 제현성이 있는 방법으로서, 80℃의 3H2O : 2HNO3: 1 이소프로파놀(Iso-propanol) 용액에서 약 1㎛/분의 속도로 실리콘을 에칭시키는 것이다.
이하, 본 발명을 첨부된 도면과 실시예로 상세히 설명하지만, 본 발명은 이 실시예에만 한정되는 것이 아니라는 것을 이해아여야 한다.
[실시예 1]
제1공정
제4(a)도에 도시한 바와같이, n형 실리콘 웨이퍼 기판(20)의 게이트 및 소오스, 드레인을 형성할 영역이외의 영역에 두꺼운 실리콘 산화막(21),(21')을 형성하고, 게이트를 형성할 영역에는 얇은 실리콘 산화막(22)을 형성한 후 그 실리콘 산화막(22)의 상부에 다결정실리콘(polysilicon)으로 게이트(23)를 형성한다. 이것은 P채널 MOSFET를 제조할 경우에 n+형 게이트가 형성되고, 소오스와 드레인이 형성될 영역에 각각 실리콘 산화막이 제거된 상태를 나타낸다.
제2공정
제4(b)도에 도시된 바와같이, 850℃에서 74분 동안 수증기로 산화막을 성장하여 게이트(23)의 상면에는 약 230nm정도 두께의 실리콘 산화막(24)을 형성하고, 단결정실리콘(single crystal silicon) 즉 n형 실리콘 웨이퍼 기판(20)의 소오스 및 드레인을 형성할 영역에는 약 90nm정도의 실리콘 산화막을 형성한다. 계속하여 소오스 및 드레인을 형성할 영역에 붕소(boron)를 30KeV이 에너지로 1.0×1015cm-2의 농도만큼 이온주입(ion implantation)시킨 후, 1000℃의 온도에서 약 25분동안 열처리로 P+형 확산영역(25),(25')을 형성시켜 그 P+형 확산영역(25),(25')과 n형 실리콘 이웨퍼 기판(20)간에 PN접합 즉, 매우작은 PN다이오스가 형성되게 한다. 이어서, 게이트(23)의 상면에 있는 실리콘 산화막(24)은 120nm 정도만 남기고 제거하며, 소오스 및 드레인을 형성할 영역의 실리콘 산화막은 충분히 제거된다.
제3공정
제4(c)도에 도시된 바와같이 V홈 에칭공정을 수행하여 P+형 확산영역(25),(25')의 주연부의 P+형 확산영역(26)(26') 만을 남기고, 나머지 P+형확산영역 (25)(25')는 제거한다.
제4공정
제4(d)도에 도시된 바와같이, 백금(Pt)을 35nm의 두께로 전자 빔 증착(electron-beam evaporation) 또는 스퍼터링(sputtering)한 후 600℃에서 120분동안 열처리하여 소오스 및 드레인을 형성한 영역의 상면과 게이트(23)의 상면에 백금실리사이드층(27)(27')(27")을 각기 형성시키고, 백금실리사이드층을 형성하지 못한 산화막(21),(21')(24)의 상면의 백금은 80℃의 왕수에서 약 10분동안 끓여 완전히 녹여낸다. 이어서, 스퍼터링으로 타이타늄(Ti)층(28),(28'),(28")을 70nm의 두께로 얹고, 알루미늄을 1㎛의 두께로 도포하여 소오스, 드레인 및 게이트전극(29),(29'),(29")을 각각 형성시키면 P채널 SCMOSFET가 완성된다.
이와같은 공정을 거쳐 제조된 본 발명의 P채널 SCMOSFET의 소오스와 드레인은 백금실리사이드 층(27),(27') 및 n형 실리콘 웨이퍼 기판(20)으로 형성되는 백금실리사이드 쇼트키 다이오드와, P+형 확산영역(26),(26') 및 n형 실리콘 웨이퍼 기판(20)으로 형성되는 매우 작은 PN 다이오드가 병렬로 연결되는 구조를 갖게 된다.
따라서, 소오스와 n형 실리콘 웨이퍼 기판(20) 또는 드레인과 n형 실리콘 웨이퍼 기판(20) 사이에 역방향 전압을 인가하면, 종래의 P채널 MOSFET와 동일한 특성을 나타내게 되나, 순방향 전압을 인가하면 대부분의 전류가 백금실리사이드 쇼트키 다이오드로 흐르게 된다. 즉, 백금실리사이드 쇼트키 다이오드의 포화전류가 PN 다이오드의 포화전류보다 크므로 순방향 전압을 인가하면, PN다이오드로 흐르는 전류보다 백금실리사이드 쇼트키 다이오드로 흐르는 전류가 훨씬 많게 된다.
그리고, 다이오드로 흐르는 순방향 전류는 소수 반송자의 주입에 의해 흐르게 되나, 백금실리사이드 쇼트키 다이오드는 다수반송자에 의해 순방향 전류가 흐르게 되어 소수반송자의 주입이 발생하지 않으므로 본 발명의 P채널 SCMOSFET는 소오스와 n형 실리콘 웨이퍼 기판(20) 또는 드레인과 n형 실리콘 웨이퍼 기판(20)사이에 순방향 전압이 인가되어도 n형 실리콘 웨이퍼 기판(20)으로 소수 반송자의 주입이 거의 발생하지 않게 된다.
한편, CMOSFET에서 발생되는 래치업 현상은 PNPN의 접합구조에서 소수 반송자의 주입이 클 경우에 발생하므로 소수 반송자의 주입이 거의 발생하지 않는 본 발명의 P채널 SCMOSFET를 사용하면 CMOSFET에 래치업 현상이 거의 발생하지 않게 되고, 또한 소오스와 드레인은 비저항이 작은 백금실리사이드층(27)(27')으로 도포되어 소오스와 드레인의 저항값이 줄어들고, 면적도 줄어들어 집적도를 향상시킬 수 있으며, 소오스와 드레인 가장자리의 P+형 확산영역(26)(26')은 백금실리사이드 쇼트키 다이오드의 보호대(guardring) 역할을 하게되므로 종래의 P채널 쇼트키 MOSFET의 소오스 및 드레인 보다 누설전류를 줄이고, 항복전압을 높일 수 있게 된다.
[실시예 2]
제1공정
제5(a)도에 도시한 바와같이, n형 실리콘 웨이퍼 기판(30)에 부분적으로 실리콘 산화막(31),(31')을 형성하여 게이트 및 소오스, 드레인을 형성할 영역을 만들고 게이트를 형성할 영역에는 실리콘 산화막를 성장시킨 후 그 실리콘 산화막(32)의 상부에 도우핑된 다결정 실리콘의 게이트(33)를 형성하고, 게이트(33)의 상면에 산화막(34)을 화학 증착방법으로 형성한다.
제2공정
제5(b)도에 도시한 바와같이, 소오스 및 드레인을 형성할 영역에 붕소를 이온주입시켜 P+형 확산영역(36),(36')을 각각 형성하고, 다음에 실리콘 산화막을 화학증착방법으로 형성한 후 RIE(reactive ion etching) 공정으로 게이트(33)의 양측의 실리콘 산화막(35)을 남기고, 나머지 산화막은 에칭시켜 제거한다.
제3공정
제5(c)도에 도시한 바와같은 제3공정에서는 전술한 실시예1의 제3공정과 같은 방법으로 V홈 에칭 공정을 수행하여 소오스 및 드레인을 형성할 영역의 P+형 확산영역(36),(36') 주연부의 P+형 확산영역(37),(37')만을 남기고, 나머지는 에칭하여 제거한다.
제4공정
제5(d)도에 도시한 바와같은 제4공정도 실시예 1의 제4공정과 같은 방법으로 백금실리사이드층(38),(38'),(39), 타이타늄층(40),(40') 그리고 소오스 및 드레인전극(41),(41')을 순차적으로 형성하면, P채널 SCMOSFET가 완성된다. 여기서 다결정 실리콘으로 형성되는 게이트(33)는 내화금속(refractory metal)이나 폴리 사이드(polycide)로 대치하여 제조할 수 있고, 제3공정에서 V홈 에칭공정을 플라즈마에칭(plasma etching)공정으로 수행할 수도 있다. 그리고, 다결정 실리콘 게이트(33)의 상부에 형성되는 산화막(34)의 두께를 적당히 조절하여 제4공정에서 산화막(34)을 제거하면, 소오스 및 드레인을 형성할 영역의 백금실리사이드층(38),(38')과 동시에 다결정 실리콘의 게이트(33)에 백금실리사이드층(39)을 형성할 수 있다. 또한, 제2공정에서 붕소를 이온주입시켜 P+형 확산영역(36),(36')을 형성할 때 제6도에 도시된 바와같이 소오스 및 드레인 영역의 일부분만 붕소를 이온주입시켜 P+형 확산영역(42),(42')을 직접 형성하면, V홈 에칭공정을 수행하지 않아도 되나, V홈 에칭공정을 하지 않기 위해서는 붕소를 이온 주입시킬 영역을 정의하기 위한 사진작업(photo-ligraphy)이 필요하다.
[실시예 3]
제1공정
제7(a)도에 도시한 바와같이 n형 실리콘 웨이퍼 기판(50)위에 부분적으로 두꺼운 실리콘 산화막(51),(51')을 형성하여 게이트 및 소오스, 드레인을 형성할 영역을 만들고 게이터를 형성할 영역에는 얇은 실리콘 산화막(52)을 형성한다. 이어서, 실리콘 산화막(52)에 도우핑된 다결정 실리콘을 얹어 게이트(53)을 형성한다.
제2공정
제7(b)도에 도시된 바와같이 붕소가 도우핑된 산화막을 화학증착한 후 실시예 2의 제2공정에서와 같이 RIE 방법으로 다결정 실리콘 게이트(53)의 옆부분에만 붕소가 도우핑된 산화막(54)을 남기고 나머지의 붕소가 도우핑된 산화막은 제거하며, 이어서 저온에서 열처리한다. 이 열처리 공정에서 붕소가 도우핑된 산화막(54)이 n형 실리콘 웨이퍼 기판(50)으로 확산되어 P+형 확산영역(55)이 형성된다.
제3공정
제7(c)도에 도시한 바와 같이, 제3공정은 실시예 1의 제4공정과 같은 방법으로 백금실리사이드층(56),(56'),(57), 타이타늄(58),(58') 그리고 소오스 및 드레인전극(59),(59')을 순차적으로 형성하면 P채널 SCMOSFET가 완성된다. 여기서, 제1공정을 수행한 후에 저온에서 산화막을 형성시키는 공정을 첨가하여 수행할 수도 있다. 이 공정을 수행하면, 도우핑된 게이트(53) 표면의 산화막이 단결정 실리콘, 즉 n형 실리콘 웨이퍼 기판(50) 표면의 산화막에 비하여 약2-3배 정도로 두껍게 형성된다. 따라서, n형 실리콘 웨이퍼 기판(50)의 산화막을 제거하면, 실시예 1의 제2공정에서와 같이 게이트(53)에만 산화막을 남길 수 있게 되므로 제2공정에서 P+형 확산영역(55)과 게이트(53)가 겹치는 부분이 줄어 P채널 SCMOSFET의 성능을 매우 향상시킬 수 있게 된다.
이와같이 제조되는 본 발명의 P채널 SCMOSFET의 스위칭(switching) 특성은 제8도에 도시된 바와같이 기존의 P채널 MOSFET의 스위칭 특성과 거의 같으나, 쇼트키 MOSFET의 스위칭 특성은 이보다 저하됨을 알 수 있다.
또한, 그 P채널 SCMOSFET를 응용하여 CMOSFET를 제조하면, 백금실리사이드 쇼트키 다이오드의 쇼트키 클램핑 현상으로 인하여 래치업 현상을 제거할 수 있음을 알 수 있다.
그리고, 실시예 1,2 및 3에서 설명한 여러가지의 P채널 SCMOSFET의 제조과정 중에서 실시예 3이 가장 간편한 공정이므로 이를 응용한 CMOSFET의 제조공정을 상세히 설명하면 다음과 같다.
P채널 SCMOSFET를 이용한 CMOSFET의 제조공정
제1공정
제9(a)도에 도시한 바와같이, n형 실리콘 웨이퍼 기판(60)의 일측에 피웰(p-well)(60')을 형성하고, 그 n형 실리콘 웨이퍼 기판(60) 및 피웰(60')의 게이트 및 소오스, 드레인을 형성할 영역을 남기고 나머지 영역에 두꺼운 실리콘 산화막(62)을 형성한다. 이어서 n형 실리콘 웨이퍼 기판(60) 및 피웰(60')의 게이트를 형성할 영역에 얇은 게이트 실리콘 산화막(63)을 형성하고, 그 실리콘 산화막(63)의 상면에 도우핑된 다결정 실리콘을 얹어 게이트(64)를 각기 형성한다.
제2공정
피웰(60')의 소오스 및 드레인을 형성할 영역에 인이나 비소를 이온주입하고 열처리하여 n+형 확산영역(65)을 형성한 후, 붕소가 도우핑된 산화막을 화학증착하고, RIE공정으로 예정하여 n형 실리콘 웨이퍼 기판(60) 및 피웰(60')에 각기 형성된 게이트(64)의 측면에만 붕소가 도우핑된 산화막(66)만을 남긴다.
제3공정
저온에서 열처리하여 붕소가 도우핑된 산화막(66)의 하부에 P+형 확산영역(67)을 형성한 후 실시예 1의 제4공정과 같이 n형 실리콘 웨이퍼 기판(60) 및 피웰 (60')의 소오스와 드레인을 형성할 영역 및 게이트(64)의 상부에 백금실리사이드층 (68),(69), 타이타늄층(70), 그리고 알루미늄전극(71)을 순차적으로 각기 형성하여 CMOSFET를 완성한다.
이와같이 제조된 본 발명의 CMOSFET는 전술한 바와같이 백금실리사이드 쇼트키 다이오드의 클램핑 현상으로 인하여 동작시 n형 실리콘 웨이퍼 기판에 소수 반송자를 거의 주입시키지 않게 되므로 래치업 현상이 없고, 또한 소오스 및 드레인 영역과 게이트에 백금실리사이드층을 형성하여 저항값이 감소되므로 CMOSFET의 집적도를 매우 높게 제조할 수 있다.
Claims (8)
- n형 실리콘 웨이퍼 기판의 소오스 및 드레인을 형성할 영역의 주연부에 P+형 확산영역을 형성하고 그 소오스 및 드레인을 형성할 영역의 상면에는 백금실리사이드층을 형성하여 PN접합 및 백금 실리사이드 쇼트키 접합이 병렬로 결합된 소오스와 드레인을 형성하여 구성함을 특징으로 하는 P채널 쇼트키 접합 금속산화물 반도체 전계효과트랜지스터.
- n형 실리콘 웨이퍼 기판상에 형성된 피웰(p-well)내의 n+형 확산영역의 주연부와 n형 실리콘 웨이퍼 기판의 소오스 및 드레인을 형성할 영역의 주연부에 P+형 확산영역을 각기 형성하고, 상기 피웰내의 n+형 확산영역과 상기 n형 실리콘 웨이퍼 기판의 소오스 및 드레인을 형성할 영역의 상면에는 백금실리 사이드층을 각기 형성하여 상기 n형 실리콘 웨이퍼 기판과 상기 피웰내의 n+형 확산영역에 PN접합 및 백금실리사이드 쇼트키 접합이 병렬로 결합된 소오스와 드레인을 각기 형성하여 구성함을 특징으로 하는 상보형 금속산화물 반도체 전계효과트랜지스터.
- n형 실리콘 웨이퍼 기판의 게이트 및 소오스, 드레인을 형성할 영역을 남기고, 나머지 영역에 두꺼운 실리콘 산화막을 형성하며 상기 게이트를 형성할 영역에 얇은 실리콘 산화막을 형성하고, 그 얇은 실리콘 산화막의 상면에 다결정 실리콘의 게이트를 형성하는 제1공정과, 상기 게이트와 상기 소오스 및 드레인을 형성할 영역에 실리콘 산화막을 각기 형성한 후 그 소오스 및 드레인을 형성할 영역에 붕소를 이온 주입하고 열처리하여 P+형 확산영역을 형성하며, 다음에 상기 게이트의 실리콘 산화막만을 일정두께로 남기고 나머지의 실리콘 산화막은 제거하는 제2공정과, 상기 P+형 확산영역을 주연부의 일부만 남기고 나머지의 P+형 확산영역은 에칭하는 제3공정과, 상기 소오스 및 드레인을 형성할 영역과 상기 게이트에 백금실리사이드층을 형성한 후 그 상부에 타이타늄층 및 전극을 순차적으로 형성하는 제4공정으로 제조함을 특징으로 하는 P채널 쇼트키접합 금속산화물 반도체 전계효과트랜지스터의 제조방법.
- n형 실리콘 웨이퍼 기판상의 게이트 및 소오스, 드레인을 형성할 영역을 남기고 나머지 영역에 실리콘 산화막을 형성하며 상기 게이트를 형성할 영역에 실리콘 산화막 및 도우핑된 다결정 실리콘의 게이트를 순차적으로 형성한 후 그 게이트의 상면에 실리콘 산화막을 화학 증착시키는 제1공정과, 상기 소오스 및 드레인을 형성할 영역에 붕소를 이온주입하여 P+형 확산영역을 형성하고, 실리콘 산화막을 화학 증착한 후 그 실리콘 산화막중에서 상기 게이트 측면의 실리콘 산화막만 남기고 나머지는 에칭하는 제2공정과, V홈 에칭공정으로 상기 P+형 확산영역을 주연부의 일부만 남기고 나머지의 P+형 확산영역은 에칭하는 제3공정과, 상기 소오스 및 드레인을 형성할 영역과 상기 게이트에 백금실리사이드층을 형성한 후 그 상부에 타이타늄층 및 전극을 순차적으로 형성하는 제4공정으로 제조함을 특징으로 하는 P채널 쇼트키접합 금속산화물 반도체 전계효과 트랜지스터의 제조방법.
- 제4항에 있어서, 제1공정에서 게이트를 내화금속 또는 폴리사이드로 제조함을 특징으로 하는 P채널 쇼트키 접합 금속산화물 반도체 전계효과트랜지스터의 제조방법.
- 제4항에 있어서, 제2공정에서 사진작업으로 소오스와 드레인을 형성할 영역의 일부분에만 붕소를 이온주입시켜 제3공정을 수행하지 않고 P+형 확산영역을 형성함을 특징으로 하는 P채널 쇼트키 접합 금속산화물 반도체 전계효과트랜지스터의 제조방법.
- n형 실리콘 웨이퍼 기판상의 게이트 및 소오스 드레인을 형성할 영역을 남기고 나머지 영역에 실리콘 산화막 및 도우핑된 다결정 실리콘의 게이트를 순차적으로 형성하는 제1공정과, 붕소가 도우핑된 산화막을 화학 증착한 후 상기 게이트의 측면에 형성된 붕소가 도우핑 된 산화막만을 남기고 나머지는 에칭하며, 다음에 저온에서 열처리하여 상기 게이트 측면의 붕소가 도우핑된 산화막의 하부에 P+형 확산영역을 형성하는 제2공정과, 상기 소오스 및 드레인을 형성할 영역과 상기 게이트에 백금실리사이드층을 형성한 후 그 상부에 타이타늄층 및 전극을 순차적으로 형성하는 제3공정으로 제조함을 특징으로 하는 P채널 쇼트키 접합 금속산화물 반도체 전계효과 트랜지스터의 제조방법.
- n형 실리콘 웨이퍼 기판상의 일부에 피웰을 형성하고, 노출된 상기 n형 실리콘 웨이퍼 기판 및 피웰에 각기 형성할 게이트 및 소오스, 드레인 영역만을 남기고 나머지 영역에 두꺼운 실리콘 산화막을 형성한 후 상기 n형 실리콘 웨이퍼 기판 및 피웰의 게이트를 형성할 영역에 얇은 실리콘 산화막과 다결정 실리콘의 게이트를 순차적으로 각기 형성하는 제1공정과, 상기 피웰의 소오스 및 드레인을 형성할 영역에 인 또는 비소를 이온주입하고 열처리하여 n+형 확산영역을 형성하고, 다음에 붕소가 도우핑된 산화막을 화학증착한 후 그 붕소가 도우핑된 산화막 중에서 상기 n형 실리콘 웨이퍼 기판 및 피웰의 게이트의 측면에 각기 형성된 붕소가 도우핑된 산화막만을 남기고 나머지는 에칭하는 제2공정과, 저온에서 열처리하여 상기 붕소가 도우핑된 산화막의 하부에 P+형 확산영역을 각기 형성한 후 상기 n형 실리콘 웨이퍼 기판 및 피웰의 소오스와 드레인을 형성할 영역 및 게이트에 백금실리사이드층 및 타이타늄층, 전극을 순차적으로 형성하는 제3공정으로 제조함을 특징으로 하는 상보형 금속산화물 반도체 전계효과트랜지스터의 제조방법.
Priority Applications (1)
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| KR1019840008622A KR870002066B1 (ko) | 1984-12-31 | 1984-12-31 | P채널 쇼트키 접합 금속산화물 반도체 전계효과트랜지스터 및 그의 제조방법과 상보형 금속산화물 반도체 전계효과 트랜지스터에의 응용 |
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| KR1019840008622A KR870002066B1 (ko) | 1984-12-31 | 1984-12-31 | P채널 쇼트키 접합 금속산화물 반도체 전계효과트랜지스터 및 그의 제조방법과 상보형 금속산화물 반도체 전계효과 트랜지스터에의 응용 |
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| KR860005451A KR860005451A (ko) | 1986-07-23 |
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| KR1019840008622A KR870002066B1 (ko) | 1984-12-31 | 1984-12-31 | P채널 쇼트키 접합 금속산화물 반도체 전계효과트랜지스터 및 그의 제조방법과 상보형 금속산화물 반도체 전계효과 트랜지스터에의 응용 |
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| KR860005451A (ko) | 1986-07-23 |
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