KR930009031B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제 1 도는 본 발명의 1실시예에 따른 반도체장치의 제조방법의 개념을 나타낸 소자단면도.
제 2 도와 제 3 도 및 제 6 도 내지 제 15 도는 제 1 도에 도시된 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제 4 도와 제 5 도는 제 3 도에서의 부분 A를 나타낸 부분확대도.
제 16 도는 종래의 방법에 의해 제조된 반도체장치를 나타낸 소자단면도.
제 17 도는 제 16 도에 도시된 반도체장치에서의 p챈널 MOS트랜지스터의 게이트전극아래의 챈널부를 확대한 단면도.
제 18a 도는 제 17 도의 부분 B에서의 깊이방향에 대한 불순물농도를 나타낸 도면.
제 18b 도는 제 17 도의 부분 B를 나타낸 부분확대도.
제 19 도는 종래의 방법에 의해 제조된 반도체장치를 나타낸 소자단면도.
제 20 도는 종래의 반도체장치의 제조방법에 있어서 다결정실리콘막에 보론이온을 주입하는 상태를 나타낸 소자단면도이다.
* 도면의 주요부분에 대한 부호의 설명
101 : 반도체기판 102, 111 : 다결정실리콘막
103 : 비정질막 104 : 게이트절연막
105, 107 : 카운터도우즈영역 106, 108 : 펀치드루우전류 억제층
110 : 웰 112 : 필드산화막
113 : 필드반전방지층 121 : 금속규화물막
122, 131, 132, 135, 136 : 레지스트막 1701, 1703, 1705 : 층간절연막
1702 : 제 1 층째의 배선 1704 : 제 2 층째의 배선
1706 : 패시베이션막
[산업상의 이용분야]
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 p챈널 MOS트랜지스터의 제조에 적합한 반도체장치의 제조방법에 관한 것이다.
[종래의 기술과 그 문제점]
n챈널 MOS트랜지스터에서는, 게이트의 전파지연시간을 단축시키기 위해 저항치가 낮은 텅스텐과 같은 고융점금속이라던지 이들의 금속규화물을 게이트에 사용하는 경우가 많다. 그러나, 실리콘산화물에 의한 게이트산화막과 이들 재료와의 사이에 경계면의 문제가 있기 때문에, 게이트산화막상에 다결정실리콘막을 형성하고, 그위에 고융점금속 또는 이들 고융점금속에 의한 금속규화물로 이루어진 박막을 형성함으로써 다층 구조의 게이트로 하는 것이 행하여지고 있다. 이 경우에 다결정실리콘에는 POCl3확산법에 의한 n형 불순물의 첨가를 실시하여 도전성을 갖도록 하고 있다.
이에 대해, 근래의 고집적화던지 고속동작화 및 저소비전력화의 요구를 만족시키기 위해서 n챈널 MOS트랜지스터 대신에 상보형 MOS트랜지스터가 채용되기에 이르고 있다. 이 상보형 MOS트랜지스터는, 일반적으로 알려져 있는 바와 같이 1상의 n챈널 MOS트랜지스터와 p챈널 MOS트랜지스터로 구성된다. 여기서 게이트전극으로서, 게이트산화막과 고융점금속 또는 금속규화물에 의한 박막과의 사이에는, n챈널 MOS트랜지스터와 마찬가지로 p챈널 MOS트랜지스터에 있어서도 n형 불순물이 첨가된 다결정실리콘이 이용되는 경우가 많았다.
이 경우의 소자가 단면구조가 제 16 도에 도시되어 있는 바, 제 16 도는 CMOS형 인버터회로의 구성을 나타낸 것으로, p형 반도체기판(1800)의 표면에는 n챈널 MOS트랜지스터에서의 소오스로서 기능하는 p형 불순물층(1811)과 드레인으로서 기능하는 p형 불순물층(1813)이 형성되어 있고, 그 사이에는 P형 챈널부(1812)가 존재하고 있으며, 상기 반도체기판(1800) 상에는 층간절연막(1840)이 형성되어 있다. 그리고, n챈널 MOS트랜지스터의 게이트산화막(1804)상에 다결정실리콘막(1805)이 형성됨과 더불어 그 표면상에 금속규화물막(1806)이 형성되어 있고, 마찬가지로 p챈널 MOS트랜지스터의 게이트전극으로서 게이트산화막(1814)상에 다결정실리콘막(1815)과 금속화물막(1816)이 각각 형성되어 있다. 이 다결정실리콘막(1805), (1815)에는 모두 n형 불순물로서 예컨대 비소가 1021/㎤이상의 고농도로 주입되어 있다. 상시 p형 불순물층(1811 ; 소오스)은 알루미늄 등에 의한 전극(1822)을 매개해서, n형 불순물층(1823 ; 소오스)은 전극(1833)을 매개해서 각각 도시되지 않은 전원에 접속되어 있다.
더욱이, n챈널 MOS트랜지스터의 n형 불순물층(1803)과 p챈널 MOS트랜지스터의 p형 불순물층(1813 ; 드레인)이 배선(1821)에 의해 접속되어 있고, 인버터출력(1834)이 도시되지 않은 외부의 장치로 전송된다. 이 인버터출력은 n챈널 MOS트랜지스터의 게이트전극으로서의 금속규화물막(1806) 및 다결정실리콘막(1815)에 각각 공급된다.
여기서, CMOS인버터로서의 입출력특성과 동작속도를 향상시키기 위해서는, n챈널 MOS트랜지스터와 p챈널 MOS트랜지스터의 임계치전압을 높은 정밀도로 제어할 필요가 있다. 임계치전압에 영향을 끼치는 요인으로서는, 게이트전극재료의 일함수라던지 산화막의 두께, 불순물층의 윤곽형상, 경계면전하 등이 있지만, 동작속도의 향상을 위해서는 임계치전압이 0V에 가까운 쪽이 좋은 반면, 잡음에 대한 여우로부터는 0V로부터 먼 쪽이 바람직하다. 그래서 일반적으로 양쪽을 감안하여, 예컨대 n챈널 MOS트랜지스터의 임계이전압은 약 0.8V, p챈널 MOS트랜지스터의 임계치전압은 약 -0.8V로 설정된다.
그러나, 반도체장치가 미세화됨에 따라 소오스와 드레인 사이의 거리가 짧아지게 되어 펀치드로우전류가 흐리기 쉬워지기 때문에, 다음과 같은 구조로 할 필요가 있다.
즉, p챈널 MOS트랜지스터의 단면구조를 나타낸 제 17 도에 도시된 바와 같이 p형 불순물층(2703, 2702)사이의 챈널영역에 고농도의 펀치드루우전류 억제층(2704)이 형성되어 있다.
n챈널 MOS트랜지스터에 있어서는 게이트전극을 구성하는 다결정실리콘막(2707)에 n형 불순물이 주입되어 있더라도, 임계치전압에 대해 악영향은 없다. 하지만 p챈널 MOS트랜지스터의 다결정실리콘막(2707)에 n형 불순물이 주입되어 있으며, p챈널 형성에 대한 일함수가 p형 불순물주입의 경우보다 커지게 됨으로써, p챈널부의 불순물첨가상태에도 따르지만, 예컨대 임계치전압이 예컨대 -0.8V로부터 -2.0V로, 즉 0V로부터 더 멀어지게 되어 동작의 고속화를 방해하게 된다. 이를 방지하기 위해서는, 게이트절연막(2706) 아래에 카운터도우즈(counterdose)로서 p형 불순물을 주입해서 이 부분의 n형 불순물농도를 저하시킬 필요가 있다. 이 경우에 있어서 제 17 도의 부분 B를 확대한 것이 제 18b 도이고, 제 18a 도는 불순물농도의 깊이방향에 대한 변화를 나타내고 있다. 이 제 18b 도와 같이 n형 펀치드루우전류 억제층(2704)과 p형 불순물층(2702)과의 사이에는 캐리어결핍층(2803)이 생겨나고, 게이트산화막(2706)아래에는 저농도의 n형 카운터도우즈영역(2705)이 형성되어 있다. 이에 따라, 제 18a 도와 같이 불순물농도는 게이트절연막과의 경계선에 접근함에 따라 저하되고 있다.
그런데, 이 불순물농도가 저하되면 펀치드루우전류가 발생하기 쉬워지게 된다. 이와 같이, 임계치전압을 모두 0V에 접근시키면서 동작속도를 빠르게 하는 것과, 펀치드루우전류의 발생을 방지하는 것과는 상반되는 요구이지만, 이 양자를 만족시키기 이해 p챈널 MOS트랜지스터의 다결정실리콘막(2707)에는 n챈널 MOS트랜지스터의 다결정실리콘막과 달리 p형 불순물을 주입하는 것이 본 출원인에 의해 제안되기에 이르고 있다(일본국 특허공개 소56-60063호). 이와 같이 해서 제조된 다결정실리콘막을 갖춘 반도체장치의 단면이 제 19 도에 도시되어 있다.
제 16 도에 도시된 장치와 마찬가지로, p형 반도체기판(2100)의 표면에 n챈널 MOS트랜지스터의 n형 불순물층(2101 ; 소오스, 2103 ; 드레인), 더욱이 n웰(2120)내에 p챈널 MOS트랜지스터에서의 p형 불순물층(2111 ; 소오스, 2113 ; 드레인)이 형성되어 있고, p챈널 MOS트랜지스터측 게이트전극의 일부를 구성하는 다결정실리콘막(2115)에는 p형 불순물이 주입되어 있다. 그리고, n챈널 MOS트랜지스터의 n형 불순물층(2103)와 p챈널 MOS트랜지스터의 p형 불순물층(2113)이 다결정실리콘층에 의해 접속되어 있고, 마찬가지로 상기 p형 불순물이 주입되어 있고, n형 불순물층측(2123)에는 n형 불순물이 주입되어 있다.
이와 같이, p챈널 MOS트랜지스터측의 다결정실리콘막(2115)에 p형 불순물을 주입하면, 상술한 n형 불순물을 주입할 때와 같이 일함수에 따른 효과에 의해 임계치 전압이 0V로부터 멀어지게 되는 현상은 일어나지 않게된다. 따라서, 펀치드루우전류 억제층(2112)중 게이트절연막(2114)아래(카운터도우즈영역)의 n형 불순물농도를 낮출 필요가 없게되고, 이에 따라 입계치전압을 0V에 접근시키면서 동작속도를 빠르게 함과 더불어 펀치드루우전류의 발생도 방지할 수 있게 된다.
그러나, 이러한 종래의 반도체장치의 제조방법에는 p챈널 MOS트랜지스터의 임계치전압이 설계단계에서 설정된 값으로부터 크게 벗어나게 되어 높은 정밀도로 제어할 수 없다는 문제가 있었다. 이 원인에 대해 제 20 도를 참조해서 설명한다. 이 제 20 도에서는 반도체기판(2100)의 표면에 형성된 n웰(2120)상에 게이트절연막(2114)과 p형 불순물이 주입되기 전의 다결정실리콘막(2211)이 형성되어 있고, 펀치드루오전류 억제층(2112)에는 불순물이 첨가되어 있지만 고농도 p형 불순물층(2113 ; 소오스, 드레인)등이 형성되기 이전의 단계로 일체로 되어 있다.
여기서, 다결정실리콘막(2211)으로의 p형 불순물의 주입은 보론(B+)이 최적이 라고 되어 있는데, 이 보론의 원자보호는 5이기 때문에, 다른 불순물인 인(원자번호 ; 15)이라던지 비소(원자번호 ; 33)에 비해 다결정실리콘막(2211)의 이온주입저지 능력은 본질적으로 낮다. 따라서, 보론이온의 가속전압을 예컨대 20KeV정도로 필연적으로 낮게 하지 않을 수 없다. 그러나, 이온소오스원으로부터 안정하게 이온을 인출하기 위해서는 이러한 가속전압은 지나치게 낮기 때문에, 다결정실리콘막(2211)을 통과해서 챈널부에 주입되지 않도록, 주입깊이가 최적으로 되도록 이 가속전압이 작게 되어 있는 상태에서 가속전압을 제어하는 것은 곤란하였다.
이 가속전압이 지나치게 낮다는 문제를 해결하는 방법의 하나로서, 불화보론(BF2 +이온을 사용하는 방법도 있는 바, 높은 가속전압으로 주입하면서 실효적으로 주입깊이를 약 1/5로 할 수가 있다. 그러나, 분자이온인 불화보론은 보다 안정한 각각의 보론이온이라던지 불소이온으로 해리되기 쉽기 때문에, 결국은 보론이온만을 주입한 경우와 동일한 문제가 자주 발생하게 된다. 따라서, 보론이온의 주입깊이를 다결정실리콘막(2211)의 내부에서 정지하도록 높은 정밀도로 제어하는 것은 곤란하였다.
또, 다결정실리콘막(2211)의 결정은 제 20 도에 도시한 바와 같이 p형 불순물층(2113)이 형성되는 영역상에서는 그레인(grain ; 결정입자)이 혼란스럽게 성장하지만, 게이트산화막(2114)상에서는 수직적으로 성장하고 있다. 그 결과, 보론이온은 p형 불순물층(2113) 형성예정영역상에서는 화살표(2201)와 같이 다결정실리콘막(2211)의 내부에서 정지하지만, 게이트산화막(2114)상에서는 화살표(2202)와 같이 통과해서 챈널부(2112)에까지 도달해 버리는 경우가 많은데, 이것이 임계치전압의 이탈(벗어남)을 초래하게 되는 것이다.
[발명의 목적]
본 발명은 상기한 사정을 감안해서 이루어진 것으로, p챈널 MOS트랜지스터의 게이트전극을 구성하는 다결정실리콘막으로 p형 불순물을 이온주입할 때의 다결정실리콘막아래의 챈널부로의 통과를 방지함으로써, 임계치전압이 설계단계에서 설정된 값으로부터 벗어나는 것을 방지하여 높은 정밀도로 제어할 수 있는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
본 발명에 따른 반도체장치의 제조방법은, p챈널 MOS트랜지스터를 형성하는 반도체기판의 표면에 선택적으로 게이트산화막을 형성하는 공정과, 이 게이트산화막상 및 노출된 반도체기판의 표면에 상기 게이트산화막상의 부분이 게이트전극으로, 그밖의 일부가 소오스 및 드레인영역의 확산원으로 되는 다결정실리콘막을 화학기상성장시키는 공정, 이 다결정실리콘막에 비정질상태의 막을 형성하는 공정 및, 상기 다결정실리콘막의 게이트전극부의 도전성을 높임과 더불어 다른 부분이 소오스 및 드레인 영역을 형성하기 위한 확산원으로 되는 데 충분한 도우즈량의 p형 불순물이온을 상기 다결정실리콘막중에 상기 비정질상태의 막을 매개해서 이온주입하는 공정을 구비한 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 있어서는, 다결정실리콘막의 내부에 p형 불순물 이온을 주입할 때에 이 다결정실리콘막상에 형성된 비정질재료로 이루어진 막을 매개해서 실시함으로써, p형 불순물이온이 이 비정질재료막에 입사되면 진행방향이 굴절(dichanneling)되기 때문에, 이 막을 통과한 후에 다결정실리콘막으로 입사된 p형 불순물이온은 이 다결정실리콘막을 통과하지 않고 정지되어 소자의 챈널부로의 주입이 방지된다.
[실시예]
이하, 본 발명의 1실시예에 대해 도면을 참조해서 설명한다.
제 1 도는 본 발명의 실시예에 따른 반도체장치의 제조방법에 대한 기본적인 개념을 나타낸 소자단면도로, p형 반도체기판(101)상에 형성된 n웰(110)의 표면상에 패터닝되기 전의 다결정실리콘막(102)이 형성되어 있고, 그 표면상에 비정질막(103)이 형성되어 있다. 이 비정질막(103)은 비정질성의 재료이면 폭넓게 이용할 수 있는 바, 예컨대 절연성재료중에서는 실리콘산화물(SiO2)이라던지 실리콘질화물(SiN2), 도전성재료에서는 텅스텐, 티탄, 몰리브덴, 코발트, 탄탈 등과 같은 고융점금속, 또는 텅스텐실리사이드, 티탄실리사이드, 몰리브덴실리사이드, 코발트실리사이드 및 탄탈실리사이드 등과 같은 고융점금속 규화물이 해당된다. 이러한 비정질재료로 이루어진 비정질막(103)을 매개해서 보론이온을 주입하면, 이온의 진행방향이 활살표(105)와 같이 비정질막(103)에 의해 굴절되어 다결정실리콘막(102)의 내부에서 정지된다. 따라서, 제 20 도에서 화살표(2202)로 나타낸 종래의 경우와 같이 보론이온이 다결정실리콘막을 통과하여 게이트산화막아래의 챈널부에 주입되는 것이 방지된다.
다음에는 이러한 비정질막(103)에 의해 보론이온의 통과방지를 도모하면서 반도체장치를 제조하는 방법에 대해 설명한다.
먼저, 반도체기판(101)이 표면에 있어서 p챈널 MOS트랜지스터 형성예정영역에 n웰(110)이 형성되고, 더욱이 각 소자형성예정영역 사이에 필드산화막(112) 및 필드반전방지층(113)이 형성되어 있다(제 2 도). 게이트절연막(104)은, p챈널 MOS트랜지스터측의 드레인과 n챈널 MOS트랜지스터측의 드레인을 접속하는 부분(141, 142)이 도통을 위해 제거되어 있다. 또한 p챈널 MOS트랜지스터의 게이트전극 형성예정영역아래에는 펀치드루우전류 억제층(106) 및 카운터도우즈영역(105), n챈널 MOS트랜지스터의 게이트전극 형성예정영역아래에는 펀치드루우전류 억제층(108) 및 카운터도우즈영역(107)이 각각 형성되어 있다. 그리고, 표면전체는 LPCVD법 등에 의해 약 1000Å의 막두께로 형성된 불순물이 무첨가상태인 다결정실리콘막(111)으로 덮여 있다.
다음에 이 다결정실리콘막의 표면전체에 상술한 비정질막(103)을 형성한다(제 3 도). 이 제 3 도의 p형 불순물층 형성예정영역을 포함하는 부분 A를 부분적으로 확대한 것이 제 4 도이다.
다결정실리콘막(102)상에 형성하는 비정질막(103)으로서는, 상술한 바와 같이 절연성재료로서 실리콘산화물(SiO2)이러던지 실리콘질화물(Si3N4)을 사용하여 CVD법 또는 스퍼터링법에 의해 500~1000Å의 두께로 퇴적해서 형성한다. 또 도전성 재료로서는 텅스텐, 티탄, 몰리브덴 등과 같은 고융점금속 또는 텅스텐실리사이드, 티탄실리사이드, 몰리브덴실리사이드 등의 고융점금속규화물을 들 수 있는 바, 이들에 대해서는 예컨대 200~1000Å의 두께로 되도록 CVD법이라던지 스퍼터링법에 의해 형성한다.
이와 같이 해서 비정질막(103)을 형성하게 되는 바, 이 비정질막(103)은 두께가 얇아서 이후 보론이온을 높은 도우즈량으로 주입하면 내부응력에 의해 발기될 염려가 있다. 그래서 고속서멀어닐링(rapid thermal ammealing)법 등에 의해 제 5 도에 도시된 바와 같이 다결정실리콘막(102)과 접촉하고 있는 면(103a)을 고융점금속의 경우 실리사이드화하여 박리의 방지를 도모하고 있다.
이어, 상기 비정질막(103)의 표면전체에 레지스트막을 형성한 다음 습식 또는 건식엣칭을 실시해서 제 6 도와 같이 n챈널 MOS트랜지스터의 형성예정영역 및 n형 불순물 주입예정영역의 상부를 남기고 다른 불필요한 부분을 제거한다. 그리고, 이 레지스트막(122)을 마스크로 해서 보론이온을 p챈널 MOS트랜지스터 형성예정영역 및 p형 불순물 주입예정영역상의 다결정실리콘막(102)의 내부에 비정질막(103)을 매개해서 예컨대 도우즈량 5×1016, 가속전압을 30KeV로 하여 주입한다. 이에 따라, 제 7 도와 같이 보론이온이 고농도로 주입된 다결정실리콘막(102a)을 얻을 수 있게 된다. 이 경우에는 상기 비정질막(103)을 매개해서 보론이온을 주입하고 있기 때문에, 다결정실리콘막(102)의 내부에서 이온이 정지되어 카운터도우즈영역(105)에까지 통과하지 않게 된다.
다음에는 이 레지스트막(122)을 예컨대 산소플라즈마에 애싱(ashing)하여 박리하여, 유산(硫酸 ; 황산)과 과산화수소의 열혼액처리를 하여 완전히 제거한다. 그후, 레지스트를 전면에 도포한 다음 p챈널 MOS트랜지스터 형성예정영역 및 p형 불순물 주입영역의 상부가 남겨지도록 패터닝해서 레지스트막(131)을 형성한다. 이 레지스트막(131)을 마스크로 해서 인이온(P+)을 p챈널 MOS트랜지스터 형성예정영역상의 다결정실리콘막(102)의 내부에 비정질막(103)을 매개해서 예컨대 도우즈량을 5×1016, 가속전압을 50eV로 하여 주입한다. 이 경우에 주입해야 할 n형 불순물인 인 또는 비소는 원자수가 크기 때문에, 비정질막(103)을 매개할 것까지도 없이 다결정실리콘막(102)의 내부에서 이온이 정지되어 카운터도우즈영역(107)에까지 통과하지 않게 된다.
그리고 나서 레지스터막(131)과 비정질막(103)을 제거한다. 여기서, 비정질막(103)이 실리콘산화물 등의 절연성재료로 이루어진 경우에는 반드시 제거하지 않으면 안되지만, 텅스텐이라던지 텅스텐실리사이드와 같은 도전성재료로 이루어진 경우에는 반드시 제거하지 않아도 좋다. 이와 같이 해서, p챈널 MOS트랜지스터 형성예정영역상에는 보론이온(p형 불순물이온)이 주입된 다결정실리콘막(102a)이 형성되고, n챈널 MOS트랜지스터 형성예정영역상에는 인이온(n형 불순물이온)이 주입된 다결정실리콘막(102b)이 형성되게 된다(제 8 도).
이와 같이 해서 얻어진 다결정실리콘막(102a, 102b)의 표면전체에 텅스텐실리사이드 등과 같은 고융점금속규화물로 이루어진 금속규화물막(121)을 막두께가 약 2,500Å으로 되도록 형성한다(제 9 도).
이후 확산로 또는 고속서멀로 등에 의해 최적의 열처리온도사이클을 실시해서 이 금속규화물막(121)의 막질을 조정하게 되는데, 이 공정은 후공정에서 문제가 생기지 않는 경우에는 필요치 않다.
또, 다결정실리콘막(102a, 102b)으로부터 전기적으로 활성상태에 있는 불순물 보론이라던지 인이 이동확산하여 각각 전기도전층(143, 144)이 형성된다. 마찬가지로 금속규화물막(121)과 다결정실리콘막(102a, 102b)과의 사이에는 이 보론이라던지 인이 이동확산하여 활성화되어 다결정실리콘막 금속규화물로 이루어진 다결정실리콘보다는 저항이 낮은 전기도전성 막(122)이 형성된다(제 10 도).
이후 레지스트를 도포한 다음 사진식각법에 의해 레지스트막(132)을 형성하고 (제 11 도), 이 레지스트막(132)을 이용하여 게이트산화막(104), 다결정실리콘막(102a, 102b), 금속규화물막(121)을 반응성 엣칭법 등에 의해 패터닝한 다음 레지스트막(132)을 애싱(ashing), 열혼액처리 등에 의해 제거한다(제 12 도). 이에따라, 게이트산화막(104a), 다결정실리콘막(102aa), 금속규화물막(121a)의 다층구조로 이루어진 p챈널 MOS트랜지스터측의 게이트전극과, 게이트산화막(104b), 다결정실리콘막(102bb), 금속규화물막(121b)의 다층구조로 이루어진 n챈널 MOS트랜지스터측의 게이트전극 및, 게이트산화막(104c), 다결정실리콘막(102cc), 금속규화물막(121c)으로 이루어진 인버터출력전극을 얻을 수 있게 된다.
이어, 레지스트막(135)을 마스크로 하여 보론이온을 주입해서 p챈널 MOS트랜지스터측의 소오스로서의 p형 불순물층(134)과 드레인으로서의 p형 불순물층(145)을 형성하고(제 13 도), 레지스트막(136)을 마스크로하여 인이온을 주입함으로써 p챈널 MOS트랜지스터측의 소오스로서의 n형 불순물층(137) 및 드레인으로서의 n형 불순물층(146)을 형성한다(제 14 도).
그리고, 제 1 층째의 배선(1702) 및 층간절연막(1701), 제 2 층째의 배선(1704) 및 층간절연막(1705), 더욱이 그 표면전체에 패시베이션막(1706)을 형성한다(제 15 도).
이러한 방법을 이용하여 제조함으로써, 보론이온의 다결정실리콘막(102)아래쪽의 챈널부[카운터도우즈영역(105)과 펀치드루우전류 억제층(106)]으로의 통과가 비정질막(103)에 의해 방지되기 때문에, 임계치전압이 설계당시의 설정값으로부터 벗어나지 않게 되어 높은 정밀도로 제어할 수 있게 된다.
여기서, 제 3 도에 있어서 비정질막(103)을 금속규화물재료가 아니라 텅스텐 등과 같은 고융점금속을 이용해서 형성한 경우에는 열로(熱爐)라던지 고속서멀로 등에 의해 최적열처리온도 사이클을 실시해서 고융점금속의 실리사이드화를 제어함으로써, 잔류응력을 최적화함과 더불어 저저항화할 수 있게 된다. 상기 비정질막(103)은 1종류가 아니라 복수종류의 재료를 조합시켜도 좋은 바, 동일한 용기내에서 멀티스퍼터링을 연속 혹은 교대로 실시할 수 있는 장치를 이용함으로써, 단시간에 형성할 수 있게 된다. 이러한 방법으로 비정질막을 형성함으로써, 저저항화된 게이트전극 및 설계당시와 거의 일치하는 임계치를 가지는 상보형 MOS트랜지스터를 얻을 수 있게 된다.
이상의 실시예는 모두 일예일뿐 본 발명을 한정하는 것은 아니다. 예컨대 제 7 도에 있어서 n챈널 MOS트랜지스터의 다결정실리콘막(102)이 내부에 n형 불순물을 주입하고 있지만, 이러한 이온주입대신 POCL3(3염화옥시인)법 도우핑에 의해 일괄적으로 전면에 첨가하거나 또는 LPCND법에 의해 미리 다결정실리콘막(102)을 형성할 때 첨가해도 좋다. 또, 제 3 도에 있어서 다결정실리콘막(102)의 표면상에 형성하는 비정질막(103)은 다음과 같이 해서 형성해도 좋다. 즉, 다결정실리콘막(102)의 내부에 비소를 예컨대 5×2016의 높은 도우즈량, 30KeV의 가속전압으로 이온주입한다. 비소는 상술한 바와 같이 질량이 크므로, 이와 같이 고농도로 이온주입하게 되면, 다결정실리콘막(102)의 표면은 비정질화되게 된다. 그 결과, 다결정실리콘막(102)의 표면상에 비정질막(103)이 형성됨으로써, 이후에 실시되는 보론이온의 주입에 대해 통과를 방지하는 막으로서의 역할을 다하게 된다. 더욱이, 바이폴라 트랜지스터를 동일기판상에 포함하는 상보형 MOS집적회로장치에 대해서도 적용이 가능하고, 이 경우에 상보형 MOS트랜지스터에서의 게이트전극의 형성뿐만 아니라 바이폴라트랜지스터의 에미터전극과 그 인출전극의 형성에 있어서도 본 발명의 제조방법을 이용할 수 있게 된다. 마찬가지로 본 발명의 제조방법은, 측벽을 이용한 자기정합소오스, 드레인형성법에 의한 상보형 MOS 집적회로에도 적용할 수 있는 바, 바이폴라트랜지스터를 동일기판상에 포함하는 장치에 대해서도 이용할 수 있게 된다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 따른 반도체장치의 제조방법은, 게이트 전극을 구성하는 다결정실리콘막의 내부에 p형 불순물이온을 주입할 때에 다결정실리콘막에 형성된 비정질막을 매개해서 실시하기 때문에, 이 이온의 진행방향이 비정질막에 의해 굴절되어 다결정실리콘막 아래로 통과하지 않고 정지되게 된다. 그에 따라, 다결정실리콘막 아래에 위치한 챈널부에 이온주입되는 것이 방지되어 임계치전압을 설계단계의 설정값으로 높은 정밀도로 일치시킬 수 있게 된다.

Claims (1)

  1. p챈널형 MOS트랜지스터를 형성하는 반도체기판의 표면에 선택적으로 게이트산화막(104)을 형성하는 공정과, 이 게이트산화막(104)상 및 노출된 반도체기판의 표면에 상기 게이트산화막(104)상의 부분이 게이트전극으로, 그밖의 일부가 소오스 및 드레인영역의 확산원으로 되는 다결정실리콘막(111)을 화학기상성장시키는 공정, 이 다결정실리콘막(111)상에 비정질상태의 막(103)을 형성하는 공정 및, 상기 다결정실리콘막(111)의 게이트전극부의 도전성을 높임과 더불어 다른 부분이 소오스 및 드레인영역을 형성하기 위한 확산원으로 되는 데 충분한 도우즈량의 p형 불순물이온(B+)을 상기 다결정실리콘막(111)중에 상기 비정질상태의 막(103)을 매개해서 이온주입하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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