JPH045862A - 半導体入出力保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入出力端子に加えられる静電気などの外部サ
ージから保護するための入出力保護回路を備えたＭＯ８
型半導体装置に関する。

〔従来の技術〕

第３図（Ａ）　、　（Ｂ）は、それぞれ半導体入力保護
回路の従来例の等何回路、−実例の平面図を示す。

半導体入力保護回路は、多結晶シリコンあるいは、不純
物拡散層から成る抵抗体１ａとＭＯＳ）ランジスタＴＲ
Ｉから構成されている。入力ボンデインダパッド５ａは
、スルーホール６を経てワイヤボンディングされている
。不純物拡散層抵抗体１は、コンタクト３ａを介してボ
ンデイングパ、ラド５ａに接続され、不純物拡散層抵抗
体１の他端は、コンタクト３ｂを介してＭＯＳトランジ
スタＴＲＩのドレイン８および内部回路の入力トランジ
スタＴＲのゲートに接続されている。また、ＭＯＳ）ラ
ンジスタＴＲＩの多結晶シリコンゲート２は、コレタク
ト４を介して、またＭＯＳ）ランジスタＴＲＩのソース
７はコンタク）３ｃを介して接地電位を持つ金属配線層
５ｃに接続されている。

次に動作について説明する。第３図（Ａ）に示す節点Ａ
に存在する寄生容量Ｃｓｔと不純物拡散層抵抗体１の抵
抗値Ｒで決まる時定数τ＝Ｃ５ＬＲにより、入力端子か
ら印加される外部ザージのピーク電圧を下げると共にＭ
ＯＳトランジスタＴＲＩノハンチスルー現象を利用して
ザージの電荷を接地電位に逃がし、節点Ａにおける電位
を低下させることになり、入力トランジスタＴＲのゲー
トを基板間にかかる電界強度を下げてゲート酸化膜の破
壊などを防止するものである。

〔発明が解決しようとする課題〕

上述した第３図（Ａ）に示す従来の半導体入力保護回路
のポンディングパッド５ａと入力抵抗１間には何らの保
護機能が無いため入力抵抗１が不純物拡散層で形成され
た場合には、外部サージ印加によって、ポンディングパ
ッド５ａと不純物拡散層１とを接続するコンタク）３ａ
部分の接合がブレイクダウンし、第４図（Ｂ）に示すよ
うにその時、発生した高エネルギーを持ったホットエレ
クトロンの一部が、フィールド酸化膜１２に注入され、
その結果不純物拡散層１とフィールド酸化膜１２との境
界の空乏層１６が挟まりポンディングパッド５ａとＰ型
シリコン基板９との耐圧、すなわちコンタク）３ａ部分
の接合耐圧が低下し、通常動作時のバイアス電圧が印加
されるとリーグ電流が発生するという欠点がある。

〔課題を解決するための手段〕

本発明の半導体入力保護装置は、入力端子に接続された
半導体基板と逆導電型の第１のウェル層内に配置された
第１の不純物拡散層と、接地電位に接続された前記半導
体基板と逆導電型の第２のウェル層内に配置された第２
の不純物拡散層とが同一活性化領域内に相対向して等間
隔に平行に分離されており、前記第１と第２の不純物拡
散層及びウェル層の分離領域上に接地電位を有する多結
晶シリコン層から成るゲート電極を形成し、前記ゲート
電極の両端と前記第１．第２の不純物拡散層及びウェル
層との間に一定の距離を隔て、前記第１と第２のウェル
層間隔が前記ゲート電極幅に比べ大きいことを有してい
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図（Ａ）　（Ｂ）はそれぞれ本発明の一実施例の平
面図、Ｘ−Ｙ線断面図を示す。

本発明の半導体入力保護回路は第１図（Ｂ）に示すよう
に公知の０ＭＯ８製造プロセスにおいてまず、Ｐ型シリ
コン基板９上に接合の浅いＮ−層を形成し、熱処理を施
して押込み深い接合のＮ型ウェル層１０．１１を形成し
、次に選択酸化により、活性化領域１５とフィールド酸
化膜１２が形成され、活性化領域１５内に多結晶シリコ
ン層２によるゲート電極を形成し、次にＮ型不純物拡散
層によるソース７、ドレイン８領域をゲート電極２から
ρ〔μｍ〕の距離を隔して形成することによって達成す
ることができる。

また、Ｎ型ウェル層１０．１１は、間隔ｌ、長さＷにわ
たって隣接しており、この隣接したＮ型ウェル層１０．
１１に常に−様な電界がかかるようにＮ型不純物拡散層
７，８およびコンタク）３ａ。

３ｃおよびアルミ配線層５ａ、５ｃもそれぞれ互いに平
行に配置されている。

このように構成された本実施例においては、ポンディン
グパッド５ａに正の異常電圧が印加されるとポンディン
グパッド５ａに接続されたＮ型不純物拡散層８．および
Ｎ型ウェル層１１と接地電位に接続されたＮ型不純物拡
散層７．およびＮ型ウェル層１０とが間隔ρという極め
て狭い間隙で隣接しているためＮ型ウェル層１１とＰ型
シリコン基板９間の空乏層が広がりＮ型ウェル層１０に
到達しパンチスルーな起こし、Ｎ型ウェル層１１と１０
とが導通する。この時、Ｎ型ウェル１０゜１１と多結晶
シリコンゲート電極２とがオフセットになっているため
Ｎ型不純物拡散層８およびＮ型ウェル層１１と多結晶シ
リコンゲート電極２との間で発生する高電界を緩和し、
接地電位を持つＮ型不純物拡散層７およびＮ型ウェル層
１０から発生したエレクトロンは、多結晶シリコンゲー
ト電極２直下のＰ型シリコン基板９表面を順次Ｎ型不純
物拡散層８およびＮ型ウェル層１１へと流れ込む。ここ
で、異常電圧の保護機能動作としてＮ型ウェル層間のパ
ンチスルー現象を利用しているためパンチスルーを起こ
すチャネル領域」−には、厚いフィールド酸化膜１２に
比べ欠陥の少ない薄いゲート酸化膜１３を形成している
ことによってポンディングパッド５ａに印加された異常
電圧によって発生したホラＩ・エレクトロンによる酸化
膜注入が起こりにくい。したがって、ポンディングパッ
ド５ａに接続されているＮ型ウェル層１１とＰ型シリコ
ン基板９とで形成される空乏層幅に変化無く耐圧劣化も
無く静電気等の異常電圧に強いデバイスを提供すること
ができ信頼性の向上に大きく貢献することができる。

尚、本発明の実施例として入力保護回路について説明し
たが出力回路についても適用できる。

〔発明の効果〕

以上説明したように本発明は、入力端子に接続された第
１のウェル層内に配置された第１の不純物拡散層と接地
電位に接続された第２のウェル層内に配置された第２の
不純物拡散層とが、同一活性化領域内に等間隔で平行に
相対向して分離されており、第１と第２の不純物拡散層
及びウェル層の分離領域上に接地電位を有するゲート電
極を形成し、ゲート電極の両端と第１、第２の不純物拡
散層およびウェル層との間に一定の距離を隔て、第１と
第２のウェル層間隔がゲート電極幅に比べ大きくするこ
とにより外部から静電気等の異常電圧が印加された時、
等間隔で平行に相対向して分離された第１．第２のウェ
ル層のパンチスルー現象によって異常電圧を低下させ、
また、ソース（第２のウェル層）、ドレイン（第１のウ
ェル層）およびゲート電極で構成されるＭＯＳ）ランジ
スタにおいて、ソース・ドレインとゲート電極をオフセ
ットに形成することによって、ドレイン−ゲート電極間
の電界を緩和しゲート酸化膜破壊を防止する効果がある
。

【図面の簡単な説明】

第１図（Ａ）は、本発明の半導体入力保護装置の一実施
例の平面図、第１図（Ｂ）は、第１図（Ａ）のＸＹ線断
面図、第２図は、従来の半導体入力保護装置の等何回路
、第３図は第２図の一実施例の平面図、第４図（Ａ）　
、　（Ｂ）は、第３図のＸ−Ｙ線断面図で、それぞれ入
力端子へ異常電圧印加前後によるホットエレク）ｐン酸
化膜注入状態を示す。 １・・・・・・入力抵抗、２・・・・・・多結晶シリコ
ン層、３ａ。 ３ｂ、３ｃ・・・・・・アルミと不純物拡散層とのコン
タクト、４・・・・・・アルミと多結晶シリコン層との
コンタクト、５　ａ、５　ｂｒ　５　ｃ・・・・・・ア
ルミ配線層、６・・・・・スルーホール、７・・・・・
・接地電位側不純物拡散層、訃・・・・・入力端子側不
純物拡散層、９・・・・・・Ｐ型シリコン基板、１０・
・・・・・接地電位側Ｎ型ウェル層、］１・・・・・・
入力端子側Ｎ型ウェル層、１２・・・・フィールド酸化
膜、１３・・・・・・ゲート酸化膜、１４・・・・・・
パッシベーション膜、１５・・・・・・活性化領域。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. 　入力端子に接続された半導体基板と逆導電型の第１の
   ウェル層内に配置された前記第１のウェル層と同導電型
   の第１の不純物拡散層と、接地電位に接続された前記半
   導体基板と逆導電型の第２のウェル層内に配置された前
   記第２のウェル層と同導電型の第２の不純物拡散層とが
   同一活性化領域内に相対向して等間隔に平行に分離され
   ており、前記第１および第２の不純物拡散層およびウェ
   ル層の分離領域上に接地電位を有する多結晶シリコン層
   から成るゲート電極を形成し、前記ゲート電極の両端と
   前記第１、第２の不純物拡散層およびウェル層との間に
   一定の距離を離て前記第１と第２のウェル層間隔が前記
   ゲート電極幅に比べ大きいことを有する半導体入出力保
   護回路。