JP3810247B2 - アクティブマトリクス基板とその製造方法、および電気光学装置 - Google Patents
アクティブマトリクス基板とその製造方法、および電気光学装置 Download PDFInfo
- Publication number
- JP3810247B2 JP3810247B2 JP2000073069A JP2000073069A JP3810247B2 JP 3810247 B2 JP3810247 B2 JP 3810247B2 JP 2000073069 A JP2000073069 A JP 2000073069A JP 2000073069 A JP2000073069 A JP 2000073069A JP 3810247 B2 JP3810247 B2 JP 3810247B2
- Authority
- JP
- Japan
- Prior art keywords
- scanning line
- region
- thin film
- active matrix
- matrix substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板とその製造方法、および電気光学装置に関し、特に、半導体層のパターン残りによる欠陥を防ぐために好適なものに関する。
【０００２】
【従来の技術】
一般に、薄膜トランジスタ(Thin Film Transistor：以下適宜ＴＦＴと略称する）駆動によるアクティブマトリクス駆動方式の電気光学装置（例えば、液晶装置）においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数のＴＦＴがＴＦＴアレイ基板であるアクティブマトリクス基板上に設けられている。
【０００３】
従来のアクティブマトリクス基板を、ＴＦＴのゲート電極をソース領域およびドレイン領域間に１個のみ配置したシングルゲート構造に対して、これらの間に２個以上の走査線を配置した複数ゲート構造のＴＦＴを有するＴＦＴアレイ基板において説明する。例えば、図９に示すように、ＴＦＴアレイ基板１０７の画素電極１０１を制御するＴＦＴ１０２では、ポリシリコン膜からなる半導体層１０８（輪郭を１点鎖線で示す）が、データ線１０３（輪郭を２点鎖線で示す）と走査線１０４（輪郭を実線で示す）の交差点の近傍でＵ字状に形成され、そのＵ字状部１０８ａの一端が隣接するデータ線１０３の方向（紙面右方向）および当該データ線１０３に沿う方向（紙面上方向）に長く延びている。したがって、ＴＦＴ１０２は、半導体層１０８のＵ字状部１０８ａで走査線１０４と交差しており、半導体層１０８と走査線１０４が２回交差していることになるため、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成する。なお、図中の符号１０５は蓄積容量、１０６は容量線、１０９および１１０はコンタクトホール、１１１はドレイン電極、１１２は画素コンタクトホールを示している。
【０００４】
このような複数ゲート構造の場合、それぞれのゲート電極となる走査線には同一の信号が印加されるようになっており、デュアルゲートあるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができるものである。
このように従来のアクティブマトリクス基板では、通常、走査線に対して全て同じゲート構造（チャネル構造）を有したＴＦＴが用いられている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の薄膜トランジスタに関する技術では、以下の課題が残されている。すなわち、チャネル領域、ドレイン領域およびソース領域となる上記半導体層は、パターニングされて必要な領域以外はエッチングにより除去されることになるが、この際にパターン残りが生じてしまい、一部に半導体層が残存してしまう場合がある。特に、段差部分となる走査線近傍において半導体層のパターン残りが生じやすく、このパターン残りによって隣接データ線間等がショートしてしまう欠陥が発生するおそれがあった。特に、従来の構造のように、全て同様のゲート構造を有したＴＦＴでは、各ソースコンタクトホールが走査線に対して全て同じ側に形成されることになり、隣接データ線間にわたって半導体層のパターン残りが生じた際にショートし易いとともに隣接したＴＦＴが両方とも不良になってしまうおそれがあった。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、半導体層のパターン残りが発生してもショート等の欠陥の発生を防止すると共にＴＦＴの不良を極力抑えることができるアクティブマトリクス基板とその製造方法、および電気光学装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明のアクティブマトリクス基板は、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線および前記データ線に接続された薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記薄膜トランジスタのドレイン領域に導電接続された画素電極とを有するアクティブマトリクス基板であって、前記薄膜トランジスタは、前記走査線にゲート絶縁膜を介して対向する少なくとも一つのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とが形成される半導体層と、前記ドレイン領域に接続されるドレインコンタクトホールと、前記走査線に交差するデータ線上に配され前記ソース領域に接続されるソースコンタクトホールとを有し、前記走査線方向に互いに隣接する前記薄膜トランジスタのソースコンタクトホールは、前記データ線毎に走査線を挟んで互いに反対側に交互に配設されていることを特徴とする。
【０００８】
また、本発明のアクティブマトリクス基板の製造方法は、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線および前記データ線に接続された薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記薄膜トランジスタのドレイン領域に導電接続された画素電極とを有するアクティブマトリクス基板の製造方法であって、基板上に半導体層を形成する工程と、前記半導体層上に前記薄膜トランジスタのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記走査線を形成する工程と、前記走査線をマスクにして前記半導体層に不純物を導入して前記薄膜トランジスタのソース領域およびドレイン領域を形成する工程と、前記走査線上に層間絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記層間絶縁膜に対して前記薄膜トランジスタのソースコンタクトホールを開孔する工程と、前記ゲート絶縁膜及び前記層間絶縁膜に対して前記ドレインコンタクトホールを開孔する工程と、前記ソースコンタクトホールを介して前記半導体層のソース領域に接続されるように前記層間絶縁膜上に前記データ線を形成する工程とを含み、前記ソースコンタクトホールを開孔する工程は、前記走査線方向に互いに隣接する前記薄膜トランジスタのソースコンタクトホールを、前記データ線毎に走査線を挟んで互いに反対側に交互に配設させることを特徴とする。
【０００９】
これらのアクティブマトリクス基板およびアクティブマトリクス基板の製造方法では、走査線方向に互いに隣接する薄膜トランジスタのソースコンタクトホールを、データ線毎に走査線を挟んで互いに反対側に交互に配設させるので、同じ側に配設した場合に比べてソースコンタクトホール間距離を離すことができ、パターン残りによる隣接データ線間ショートを低減することができると共に、両ソースコンタクトホールにわたってパターン残りが存在しても、少なくとも一方のＴＦＴはトランジスタ構造が壊れず、機能を維持することができる。
【００１０】
例えば、走査線方向に互いに隣接する薄膜トランジスタを、データ線に交差する走査線と半導体層との交差する回数がデータ線毎に奇数回と偶数回とに交互に配設されるようにする。すなわち、このアクティブマトリクス基板では、前記奇数回のＴＦＴのソースコンタクトホールが、走査線を挟んで前記偶数回のＴＦＴのソースコンタクトホールの反対側に配設されることになる。
【００１１】
また、本発明のアクティブマトリクス基板は、前記走査線方向に互いに隣接する薄膜トランジスタが、互いに同数の前記チャネル領域を有していることが好ましい。すなわち、このアクティブマトリクス基板では、各ＴＦＴのチャネル領域（ゲート数）が同数であるので、各ＴＦＴのトランジスタ特性が揃ってＴＦＴの良好な動作バランスが得られる。
【００１２】
さらに、本発明のアクティブマトリクス基板は、前記走査線方向に互いに隣接する薄膜トランジスタが、前記チャネル領域のゲート長の合計が互いに同一であることが好ましい。すなわち、このアクティブマトリクス基板では、ＴＦＴのチャネル領域が単数（単数ゲート構造）または複数（複数ゲート構造）にかかわらず、各ゲート長を合わせた長さが同一とされるので、電流−電圧特性やしきい値電圧等の各ＴＦＴのトランジスタ特性を合わせることができ、液晶装置等に適用した場合に表示品質を向上させることができる。
【００１３】
また、本発明のアクティブマトリクス基板では、前記走査線方向に互いに隣接する薄膜トランジスタが、前記各チャネル領域のゲート長が互いに同一であることが好ましい。すなわち、このアクティブマトリクス基板では、ＴＦＴのチャネル領域が単数または複数であっても、構成される各チャネル領域のゲート長が全て同じに設定されているので、各チャネル領域毎に形成されるＴＦＴの特性が均一になり全体としてのＴＦＴのトランジスタ特性をさらに合わせることができ、液晶装置等に適用した場合に表示品質を向上させることができる。
【００１４】
本発明の電気光学装置は、互いに対向する一対の基板間に電気光学材料を有する電気光学装置であって、前記一対の基板のうちの一方が、上記本発明のアクティブマトリクス基板であることを特徴とする。
【００１５】
この電気光学装置によれば、一対の基板のうちの一方が、上記本発明のアクティブマトリクス基板とされることにより、ショート等の欠陥が低減された画素ＴＦＴを有する表示品位の高い液晶装置等の電気光学装置を実現することができる。
【００１６】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図６を参照しながら説明する。図１は、本実施形態の液晶装置（電気光学装置）の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板（アクティブマトリクス基板）における隣接する複数の画素群の平面図である。
【００１７】
［液晶装置要部の構成］
本実施形態のＴＦＴアレイ基板（アクティブマトリクス基板）７は、ＴＦＴ駆動によるアクティブマトリクス駆動方式の電気光学装置である液晶装置に用いられるものである。このＴＦＴアレイ基板７は、図１に示すように、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極１と当該画素電極１を制御するためのデュアルゲート構造のＴＦＴ２Ａ、２Ｂがマトリクス状に複数形成されており、画像信号を供給するデータ線３が当該ＴＦＴ２Ａ、２Ｂのソース領域に電気的に接続されている。データ線３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線３同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ２Ａ、２Ｂのゲート電極に走査線４が電気的に接続されており、所定のタイミングで走査線４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極１は、ＴＦＴ２Ａ、２Ｂのドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ２Ａ、２Ｂを一定期間だけそのスイッチを閉じることにより、データ線３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００１８】
なお、ＴＦＴ２Ａは、２つのＴＦＴ２ａ、２ｂが互いのソース領域およびドレイン領域を共通にして直列に接続されているとともに、同様に、ＴＦＴ２Ｂは、２つのＴＦＴ２ｃ、２ｄが互いのソース領域およびドレイン領域を共通にして直列に接続されている。すなわち、ＴＦＴ２ＡおよびＴＦＴ２Ｂは、互いに異なるチャネル領域構造のデュアルゲート構造を有するものである。また、ＴＦＴ２ＡおよびＴＦＴ２Ｂは、データ線３毎に交互に配設されている。
【００１９】
画素電極１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光が変調し、階調表示を可能にする。ここで、保持された画像信号がリークするのを防ぐために、画素電極１と対向電極との間に形成される液晶容量と並列に蓄積容量５を付加する。例えば画素電極１の電圧は、蓄積容量５によりソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。なお、本実施の形態では、蓄積容量５を形成する方法として、半導体層との間で容量を形成するための配線である容量線６を設けている。また、容量線６を設ける代わりに、画素電極１と前段の走査線４との間で容量を形成しても良い。
【００２０】
図２に示すように、ＴＦＴアレイ基板７上には、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜からなる複数の画素電極１（輪郭を破線で示す）がマトリクス状に配置されており、画素電極１の紙面縦方向に延びる辺に沿ってデータ線３（輪郭を２点鎖線で示す）が設けられ、紙面横方向に延びる辺に沿って走査線４および容量線６（ともに輪郭を実線で示す）が設けられている。
【００２１】
本実施の形態において、走査線４は、複数のデータ線３に交差する主走査線４ａと、該主走査線４ａから分岐して延びた分岐走査線４ｂとを備え、ポリシリコン膜からなる半導体層８（輪郭を１点鎖線で示す）には、分岐走査線４ｂおよび主走査線４ａに交差するＬ字状部８ａと、データ線３と主走査線４ａとの交差点の近傍でＵ字状に形成されたＵ字状部８ｂとが形成されている。すなわち、このＬ字状部８ａは、主走査線４ａおよび分岐走査線４ｂと交差して、２つのチャネル領域を形成している。また、Ｕ字状部８ｂは、主走査線４ａと２度交差して、２つのチャネル領域を形成している。そして、Ｌ字状部８ａおよびＵ字状部８ｂの一端が隣接するデータ線３の方向（紙面左方向）および当該データ線３に沿う方向（紙面下方向）に長く延びている。
【００２２】
半導体層８のＬ字状部８ａおよびＵ字状部８ｂの両端にコンタクトホール９，１０が形成され、一方のコンタクトホール９はデータ線３と半導体層８のソース領域とを電気的に接続するソースコンタクトホールとなり、他方のコンタクトホール１０はドレイン電極１１（輪郭を２点鎖線で示す）と半導体層８のドレイン領域とを電気的に接続するドレインコンタクトホールとなっている。すなわち、Ｌ字状部８ａの両側に形成されるソースコンタクトホール９とドレインコンタクトホール１０とは、走査線４を挟んで互いに反対側に配設されている。そして、Ｕ字状部８ｂの両側に形成されるソースコンタクトホール９とドレインコンタクトホール１０とは、どちらもＬ字状部８ａのソースコンタクトホール９に対して走査線４を挟んで反対側に配設されている。すなわち、主走査線４ａ方向に互いに隣接するＴＦＴ２ＡとＴＦＴ２Ｂとのソースコンタクトホール９は、データ線３毎に主走査線４ａを挟んで互いに反対側に交互に配設されている。この配置は、ＴＦＴ２ＡとＴＦＴ２Ｂとにおいて、データ線３に交差する主走査線４ａと半導体層８との交差する回数がデータ線３毎に奇数回（ＴＦＴ２ＡがＬ字状部８ａにより１回）と偶数回（ＴＦＴ２ＢがＵ字状部８ｂにより２回）とに交互に配設させておくことにより実現される。また、ＴＦＴ２ＡとＴＦＴ２Ｂとは、チャネル領域のゲート長の合計が互いに同一に設定されているとともに、ＴＦＴ２ａ、２ｂ、２ｃ、２ｄの各チャネル領域におけるゲート長は全て同じに設定されている。
【００２３】
また、ドレイン電極１１上のドレインコンタクトホール１０が設けられた側と反対側の端部には、ドレイン電極１１と画素電極１とを電気的に接続するための画素コンタクトホール１２が形成されている。
【００２４】
本実施の形態におけるＴＦＴ２Ａは、半導体層８のＬ字状部８ａで主走査線４ａおよび分岐走査線４ｂに交差しているとともに、ＴＦＴ２Ｂは、半導体層８のＵ字状部８ｂで主走査線４を２回交差しており、前述したように、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成する。また、容量線６は走査線４に沿って紙面横方向に並ぶ画素を貫くように延びるとともに、分岐した一部６ａがデータ線３に沿って紙面縦方向に延びている。そこで、ともにデータ線３に沿って長く延びる半導体層８と容量線６とによって蓄積容量５が形成されている。
【００２５】
［液晶装置の全体構成］
次に、本実施形態のＴＦＴアレイ基板７を用いた液晶装置４０の全体構成について図３および図４を用いて説明する。
【００２６】
図３および図４において、ＴＦＴアレイ基板７の上には、シール材２８がその縁に沿って設けられており、その内側に並行して額縁としての遮光膜２９が設けられている。シール材２８の外側の領域には、データ線駆動回路３０および外部回路接続端子３１がＴＦＴアレイ基板７の一辺に沿って設けられており、走査線駆動回路３２がこの一辺に隣接する２辺に沿って設けられている。走査線４に供給される走査信号遅延が問題にならないのならば、走査線駆動回路３２は片側だけでも良いことは言うまでもない。また、データ線駆動回路３０を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線３は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線３は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線３を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。さらに、ＴＦＴアレイ基板７の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路３２間をつなぐための複数の配線３３が設けられている。また、対向基板１５のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板７と対向基板１５との間で電気的導通をとるための導通材３４が設けられている。そして、シール材２８とほぼ同じ輪郭を持つ対向基板１５が当該シール材２８によりＴＦＴアレイ基板７に固着されている。
【００２７】
［液晶装置要部の製造プロセス］
次に、本実施形態における液晶装置要部の製造プロセスについて、図５を参照して説明する。
【００２８】
図５においては、画素内のＴＦＴ２Ａ、２Ｂ（ＮチャネルＴＦＴ）及び蓄積容量５の製造工程を説明するものである。
図５の（ａ）に示されるように、第１工程として、ガラス基板４１上に絶縁層４２を形成し、その上に、アモルファスのシリコン層を積層する。その後、シリコン層に対して例えばレーザアニール処理等の加熱処理を施すことにより、アモルファスのシリコン層を再結晶させ、結晶性のポリシリコン層である半導体層８を形成する。
【００２９】
次に、図２および図５の（ｂ）に示されるように、第２工程として、第１工程で形成された半導体層８をパターニングする。このとき、半導体層８には、図２に示すように、後述する工程で形成するソースコンタクトホール９とドレインコンタクトホール１０との間に、ＴＦＴ２Ａの場合、後述する工程で形成する主走査線４ａおよび分岐走査線４ｂに交差するＬ字状部８ａを形成し、ＴＦＴ２Ｂの場合、主走査線４ａを２度交差するＵ字状部８ｂを形成しておく。さらに、半導体層８の上に上記ゲート絶縁層４４を積層する。このゲート絶縁層４４の厚さは、例えば１００〜１５０ｎｍ程度である。
【００３０】
次に、図５の（ｃ）に示されるように、第３工程として、表示領域のうち、接続部４５及び蓄積容量の下部電極４６となるべき領域以外の領域をレジスト４７でマスク処理する。一方、周辺領域においては、その全面をレジスト４７でマスク処理する。そして、双方の領域におけるマスク処理の後、例えば、ドナーとしてのＰＨ3／Ｈ2イオンをゲート絶縁層４４を介して半導体層８にドーピングする。このときのドーピング条件は、例えば、31Ｐのドーズ量が３×１０14〜５×１０14／ｃｍ2程度であり、エネルギーとしては、８０ｋｅＶ程度が必要とされる。この第３工程により、上記接続部４５及び下部電極４６が形成される。
【００３１】
次に、図５の（ｄ）に示されるように、第４工程として、上記ＰＨ3／Ｈ2イオンをドーピング後、レジスト４７を剥離し、その後、夫々のＴＦＴにおけるゲート電極である走査線４（主走査線４ａおよび分岐走査線４ｂ）および容量線６を形成する。これらの形成は、例えば、金属をスパッタ又は真空蒸着した後、レジストで当該走査線等のパターンを形成し、走査線等に供される部分以外をドライエッチングすることにより行う。
【００３２】
そして、走査線４（主走査線４ａおよび分岐走査線４ｂ）および容量線６の形成後、表示領域内の下部電極４６に相当する領域に夫々レジスト４８を塗布してマスク処理した後、再度、ＰＨ3／Ｈ2イオンをドーピングする。このときのドーピング条件は、例えば、31Ｐのドーズ量が５×１０14〜７×１０14／ｃｍ2程度であり、エネルギーとしては、８０ｋｅＶ程度必要とされる。上側電極へのドーピングは下部電極への注入量に比べて少ない。以上の第４工程により、ＴＦＴ２Ａ、２Ｂとしてのソース領域４９とチャネル領域５０とドレイン領域５１とが形成される。
【００３３】
最後に、図５の（ｅ）に示されるように、第５工程として、レジスト４８を剥離した後、第１層間絶縁層５２を積層し、その後、コンタクトホール９及び１０となる位置を開孔し、アルミニウムを蒸着した後に、各電極のパターンをレジストでパターニングしてドライエッチングにより、ドレイン電極１１並びにデータ線３を形成する。
【００３４】
上記のコンタクトホールを開孔する工程においては、図２に示すように、ＴＦＴ２Ａの場合、ソースコンタクトホール９及びドレインコンタクトホール１０を、主走査線４ａを挟んで互いに反対側に配設させておくとともに、ＴＦＴ２Ｂの場合、ソースコンタクトホール９及びドレインコンタクトホール１０を、隣接するＴＦＴ２Ａのソースコンタクトホール９に対して主走査線４ａを挟んで両方とも反対側に配設しておく。
【００３５】
その後、第２層間絶縁層５３を積層して画素コンタクトホール１２となる位置を開孔し、その上の所定の領域に画素電極１を蒸着等により形成して図１および図２に示すＴＦＴ２Ａ、２Ｂが完成する。その後は、対向基板１５に対向電極を形成し、図４に示すように、当該ＴＦＴアレイ基板７と対向基板１５との間に液晶１６を充填する等の処理を経て液晶装置４０が完成する。
【００３６】
また、第３工程において、ゲート絶縁膜４４形成後にＰＨ3／Ｈ2イオンを注入するので、半導体層８がイオン注入により破損することが少なく、更に高いエネルギーでイオン注入を行うので短時間で接続部４５及び下部電極４６を製造することができる。
更にコンタクトホール１２及び１０により画素電極１との導通を図るのでドレイン領域５１と接続部４５と画素電極１とを電気的に確実に接続することができる。
【００３７】
本実施形態では、上述した半導体層８をパターニングして選択的に除去する際に、図６に示すように、画素領域６０における隣接するデータ線３のソースコンタクトホール９間に半導体層８のパターン残り８ｐ（図中の破線領域）が生じてしまっても、主走査線４ａ方向に互いに隣接するＴＦＴ２Ａ、２Ｂのソースコンタクトホール９を、データ線３毎に主走査線４ａを挟んで互いに反対側に交互に配設させるので、少なくとも一方のＴＦＴ（図６では、ＴＦＴ２Ａ）はトランジスタ構造が壊れず、機能を維持することができる。
【００３８】
また、図９に示す従来例では、半導体層１０８のパターン残りが図６のように残った場合、パターン残りがｎ型にドーピングされて低抵抗になり、隣り合うデータ線１０３がソースコンタクトホール１０９を介して電気的に接続されてしまい、データ線間ショートとなる。さらに、隣の画素のソースコンタクトホール１０９とドレインコンタクトホール１１０とが電気的に接続しても、同様にデータ線間ショートになってしまう。これに対して、本実施形態では、半導体層８のパターン残り８ｐが図６に示すように残った場合、走査線４下はドーピングされていないので、主走査線４ａ下のパターン残り８ｐはｎ型にドーピングされず、高抵抗となるため、電気的に導通することはなく、データ線間ショートになることがないとともに、隣の画素のソースコンタクトホール９とドレインコンタクトホール１０とが電気的に接続しても同様にデータ線間ショートになることがなくなる。
【００３９】
また、隣接するＴＦＴ２Ａ、２Ｂのソースコンタクトホール９を主走査線４ａに対して同じ側に配設した場合に比べてソースコンタクトホール９間距離を離すことができ、パターン残りによる隣接データ線間ショートを低減することができる。
【００４０】
また、ＴＦＴ２ＡとＴＦＴ２Ｂとは、互いにダブルゲート構造、すなわち同数のチャネル領域（２つのチャネル領域）を有しているので、各ＴＦＴのトランジスタ特性が揃ってＴＦＴ２Ａ、２Ｂの良好な動作バランスが得られる。
【００４１】
さらに、ＴＦＴ２ＡとＴＦＴ２Ｂとは、チャネル領域のゲート長の合計が互いに同一に設定されているとともに、ＴＦＴ２ａ、２ｂ、２ｃ、２ｄの各チャネル領域におけるゲート長は全て同じに設定されているので、各画素毎のＴＦＴおよび各チャネル領域毎に形成されるＴＦＴの特性が均一になり全体としてＴＦＴのトランジスタ特性を均一化することができ、液晶装置等に適用した場合に表示品質を向上させることができる。
【００４２】
次に、本発明に係る第２実施形態および第３実施形態を、図７および図８を参照しながら説明する。
【００４３】
第２実施形態と第１実施形態との異なる点は、第１実施形態では、ＴＦＴ２ＢがＵ字状部８ｂと主走査線４ａとを２度交差させてデュアルゲート構造としているのに対し、第２実施形態では、図７に示すように、分岐走査線４ｂとは別に主走査線４ａから分岐した分岐走査線４ｃ、４ｄと交差するように半導体層８のＬ字状部８ｃを形成したＴＦＴ２ＣをＴＦＴ２Ｂの代わりに備えている点である。
【００４４】
すなわち、第２実施形態では、ＴＦＴ２ＡのＬ字状部８ａと異なって主走査線４ａと交差しないＬ字状部８ｃが形成され、Ｌ字状部８ｃの一端にはＴＦＴ２Ａのソースコンタクトホール９に対して主走査線４ａを挟んで反対側にＴＦＴ２Ｃのソースコンタクトホール９が形成されている。したがって、ＴＦＴ２Ｃは、分岐走査線４ｃ、４ｄにＬ字状部８ｃが交差して２つのチャネル領域が形成されることにより、２つのＴＦＴ２ｅ、２ｆが互いのソース領域およびドレイン領域を共通にして直列に接続されたデュアルゲート構造を有するものである。
【００４５】
また、第３実施形態と第１実施形態との異なる点は、第１実施形態では、ＴＦＴ２Ａ、２ＢのＬ字状部８ａおよびＵ字状部８ｂが走査線４をそれぞれ２度交差しているのに対し、第２実施形態では、図８に示すように、主走査線４ａと１度交差すると共に分岐走査線４ｂと２度交差するように半導体層８のカギ状部８ｄを形成したＴＦＴ２ＤをＴＦＴ２Ａの代わりに備え、さらに、主走査線４ａから分岐走査線４ｂに対して反対側に分岐した別の分岐走査線４ｅに３度交差するように半導体層８の逆Ｓ字状部８ｅを形成したＴＦＴ２ＥをＴＦＴ２Ｂの代わりに備えている点である。
【００４６】
すなわち、ＴＦＴ２Ｄは、主走査線４ａおよび分岐走査線４ｂにカギ状部８ｄが交差して３つのチャネル領域が形成されることにより、３つのＴＦＴ２ｇ、２ｈ、２ｉが互いのソース領域およびドレイン領域を共通にして直列に接続されたトリプルゲート構造を有するものである。また、ＴＦＴ２Ｅは、分岐走査線４ｅに逆Ｓ字状部８ｅが交差して３つのチャネル領域が形成されることにより、３つのＴＦＴ２ｊ、２ｋ、２ｌが互いのソース領域およびドレイン領域を共通にして直列に接続されたトリプルゲート構造を有するものである。
【００４７】
なお、第２、第３実施形態では、主走査線４ａと半導体層８との交差する回数がＴＦＴ２ＡおよびＴＦＴ２Ｅの場合は１回（奇数回）であるとともに、ＴＦＴ２ＣおよびＴＦＴ２Ｄの場合は０回（偶数回）となっている。
【００４８】
また、第２実施形態のＴＦＴ２ＡとＴＦＴ２Ｃとは、チャネル領域のゲート長の合計が互いに同一に設定されているとともに、ＴＦＴ２ａ、２ｂ、２ｅ、２ｆの各チャネル領域におけるゲート長は全て同じに設定されている。同様に、第３実施形態のＴＦＴ２ＥとＴＦＴ２Ｄとは、チャネル領域のゲート長の合計が互いに同一に設定されているとともに、ＴＦＴ２ｇ、２ｈ、２ｉ、２ｊ、２ｋ、２ｌの各チャネル領域におけるゲート長は全て同じに設定されている。
【００４９】
これらの第２、第３実施形態においても、隣接するデータ線３のＴＦＴ２Ａ、２ＥとＴＦＴ２Ｃ、２Ｄとのソースコンタクトホール９が、互いに主走査線４ａを挟んで互いに反対側に配設されているので、第１実施形態と同様に、半導体層８のパターン残りが生じてしまっても、少なくとも一方のＴＦＴはトランジスタ構造が壊れず、機能を維持することができ、また、隣接するデータ線３のソースコンタクトホール９間距離を離すことができ、パターン残りによる隣接データ線間ショートを低減することができる。
【００５０】
また、第２実施形態では、ＴＦＴ２ＡおよびＴＦＴ２Ｃがどちらも２つのチャネル領域を有するデュアルゲート構造であり、また第３実施形態では、ＴＦＴ２ＥおよびＴＦＴ２Ｄがどちらも３つのチャネル領域を有するトリプルゲート構造であるので、第２，第３実施形態ともトランジスタの良好な動作バランスが得られる。さらに、第２，第３実施形態とも、第１実施形態と同様に、チャネル領域のゲート長の合計が同じに設定されていると共に、各チャネル領域のゲート長が全て同一に設定されているので、各ＴＦＴの特性ばらつきを低減することができる。
【００５１】
【発明の効果】
以上、詳細に説明したように、本発明によれば、走査線方向に互いに隣接する薄膜トランジスタのソースコンタクトホールを、データ線毎に走査線を挟んで互いに反対側に交互に配設させるので、同じ側に配設した場合に比べてソースコンタクトホール間距離を離すことができ、パターン残りによる隣接データ線間ショートを低減することができると共に、両ソースコンタクトホールにわたってパターン残りが存在しても、少なくとも一方のＴＦＴはトランジスタ構造が壊れず、機能を維持することができる。
【図面の簡単な説明】
【図１】 本発明に係る第１実施形態における液晶装置の等価回路図である。
【図２】 本発明に係る第１実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図３】 本発明に係る第１実施形態における液晶装置の全体構成を示す平面図である。
【図４】 図３のＨ−Ｈ線矢視断面図である。
【図５】 本発明に係る第１実施形態における液晶装置の画素内のＴＦＴ及び蓄積容量の製造工程を示す図２のＡ−Ａ線矢視断面図である。
【図６】 本発明に係る第１実施形態における液晶装置の画素構成を示すパターン残りが生じた際の要部の拡大平面図である。
【図７】 本発明に係る第２実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図８】 本発明に係る第３実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図９】 本発明に係る従来例におけるＴＦＴアレイ基板の画素構成を示す要部の拡大平面図である。
【符号の説明】
１ 画素電極
２Ａ、２Ｂ ＴＦＴ（薄膜トランジスタ）
３ データ線
４ 走査線
４ａ 主走査線
４ｂ、４ｃ、４ｄ、４ｅ 分岐走査線
５ 蓄積容量
６ 容量線
７ ＴＦＴアレイ基板（アクティブマトリクス基板）
８ 半導体層
８ａ、８ｃ Ｌ字状部
８ｄ カギ状部
８ｅ 逆Ｓ字状部
８ｐ パターン残り
９ ソースコンタクトホール
１０ ドレインコンタクトホール
１１ ドレイン電極
１２ 画素コンタクトホール
１５ 対向基板
１６ 液晶
４０ 液晶装置（電気光学装置）
４４ ゲート絶縁層（ゲート絶縁膜）
４９ ソース領域
５０ チャネル領域
５１ ドレイン領域
５２ 第１層間絶縁層（層間絶縁膜）
６０ 画素領域
【発明の属する技術分野】
本発明は、アクティブマトリクス基板とその製造方法、および電気光学装置に関し、特に、半導体層のパターン残りによる欠陥を防ぐために好適なものに関する。
【０００２】
【従来の技術】
一般に、薄膜トランジスタ(Thin Film Transistor：以下適宜ＴＦＴと略称する）駆動によるアクティブマトリクス駆動方式の電気光学装置（例えば、液晶装置）においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数のＴＦＴがＴＦＴアレイ基板であるアクティブマトリクス基板上に設けられている。
【０００３】
従来のアクティブマトリクス基板を、ＴＦＴのゲート電極をソース領域およびドレイン領域間に１個のみ配置したシングルゲート構造に対して、これらの間に２個以上の走査線を配置した複数ゲート構造のＴＦＴを有するＴＦＴアレイ基板において説明する。例えば、図９に示すように、ＴＦＴアレイ基板１０７の画素電極１０１を制御するＴＦＴ１０２では、ポリシリコン膜からなる半導体層１０８（輪郭を１点鎖線で示す）が、データ線１０３（輪郭を２点鎖線で示す）と走査線１０４（輪郭を実線で示す）の交差点の近傍でＵ字状に形成され、そのＵ字状部１０８ａの一端が隣接するデータ線１０３の方向（紙面右方向）および当該データ線１０３に沿う方向（紙面上方向）に長く延びている。したがって、ＴＦＴ１０２は、半導体層１０８のＵ字状部１０８ａで走査線１０４と交差しており、半導体層１０８と走査線１０４が２回交差していることになるため、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成する。なお、図中の符号１０５は蓄積容量、１０６は容量線、１０９および１１０はコンタクトホール、１１１はドレイン電極、１１２は画素コンタクトホールを示している。
【０００４】
このような複数ゲート構造の場合、それぞれのゲート電極となる走査線には同一の信号が印加されるようになっており、デュアルゲートあるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができるものである。
このように従来のアクティブマトリクス基板では、通常、走査線に対して全て同じゲート構造（チャネル構造）を有したＴＦＴが用いられている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の薄膜トランジスタに関する技術では、以下の課題が残されている。すなわち、チャネル領域、ドレイン領域およびソース領域となる上記半導体層は、パターニングされて必要な領域以外はエッチングにより除去されることになるが、この際にパターン残りが生じてしまい、一部に半導体層が残存してしまう場合がある。特に、段差部分となる走査線近傍において半導体層のパターン残りが生じやすく、このパターン残りによって隣接データ線間等がショートしてしまう欠陥が発生するおそれがあった。特に、従来の構造のように、全て同様のゲート構造を有したＴＦＴでは、各ソースコンタクトホールが走査線に対して全て同じ側に形成されることになり、隣接データ線間にわたって半導体層のパターン残りが生じた際にショートし易いとともに隣接したＴＦＴが両方とも不良になってしまうおそれがあった。
【０００６】
本発明は、前述の課題に鑑みてなされたもので、半導体層のパターン残りが発生してもショート等の欠陥の発生を防止すると共にＴＦＴの不良を極力抑えることができるアクティブマトリクス基板とその製造方法、および電気光学装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明のアクティブマトリクス基板は、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線および前記データ線に接続された薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記薄膜トランジスタのドレイン領域に導電接続された画素電極とを有するアクティブマトリクス基板であって、前記薄膜トランジスタは、前記走査線にゲート絶縁膜を介して対向する少なくとも一つのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とが形成される半導体層と、前記ドレイン領域に接続されるドレインコンタクトホールと、前記走査線に交差するデータ線上に配され前記ソース領域に接続されるソースコンタクトホールとを有し、前記走査線方向に互いに隣接する前記薄膜トランジスタのソースコンタクトホールは、前記データ線毎に走査線を挟んで互いに反対側に交互に配設されていることを特徴とする。
【０００８】
また、本発明のアクティブマトリクス基板の製造方法は、マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線および前記データ線に接続された薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記薄膜トランジスタのドレイン領域に導電接続された画素電極とを有するアクティブマトリクス基板の製造方法であって、基板上に半導体層を形成する工程と、前記半導体層上に前記薄膜トランジスタのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記走査線を形成する工程と、前記走査線をマスクにして前記半導体層に不純物を導入して前記薄膜トランジスタのソース領域およびドレイン領域を形成する工程と、前記走査線上に層間絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記層間絶縁膜に対して前記薄膜トランジスタのソースコンタクトホールを開孔する工程と、前記ゲート絶縁膜及び前記層間絶縁膜に対して前記ドレインコンタクトホールを開孔する工程と、前記ソースコンタクトホールを介して前記半導体層のソース領域に接続されるように前記層間絶縁膜上に前記データ線を形成する工程とを含み、前記ソースコンタクトホールを開孔する工程は、前記走査線方向に互いに隣接する前記薄膜トランジスタのソースコンタクトホールを、前記データ線毎に走査線を挟んで互いに反対側に交互に配設させることを特徴とする。
【０００９】
これらのアクティブマトリクス基板およびアクティブマトリクス基板の製造方法では、走査線方向に互いに隣接する薄膜トランジスタのソースコンタクトホールを、データ線毎に走査線を挟んで互いに反対側に交互に配設させるので、同じ側に配設した場合に比べてソースコンタクトホール間距離を離すことができ、パターン残りによる隣接データ線間ショートを低減することができると共に、両ソースコンタクトホールにわたってパターン残りが存在しても、少なくとも一方のＴＦＴはトランジスタ構造が壊れず、機能を維持することができる。
【００１０】
例えば、走査線方向に互いに隣接する薄膜トランジスタを、データ線に交差する走査線と半導体層との交差する回数がデータ線毎に奇数回と偶数回とに交互に配設されるようにする。すなわち、このアクティブマトリクス基板では、前記奇数回のＴＦＴのソースコンタクトホールが、走査線を挟んで前記偶数回のＴＦＴのソースコンタクトホールの反対側に配設されることになる。
【００１１】
また、本発明のアクティブマトリクス基板は、前記走査線方向に互いに隣接する薄膜トランジスタが、互いに同数の前記チャネル領域を有していることが好ましい。すなわち、このアクティブマトリクス基板では、各ＴＦＴのチャネル領域（ゲート数）が同数であるので、各ＴＦＴのトランジスタ特性が揃ってＴＦＴの良好な動作バランスが得られる。
【００１２】
さらに、本発明のアクティブマトリクス基板は、前記走査線方向に互いに隣接する薄膜トランジスタが、前記チャネル領域のゲート長の合計が互いに同一であることが好ましい。すなわち、このアクティブマトリクス基板では、ＴＦＴのチャネル領域が単数（単数ゲート構造）または複数（複数ゲート構造）にかかわらず、各ゲート長を合わせた長さが同一とされるので、電流−電圧特性やしきい値電圧等の各ＴＦＴのトランジスタ特性を合わせることができ、液晶装置等に適用した場合に表示品質を向上させることができる。
【００１３】
また、本発明のアクティブマトリクス基板では、前記走査線方向に互いに隣接する薄膜トランジスタが、前記各チャネル領域のゲート長が互いに同一であることが好ましい。すなわち、このアクティブマトリクス基板では、ＴＦＴのチャネル領域が単数または複数であっても、構成される各チャネル領域のゲート長が全て同じに設定されているので、各チャネル領域毎に形成されるＴＦＴの特性が均一になり全体としてのＴＦＴのトランジスタ特性をさらに合わせることができ、液晶装置等に適用した場合に表示品質を向上させることができる。
【００１４】
本発明の電気光学装置は、互いに対向する一対の基板間に電気光学材料を有する電気光学装置であって、前記一対の基板のうちの一方が、上記本発明のアクティブマトリクス基板であることを特徴とする。
【００１５】
この電気光学装置によれば、一対の基板のうちの一方が、上記本発明のアクティブマトリクス基板とされることにより、ショート等の欠陥が低減された画素ＴＦＴを有する表示品位の高い液晶装置等の電気光学装置を実現することができる。
【００１６】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図６を参照しながら説明する。図１は、本実施形態の液晶装置（電気光学装置）の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板（アクティブマトリクス基板）における隣接する複数の画素群の平面図である。
【００１７】
［液晶装置要部の構成］
本実施形態のＴＦＴアレイ基板（アクティブマトリクス基板）７は、ＴＦＴ駆動によるアクティブマトリクス駆動方式の電気光学装置である液晶装置に用いられるものである。このＴＦＴアレイ基板７は、図１に示すように、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極１と当該画素電極１を制御するためのデュアルゲート構造のＴＦＴ２Ａ、２Ｂがマトリクス状に複数形成されており、画像信号を供給するデータ線３が当該ＴＦＴ２Ａ、２Ｂのソース領域に電気的に接続されている。データ線３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線３同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ２Ａ、２Ｂのゲート電極に走査線４が電気的に接続されており、所定のタイミングで走査線４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極１は、ＴＦＴ２Ａ、２Ｂのドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ２Ａ、２Ｂを一定期間だけそのスイッチを閉じることにより、データ線３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００１８】
なお、ＴＦＴ２Ａは、２つのＴＦＴ２ａ、２ｂが互いのソース領域およびドレイン領域を共通にして直列に接続されているとともに、同様に、ＴＦＴ２Ｂは、２つのＴＦＴ２ｃ、２ｄが互いのソース領域およびドレイン領域を共通にして直列に接続されている。すなわち、ＴＦＴ２ＡおよびＴＦＴ２Ｂは、互いに異なるチャネル領域構造のデュアルゲート構造を有するものである。また、ＴＦＴ２ＡおよびＴＦＴ２Ｂは、データ線３毎に交互に配設されている。
【００１９】
画素電極１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光が変調し、階調表示を可能にする。ここで、保持された画像信号がリークするのを防ぐために、画素電極１と対向電極との間に形成される液晶容量と並列に蓄積容量５を付加する。例えば画素電極１の電圧は、蓄積容量５によりソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。なお、本実施の形態では、蓄積容量５を形成する方法として、半導体層との間で容量を形成するための配線である容量線６を設けている。また、容量線６を設ける代わりに、画素電極１と前段の走査線４との間で容量を形成しても良い。
【００２０】
図２に示すように、ＴＦＴアレイ基板７上には、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜からなる複数の画素電極１（輪郭を破線で示す）がマトリクス状に配置されており、画素電極１の紙面縦方向に延びる辺に沿ってデータ線３（輪郭を２点鎖線で示す）が設けられ、紙面横方向に延びる辺に沿って走査線４および容量線６（ともに輪郭を実線で示す）が設けられている。
【００２１】
本実施の形態において、走査線４は、複数のデータ線３に交差する主走査線４ａと、該主走査線４ａから分岐して延びた分岐走査線４ｂとを備え、ポリシリコン膜からなる半導体層８（輪郭を１点鎖線で示す）には、分岐走査線４ｂおよび主走査線４ａに交差するＬ字状部８ａと、データ線３と主走査線４ａとの交差点の近傍でＵ字状に形成されたＵ字状部８ｂとが形成されている。すなわち、このＬ字状部８ａは、主走査線４ａおよび分岐走査線４ｂと交差して、２つのチャネル領域を形成している。また、Ｕ字状部８ｂは、主走査線４ａと２度交差して、２つのチャネル領域を形成している。そして、Ｌ字状部８ａおよびＵ字状部８ｂの一端が隣接するデータ線３の方向（紙面左方向）および当該データ線３に沿う方向（紙面下方向）に長く延びている。
【００２２】
半導体層８のＬ字状部８ａおよびＵ字状部８ｂの両端にコンタクトホール９，１０が形成され、一方のコンタクトホール９はデータ線３と半導体層８のソース領域とを電気的に接続するソースコンタクトホールとなり、他方のコンタクトホール１０はドレイン電極１１（輪郭を２点鎖線で示す）と半導体層８のドレイン領域とを電気的に接続するドレインコンタクトホールとなっている。すなわち、Ｌ字状部８ａの両側に形成されるソースコンタクトホール９とドレインコンタクトホール１０とは、走査線４を挟んで互いに反対側に配設されている。そして、Ｕ字状部８ｂの両側に形成されるソースコンタクトホール９とドレインコンタクトホール１０とは、どちらもＬ字状部８ａのソースコンタクトホール９に対して走査線４を挟んで反対側に配設されている。すなわち、主走査線４ａ方向に互いに隣接するＴＦＴ２ＡとＴＦＴ２Ｂとのソースコンタクトホール９は、データ線３毎に主走査線４ａを挟んで互いに反対側に交互に配設されている。この配置は、ＴＦＴ２ＡとＴＦＴ２Ｂとにおいて、データ線３に交差する主走査線４ａと半導体層８との交差する回数がデータ線３毎に奇数回（ＴＦＴ２ＡがＬ字状部８ａにより１回）と偶数回（ＴＦＴ２ＢがＵ字状部８ｂにより２回）とに交互に配設させておくことにより実現される。また、ＴＦＴ２ＡとＴＦＴ２Ｂとは、チャネル領域のゲート長の合計が互いに同一に設定されているとともに、ＴＦＴ２ａ、２ｂ、２ｃ、２ｄの各チャネル領域におけるゲート長は全て同じに設定されている。
【００２３】
また、ドレイン電極１１上のドレインコンタクトホール１０が設けられた側と反対側の端部には、ドレイン電極１１と画素電極１とを電気的に接続するための画素コンタクトホール１２が形成されている。
【００２４】
本実施の形態におけるＴＦＴ２Ａは、半導体層８のＬ字状部８ａで主走査線４ａおよび分岐走査線４ｂに交差しているとともに、ＴＦＴ２Ｂは、半導体層８のＵ字状部８ｂで主走査線４を２回交差しており、前述したように、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成する。また、容量線６は走査線４に沿って紙面横方向に並ぶ画素を貫くように延びるとともに、分岐した一部６ａがデータ線３に沿って紙面縦方向に延びている。そこで、ともにデータ線３に沿って長く延びる半導体層８と容量線６とによって蓄積容量５が形成されている。
【００２５】
［液晶装置の全体構成］
次に、本実施形態のＴＦＴアレイ基板７を用いた液晶装置４０の全体構成について図３および図４を用いて説明する。
【００２６】
図３および図４において、ＴＦＴアレイ基板７の上には、シール材２８がその縁に沿って設けられており、その内側に並行して額縁としての遮光膜２９が設けられている。シール材２８の外側の領域には、データ線駆動回路３０および外部回路接続端子３１がＴＦＴアレイ基板７の一辺に沿って設けられており、走査線駆動回路３２がこの一辺に隣接する２辺に沿って設けられている。走査線４に供給される走査信号遅延が問題にならないのならば、走査線駆動回路３２は片側だけでも良いことは言うまでもない。また、データ線駆動回路３０を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線３は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線３は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線３を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。さらに、ＴＦＴアレイ基板７の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路３２間をつなぐための複数の配線３３が設けられている。また、対向基板１５のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板７と対向基板１５との間で電気的導通をとるための導通材３４が設けられている。そして、シール材２８とほぼ同じ輪郭を持つ対向基板１５が当該シール材２８によりＴＦＴアレイ基板７に固着されている。
【００２７】
［液晶装置要部の製造プロセス］
次に、本実施形態における液晶装置要部の製造プロセスについて、図５を参照して説明する。
【００２８】
図５においては、画素内のＴＦＴ２Ａ、２Ｂ（ＮチャネルＴＦＴ）及び蓄積容量５の製造工程を説明するものである。
図５の（ａ）に示されるように、第１工程として、ガラス基板４１上に絶縁層４２を形成し、その上に、アモルファスのシリコン層を積層する。その後、シリコン層に対して例えばレーザアニール処理等の加熱処理を施すことにより、アモルファスのシリコン層を再結晶させ、結晶性のポリシリコン層である半導体層８を形成する。
【００２９】
次に、図２および図５の（ｂ）に示されるように、第２工程として、第１工程で形成された半導体層８をパターニングする。このとき、半導体層８には、図２に示すように、後述する工程で形成するソースコンタクトホール９とドレインコンタクトホール１０との間に、ＴＦＴ２Ａの場合、後述する工程で形成する主走査線４ａおよび分岐走査線４ｂに交差するＬ字状部８ａを形成し、ＴＦＴ２Ｂの場合、主走査線４ａを２度交差するＵ字状部８ｂを形成しておく。さらに、半導体層８の上に上記ゲート絶縁層４４を積層する。このゲート絶縁層４４の厚さは、例えば１００〜１５０ｎｍ程度である。
【００３０】
次に、図５の（ｃ）に示されるように、第３工程として、表示領域のうち、接続部４５及び蓄積容量の下部電極４６となるべき領域以外の領域をレジスト４７でマスク処理する。一方、周辺領域においては、その全面をレジスト４７でマスク処理する。そして、双方の領域におけるマスク処理の後、例えば、ドナーとしてのＰＨ3／Ｈ2イオンをゲート絶縁層４４を介して半導体層８にドーピングする。このときのドーピング条件は、例えば、31Ｐのドーズ量が３×１０14〜５×１０14／ｃｍ2程度であり、エネルギーとしては、８０ｋｅＶ程度が必要とされる。この第３工程により、上記接続部４５及び下部電極４６が形成される。
【００３１】
次に、図５の（ｄ）に示されるように、第４工程として、上記ＰＨ3／Ｈ2イオンをドーピング後、レジスト４７を剥離し、その後、夫々のＴＦＴにおけるゲート電極である走査線４（主走査線４ａおよび分岐走査線４ｂ）および容量線６を形成する。これらの形成は、例えば、金属をスパッタ又は真空蒸着した後、レジストで当該走査線等のパターンを形成し、走査線等に供される部分以外をドライエッチングすることにより行う。
【００３２】
そして、走査線４（主走査線４ａおよび分岐走査線４ｂ）および容量線６の形成後、表示領域内の下部電極４６に相当する領域に夫々レジスト４８を塗布してマスク処理した後、再度、ＰＨ3／Ｈ2イオンをドーピングする。このときのドーピング条件は、例えば、31Ｐのドーズ量が５×１０14〜７×１０14／ｃｍ2程度であり、エネルギーとしては、８０ｋｅＶ程度必要とされる。上側電極へのドーピングは下部電極への注入量に比べて少ない。以上の第４工程により、ＴＦＴ２Ａ、２Ｂとしてのソース領域４９とチャネル領域５０とドレイン領域５１とが形成される。
【００３３】
最後に、図５の（ｅ）に示されるように、第５工程として、レジスト４８を剥離した後、第１層間絶縁層５２を積層し、その後、コンタクトホール９及び１０となる位置を開孔し、アルミニウムを蒸着した後に、各電極のパターンをレジストでパターニングしてドライエッチングにより、ドレイン電極１１並びにデータ線３を形成する。
【００３４】
上記のコンタクトホールを開孔する工程においては、図２に示すように、ＴＦＴ２Ａの場合、ソースコンタクトホール９及びドレインコンタクトホール１０を、主走査線４ａを挟んで互いに反対側に配設させておくとともに、ＴＦＴ２Ｂの場合、ソースコンタクトホール９及びドレインコンタクトホール１０を、隣接するＴＦＴ２Ａのソースコンタクトホール９に対して主走査線４ａを挟んで両方とも反対側に配設しておく。
【００３５】
その後、第２層間絶縁層５３を積層して画素コンタクトホール１２となる位置を開孔し、その上の所定の領域に画素電極１を蒸着等により形成して図１および図２に示すＴＦＴ２Ａ、２Ｂが完成する。その後は、対向基板１５に対向電極を形成し、図４に示すように、当該ＴＦＴアレイ基板７と対向基板１５との間に液晶１６を充填する等の処理を経て液晶装置４０が完成する。
【００３６】
また、第３工程において、ゲート絶縁膜４４形成後にＰＨ3／Ｈ2イオンを注入するので、半導体層８がイオン注入により破損することが少なく、更に高いエネルギーでイオン注入を行うので短時間で接続部４５及び下部電極４６を製造することができる。
更にコンタクトホール１２及び１０により画素電極１との導通を図るのでドレイン領域５１と接続部４５と画素電極１とを電気的に確実に接続することができる。
【００３７】
本実施形態では、上述した半導体層８をパターニングして選択的に除去する際に、図６に示すように、画素領域６０における隣接するデータ線３のソースコンタクトホール９間に半導体層８のパターン残り８ｐ（図中の破線領域）が生じてしまっても、主走査線４ａ方向に互いに隣接するＴＦＴ２Ａ、２Ｂのソースコンタクトホール９を、データ線３毎に主走査線４ａを挟んで互いに反対側に交互に配設させるので、少なくとも一方のＴＦＴ（図６では、ＴＦＴ２Ａ）はトランジスタ構造が壊れず、機能を維持することができる。
【００３８】
また、図９に示す従来例では、半導体層１０８のパターン残りが図６のように残った場合、パターン残りがｎ型にドーピングされて低抵抗になり、隣り合うデータ線１０３がソースコンタクトホール１０９を介して電気的に接続されてしまい、データ線間ショートとなる。さらに、隣の画素のソースコンタクトホール１０９とドレインコンタクトホール１１０とが電気的に接続しても、同様にデータ線間ショートになってしまう。これに対して、本実施形態では、半導体層８のパターン残り８ｐが図６に示すように残った場合、走査線４下はドーピングされていないので、主走査線４ａ下のパターン残り８ｐはｎ型にドーピングされず、高抵抗となるため、電気的に導通することはなく、データ線間ショートになることがないとともに、隣の画素のソースコンタクトホール９とドレインコンタクトホール１０とが電気的に接続しても同様にデータ線間ショートになることがなくなる。
【００３９】
また、隣接するＴＦＴ２Ａ、２Ｂのソースコンタクトホール９を主走査線４ａに対して同じ側に配設した場合に比べてソースコンタクトホール９間距離を離すことができ、パターン残りによる隣接データ線間ショートを低減することができる。
【００４０】
また、ＴＦＴ２ＡとＴＦＴ２Ｂとは、互いにダブルゲート構造、すなわち同数のチャネル領域（２つのチャネル領域）を有しているので、各ＴＦＴのトランジスタ特性が揃ってＴＦＴ２Ａ、２Ｂの良好な動作バランスが得られる。
【００４１】
さらに、ＴＦＴ２ＡとＴＦＴ２Ｂとは、チャネル領域のゲート長の合計が互いに同一に設定されているとともに、ＴＦＴ２ａ、２ｂ、２ｃ、２ｄの各チャネル領域におけるゲート長は全て同じに設定されているので、各画素毎のＴＦＴおよび各チャネル領域毎に形成されるＴＦＴの特性が均一になり全体としてＴＦＴのトランジスタ特性を均一化することができ、液晶装置等に適用した場合に表示品質を向上させることができる。
【００４２】
次に、本発明に係る第２実施形態および第３実施形態を、図７および図８を参照しながら説明する。
【００４３】
第２実施形態と第１実施形態との異なる点は、第１実施形態では、ＴＦＴ２ＢがＵ字状部８ｂと主走査線４ａとを２度交差させてデュアルゲート構造としているのに対し、第２実施形態では、図７に示すように、分岐走査線４ｂとは別に主走査線４ａから分岐した分岐走査線４ｃ、４ｄと交差するように半導体層８のＬ字状部８ｃを形成したＴＦＴ２ＣをＴＦＴ２Ｂの代わりに備えている点である。
【００４４】
すなわち、第２実施形態では、ＴＦＴ２ＡのＬ字状部８ａと異なって主走査線４ａと交差しないＬ字状部８ｃが形成され、Ｌ字状部８ｃの一端にはＴＦＴ２Ａのソースコンタクトホール９に対して主走査線４ａを挟んで反対側にＴＦＴ２Ｃのソースコンタクトホール９が形成されている。したがって、ＴＦＴ２Ｃは、分岐走査線４ｃ、４ｄにＬ字状部８ｃが交差して２つのチャネル領域が形成されることにより、２つのＴＦＴ２ｅ、２ｆが互いのソース領域およびドレイン領域を共通にして直列に接続されたデュアルゲート構造を有するものである。
【００４５】
また、第３実施形態と第１実施形態との異なる点は、第１実施形態では、ＴＦＴ２Ａ、２ＢのＬ字状部８ａおよびＵ字状部８ｂが走査線４をそれぞれ２度交差しているのに対し、第２実施形態では、図８に示すように、主走査線４ａと１度交差すると共に分岐走査線４ｂと２度交差するように半導体層８のカギ状部８ｄを形成したＴＦＴ２ＤをＴＦＴ２Ａの代わりに備え、さらに、主走査線４ａから分岐走査線４ｂに対して反対側に分岐した別の分岐走査線４ｅに３度交差するように半導体層８の逆Ｓ字状部８ｅを形成したＴＦＴ２ＥをＴＦＴ２Ｂの代わりに備えている点である。
【００４６】
すなわち、ＴＦＴ２Ｄは、主走査線４ａおよび分岐走査線４ｂにカギ状部８ｄが交差して３つのチャネル領域が形成されることにより、３つのＴＦＴ２ｇ、２ｈ、２ｉが互いのソース領域およびドレイン領域を共通にして直列に接続されたトリプルゲート構造を有するものである。また、ＴＦＴ２Ｅは、分岐走査線４ｅに逆Ｓ字状部８ｅが交差して３つのチャネル領域が形成されることにより、３つのＴＦＴ２ｊ、２ｋ、２ｌが互いのソース領域およびドレイン領域を共通にして直列に接続されたトリプルゲート構造を有するものである。
【００４７】
なお、第２、第３実施形態では、主走査線４ａと半導体層８との交差する回数がＴＦＴ２ＡおよびＴＦＴ２Ｅの場合は１回（奇数回）であるとともに、ＴＦＴ２ＣおよびＴＦＴ２Ｄの場合は０回（偶数回）となっている。
【００４８】
また、第２実施形態のＴＦＴ２ＡとＴＦＴ２Ｃとは、チャネル領域のゲート長の合計が互いに同一に設定されているとともに、ＴＦＴ２ａ、２ｂ、２ｅ、２ｆの各チャネル領域におけるゲート長は全て同じに設定されている。同様に、第３実施形態のＴＦＴ２ＥとＴＦＴ２Ｄとは、チャネル領域のゲート長の合計が互いに同一に設定されているとともに、ＴＦＴ２ｇ、２ｈ、２ｉ、２ｊ、２ｋ、２ｌの各チャネル領域におけるゲート長は全て同じに設定されている。
【００４９】
これらの第２、第３実施形態においても、隣接するデータ線３のＴＦＴ２Ａ、２ＥとＴＦＴ２Ｃ、２Ｄとのソースコンタクトホール９が、互いに主走査線４ａを挟んで互いに反対側に配設されているので、第１実施形態と同様に、半導体層８のパターン残りが生じてしまっても、少なくとも一方のＴＦＴはトランジスタ構造が壊れず、機能を維持することができ、また、隣接するデータ線３のソースコンタクトホール９間距離を離すことができ、パターン残りによる隣接データ線間ショートを低減することができる。
【００５０】
また、第２実施形態では、ＴＦＴ２ＡおよびＴＦＴ２Ｃがどちらも２つのチャネル領域を有するデュアルゲート構造であり、また第３実施形態では、ＴＦＴ２ＥおよびＴＦＴ２Ｄがどちらも３つのチャネル領域を有するトリプルゲート構造であるので、第２，第３実施形態ともトランジスタの良好な動作バランスが得られる。さらに、第２，第３実施形態とも、第１実施形態と同様に、チャネル領域のゲート長の合計が同じに設定されていると共に、各チャネル領域のゲート長が全て同一に設定されているので、各ＴＦＴの特性ばらつきを低減することができる。
【００５１】
【発明の効果】
以上、詳細に説明したように、本発明によれば、走査線方向に互いに隣接する薄膜トランジスタのソースコンタクトホールを、データ線毎に走査線を挟んで互いに反対側に交互に配設させるので、同じ側に配設した場合に比べてソースコンタクトホール間距離を離すことができ、パターン残りによる隣接データ線間ショートを低減することができると共に、両ソースコンタクトホールにわたってパターン残りが存在しても、少なくとも一方のＴＦＴはトランジスタ構造が壊れず、機能を維持することができる。
【図面の簡単な説明】
【図１】 本発明に係る第１実施形態における液晶装置の等価回路図である。
【図２】 本発明に係る第１実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図３】 本発明に係る第１実施形態における液晶装置の全体構成を示す平面図である。
【図４】 図３のＨ−Ｈ線矢視断面図である。
【図５】 本発明に係る第１実施形態における液晶装置の画素内のＴＦＴ及び蓄積容量の製造工程を示す図２のＡ−Ａ線矢視断面図である。
【図６】 本発明に係る第１実施形態における液晶装置の画素構成を示すパターン残りが生じた際の要部の拡大平面図である。
【図７】 本発明に係る第２実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図８】 本発明に係る第３実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図９】 本発明に係る従来例におけるＴＦＴアレイ基板の画素構成を示す要部の拡大平面図である。
【符号の説明】
１ 画素電極
２Ａ、２Ｂ ＴＦＴ（薄膜トランジスタ）
３ データ線
４ 走査線
４ａ 主走査線
４ｂ、４ｃ、４ｄ、４ｅ 分岐走査線
５ 蓄積容量
６ 容量線
７ ＴＦＴアレイ基板（アクティブマトリクス基板）
８ 半導体層
８ａ、８ｃ Ｌ字状部
８ｄ カギ状部
８ｅ 逆Ｓ字状部
８ｐ パターン残り
９ ソースコンタクトホール
１０ ドレインコンタクトホール
１１ ドレイン電極
１２ 画素コンタクトホール
１５ 対向基板
１６ 液晶
４０ 液晶装置（電気光学装置）
４４ ゲート絶縁層（ゲート絶縁膜）
４９ ソース領域
５０ チャネル領域
５１ ドレイン領域
５２ 第１層間絶縁層（層間絶縁膜）
６０ 画素領域
Claims (7)
- マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線および前記データ線に接続された薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記薄膜トランジスタのドレイン領域に導電接続された画素電極とを有するアクティブマトリクス基板であって、
前記薄膜トランジスタは、前記走査線にゲート絶縁膜を介して対向する少なくとも一つのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域とが形成される半導体層と、前記ドレイン領域に接続されるドレインコンタクトホールと、前記走査線に交差するデータ線上に配され前記ソース領域に接続されるソースコンタクトホールとを有し、
前記チャネル領域は不純物を含まない領域であり、
前記走査線方向に互いに隣接する前記画素領域に形成された前記薄膜トランジスタのソースコンタクトホールは、前記データ線毎に走査線を挟んで互いに反対側に交互に配設されていることを特徴とするアクティブマトリクス基板。 - 前記走査線方向に互いに隣接する前記薄膜トランジスタは、前記データ線に交差する前記走査線と前記半導体層との交差する回数がデータ線毎に奇数回と偶数回とに交互に配設されていることを特徴とする請求項１記載のアクティブマトリクス基板。
- 前記走査線方向に互いに隣接する薄膜トランジスタは、互いに同数の前記チャネル領域を有していることを特徴とする請求項１または２記載のアクティブマトリクス基板。
- 前記走査線方向に互いに隣接する薄膜トランジスタは、前記チャネル領域のゲート長の合計が互いに同一であることを特徴とする請求項１から３のいずれかに記載のアクティブマトリクス基板。
- 前記走査線方向に互いに隣接する薄膜トランジスタは、前記各チャネル領域のゲート長が互いに同一であることを特徴とする請求項１から４のいずれかに記載のアクティブマトリクス基板。
- 互いに対向する一対の基板間に電気光学材料を有する電気光学装置であって、前記一対の基板のうちの一方が、請求項１から５のいずれかに記載のアクティブマトリクス基板であることを特徴とする電気光学装置。
- マトリクス状に形成された複数の走査線及び複数のデータ線と、前記走査線および前記データ線に接続された薄膜トランジスタと、前記走査線と前記データ線で区画された画素領域に形成され前記薄膜トランジスタのドレイン領域に導電接続された画素電極とを有するアクティブマトリクス基板の製造方法であって、
基板上に半導体層を形成する工程と、前記半導体層上に前記薄膜トランジスタのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に前記走査線を形成する工程と、前記走査線をマスクにして前記半導体層に不純物を導入して前記薄膜トランジスタのソース領域およびドレイン領域を形成する工程と、前記走査線上に層間絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記層間絶縁膜に対して前記薄膜トランジスタのソースコンタクトホールを開孔する工程と、前記ゲート絶縁膜及び前記層間絶縁膜に対して前記ドレインコンタクトホールを開孔する工程と、前記ソースコンタクトホールを介して前記半導体層のソース領域に接続されるように前記層間絶縁膜上に前記データ線を形成する工程とを含み、
前記ソースコンタクトホールを開孔する工程は、前記走査線方向に互いに隣接する隣接する前記画素領域に形成された前記薄膜トランジスタのソースコンタクトホールを、前記データ線毎に走査線を挟んで互いに反対側に交互に配設させることを特徴とするアクティブマトリクス基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000073069A JP3810247B2 (ja) | 2000-03-15 | 2000-03-15 | アクティブマトリクス基板とその製造方法、および電気光学装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000073069A JP3810247B2 (ja) | 2000-03-15 | 2000-03-15 | アクティブマトリクス基板とその製造方法、および電気光学装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001264803A JP2001264803A (ja) | 2001-09-26 |
| JP3810247B2 true JP3810247B2 (ja) | 2006-08-16 |
Family
ID=18591375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000073069A Expired - Lifetime JP3810247B2 (ja) | 2000-03-15 | 2000-03-15 | アクティブマトリクス基板とその製造方法、および電気光学装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3810247B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100406971C (zh) * | 2004-02-03 | 2008-07-30 | 友达光电股份有限公司 | 主动元件阵列基板及其具有此种基板的液晶显示面板 |
-
2000
- 2000-03-15 JP JP2000073069A patent/JP3810247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001264803A (ja) | 2001-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6475837B2 (en) | Electro-optical device | |
| JP3708637B2 (ja) | 液晶表示装置 | |
| KR100271067B1 (ko) | 액정표시장치 및 그 제조 방법 | |
| JP3267011B2 (ja) | 液晶表示装置 | |
| CN1873989B (zh) | 薄膜晶体管以及制造薄膜晶体管基板的方法 | |
| KR100209277B1 (ko) | 박막트랜지스터 어레이 기판 및 그 제조방법 | |
| KR100384672B1 (ko) | 액정 표시 장치 | |
| US8279389B2 (en) | Liquid crystal display device having storage lines overlapping active layers formed of polysilicon material | |
| JP3808107B2 (ja) | 液晶表示装置及びその製造方法 | |
| US5506165A (en) | Method of manufacturing liquid-crystal display panel | |
| JP3794240B2 (ja) | アクティブマトリクス基板とその製造方法、電気光学装置とその製造方法及び電子機器 | |
| JP3810247B2 (ja) | アクティブマトリクス基板とその製造方法、および電気光学装置 | |
| JP3989666B2 (ja) | アクティブマトリクス基板とその製造方法、及び電気光学装置とその製造方法 | |
| JP2898509B2 (ja) | アクティブマトリックス基板及びその製造方法 | |
| JP4077590B2 (ja) | 薄膜トランジスタとその製造方法、アクティブマトリクス基板とその製造方法、および電気光学装置 | |
| JP3216053B2 (ja) | 液晶表示装置 | |
| JPH0682834A (ja) | アクティブマトリクスパネル | |
| KR100339346B1 (ko) | 액정표시소자제조방법 | |
| JP3895517B2 (ja) | アクティブマトリクス基板の製造方法、及び電気光学装置の製造方法 | |
| KR100701068B1 (ko) | 에프에프에스 모드 액정표시소자의 픽셀구조 | |
| JPH11153812A (ja) | アクティブマトリクス基板 | |
| JP2002006341A (ja) | 液晶装置およびその製造方法 | |
| JP4167796B2 (ja) | 液晶装置およびその製造方法ならびに電子機器 | |
| KR100551436B1 (ko) | 박막 트랜지스터 액정표시장치 및 그의 제조방법 | |
| JP2000305111A (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060117 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060317 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060509 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060523 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3810247 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090602 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120602 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130602 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130602 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140602 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |