JP2017034060A - 半導体装置及び表示装置 - Google Patents
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Abstract
【課題】半導体装置を小型化すること、或いは、表示領域の額縁領域を狭小化すること。【解決手段】一実施形態の半導体装置は、第1及び第2ゲート電極と、半導体層と、出力電極と、半導体層及び出力電極の間に形成された絶縁層とを備えている。半導体層は、p型トランジスタの第1ソース領域及び第1ドレイン領域と、第1ソース領域と第1ドレイン領域との間に形成され第1ゲート電極と対向する第1チャネル領域と、n型トランジスタの第2ソース領域及び第2ドレイン領域と、第2ソース領域と第2ドレイン領域との間に形成され第2ゲート電極と対向する第2チャネル領域とを有する。この半導体装置において、第1及び第2ドレイン領域は互いに接しており、絶縁層は第1及び第2ドレイン領域のいずれか一方に通じる孔部を有し、出力電極は孔部を通じて第1及び第2ドレイン領域のいずれか一方と接触している。【選択図】図3
Description
本発明の実施形態は、半導体装置及び表示装置に関する。
近年、例えば液晶表示素子や有機エレクトロルミネッセンス表示素子を用いた表示装置において、画像が表示される表示領域の周囲の額縁領域の狭小化が求められている。
額縁領域には、表示領域に形成された画素を駆動するためのドライバなどの周辺回路が形成されている。例えば、周辺回路は、p型トランジスタとn型トランジスタとを含むCMOS回路を備えている。このCMOS回路などの半導体装置を小型化すれば、額縁領域の狭小化に寄与し得る。
額縁領域には、表示領域に形成された画素を駆動するためのドライバなどの周辺回路が形成されている。例えば、周辺回路は、p型トランジスタとn型トランジスタとを含むCMOS回路を備えている。このCMOS回路などの半導体装置を小型化すれば、額縁領域の狭小化に寄与し得る。
なお、小型化された半導体装置は、表示装置の周辺回路としてだけでなく、他種のデバイスの回路に利用した場合であっても、当該デバイスの小型化などの好適な作用をもたらし得る。
本発明の一態様における目的は、半導体装置を小型化すること、或いは、表示領域の額縁領域を狭小化することである。
一実施形態に係る半導体装置は、第1ゲート電極及び第2ゲート電極と、半導体層と、出力電極と、絶縁層とを備えている。上記半導体層は、p型トランジスタの第1ソース領域及び第1ドレイン領域と、上記第1ソース領域と上記第1ドレイン領域との間に形成され、上記第1ゲート電極と対向する第1チャネル領域と、n型トランジスタの第2ソース領域及び第2ドレイン領域と、上記第2ソース領域と上記第2ドレイン領域との間に形成され、上記第2ゲート電極と対向する第2チャネル領域と、を有する。上記出力電極は、上記第1ドレイン領域及び上記第2ドレイン領域に生じる電圧を出力する。上記絶縁層は、上記半導体層及び上記出力電極の間に形成されている。この半導体装置において、上記第1ドレイン領域及び上記第2ドレイン領域は互いに接しており、上記絶縁層は上記第1ドレイン領域及び上記第2ドレイン領域のいずれか一方に通じる孔部を有し、上記出力電極は上記孔部を通じて上記第1ドレイン領域及び上記第2ドレイン領域のいずれか一方と接触している。
一実施形態に係る表示装置は、画像が表示される表示領域において画素ごとに設けられたスイッチング素子と、上記スイッチング素子に接続された配線と、上記表示領域の外において上記配線に接続された上記半導体装置とを備えている。
いくつかの実施形態につき、図面を参照しながら説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
各実施形態においては、表示装置の一例として、液晶表示素子を用いた表示パネルを備える表示装置を開示する。ただし、各実施形態は、液晶表示素子以外の表示素子を用いた表示装置に対する、各実施形態にて開示される個々の技術的思想の適用を妨げるものではない。このような表示装置としては、例えば有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、或いは電気泳動素子等を有する電子ペーパ型の表示装置などが挙げられる。
(第1実施形態)
第1実施形態について説明する。
図1は、本実施形態に係る表示装置1の概略的な構成を示す平面図である。表示装置1は、アレイ基板AR(第1基板)及び対向基板CT(第2基板)を含む表示パネル2を備えている。図1の例において、アレイ基板ARは対向基板CTよりもサイズが大きい。アレイ基板AR及び対向基板CTは、3辺を揃えて貼り合わされている。
第1実施形態について説明する。
図1は、本実施形態に係る表示装置1の概略的な構成を示す平面図である。表示装置1は、アレイ基板AR(第1基板)及び対向基板CT(第2基板)を含む表示パネル2を備えている。図1の例において、アレイ基板ARは対向基板CTよりもサイズが大きい。アレイ基板AR及び対向基板CTは、3辺を揃えて貼り合わされている。
表示パネル2は、アレイ基板ARと対向基板CTとが重なる領域において、画像表示のための画素PXが形成された表示領域DAと、表示領域DAの周囲の周辺領域FA(額縁領域)とを有している。さらに、表示パネル2は、アレイ基板ARと対向基板CTとが重ならない非対向領域NA(端子領域)を有している。例えば、異なる色に対応する複数の画素PXによって、カラー表示のための1つの画素が構成される。画素PXは、副画素と呼ばれることもある。
アレイ基板ARは、表示領域DAにおいて、第1方向Xに沿って延びるとともに第2方向Yに沿って並ぶ複数の走査線Gと、第2方向Yに沿って延びるとともに第1方向Xに沿って並ぶ複数の信号線Sとを備えている。各画素PXは、例えば、隣り合う2本の走査線Gと隣り合う2本の信号線Sとによって区画されている。
各画素PXにおいて、アレイ基板ARは、走査線G及び信号線Sと電気的に接続されたスイッチング素子SWと、スイッチング素子SWと電気的に接続された画素電極PEとを備えている。画素電極PEは、複数の画素PXに対して共通に設けられた共通電極CEとの間で、液晶層LCを駆動するための電界を形成する。共通電極CEは、対向基板CTに設けられても良いし、アレイ基板ARに設けられても良い。液晶層LCは、アレイ基板AR及び対向基板CTの間に封入されている。
さらに、アレイ基板ARは、各走査線Gと電気的に接続されたゲートドライバGDと、各信号線Sと電気的に接続されたソースドライバSDとを備えている。図1の例において、ゲートドライバGDは、周辺領域FAにおいて表示領域DAの第2方向Yに沿う一方の辺に沿って設けられ、ソースドライバSDは、周辺領域FAにおいて表示領域DAと非対向領域NAとの間に設けられている。ゲートドライバGD及びソースドライバSDは、他の態様で表示パネル2に設けられても良い。例えば、ゲートドライバGDは、表示領域DAを挟んだ両側に設けられても良い。この場合において、非対向領域NAの側から偶数番目の走査線Gが一方のゲートドライバGDに接続され、奇数番目の走査線Gが他方のゲートドライバGDに接続されても良い。
非対向領域NAには、表示ドライバとして機能するドライバIC3が実装されている。ドライバIC3は、複数の接続配線Lを介してゲートドライバGD及びソースドライバSDと電気的に接続されている。
さらに、非対向領域NAには、ドライバIC3と電気的に接続された複数の接続端子Pが形成されている。接続端子Pには、表示装置1が実装される電子機器のメインボードなどと表示装置1とを接続するためのフレキシブル配線基板が接続される。
さらに、非対向領域NAには、ドライバIC3と電気的に接続された複数の接続端子Pが形成されている。接続端子Pには、表示装置1が実装される電子機器のメインボードなどと表示装置1とを接続するためのフレキシブル配線基板が接続される。
図2は、表示パネル2の一部を拡大して示す図である。ゲートドライバGDは、走査線Gに走査信号を順次供給するバッファBFを備えている。バッファBFは、各走査線Gに対して1つずつ設けられている。図2の例においては、バッファBFが第2方向Yに並んでいる。
ゲートドライバGDは、バッファBFの他にも、シフトレジスタSRを備えている。シフトレジスタSRは、バッファBFに対して1つずつ設けられている。ゲートドライバGDは、このシフトレジスタSRにより、走査線Gに走査信号を供給させるための制御信号を、各バッファBFに供給する。
シフトレジスタSRは、少なくとも1つのインバータINVを含んでいる。本実施形態において開示するインバータINVは、半導体装置の一例である。インバータINVを含め、ゲートドライバGDを構成する要素は、いずれも表示領域DAに形成されたスイッチング素子SWなどの要素の製造プロセスにおいて、これら表示領域DAの要素とともに周辺領域FAに形成される。
シフトレジスタSRは、少なくとも1つのインバータINVを含んでいる。本実施形態において開示するインバータINVは、半導体装置の一例である。インバータINVを含め、ゲートドライバGDを構成する要素は、いずれも表示領域DAに形成されたスイッチング素子SWなどの要素の製造プロセスにおいて、これら表示領域DAの要素とともに周辺領域FAに形成される。
インバータINVの構造につき、図3及び図4を用いて説明する。図3は、インバータINVの構造例を概略的に示す平面図である。図4は、図3におけるIV−IV線に沿う断面の一例を概略的に示す図である。
図3及び図4に示すように、インバータINVは、半導体層SCと、第1ゲート電極GE1と、第2ゲート電極GE2と、第1配線SL1と、第2配線SL2と、出力電極OEとを備えている。
図3及び図4に示すように、インバータINVは、半導体層SCと、第1ゲート電極GE1と、第2ゲート電極GE2と、第1配線SL1と、第2配線SL2と、出力電極OEとを備えている。
図4に示すように、半導体層SCは、例えばガラス基板である絶縁基板4の主面4aに形成されている。主面4aは対向基板CTと向い合う面であり、この主面4aの上方に図1に示したスイッチング素子SWや画素電極PEが形成されている。半導体層SCは、例えばアモルファスシリコンやポリシリコンによって形成することができる。半導体層SCと絶縁基板4の主面4aとの間に他の層が介在しても良い。
半導体層SCは、ゲート絶縁膜として機能する第1絶縁層5によって覆われている。第1ゲート電極GE1及び第2ゲート電極GE2は、第1絶縁層5の上に形成され、半導体層SCと対向している。第1ゲート電極GE1及び第2ゲート電極GE2は、第1絶縁層5の上に形成された第2絶縁層6によって覆われている。
半導体層SCは、第1ゲート電極GE1と対向する第1チャネル領域10と、第2ゲート電極と対向する第2チャネル領域20とを有している。さらに、半導体層SCは、第1チャネル領域10を挟む位置に形成された第1ソース領域11及び第1ドレイン領域12と、第2チャネル領域20を挟む位置に形成された第2ソース領域21及び第2ドレイン領域22とを有している。
図3及び図4の例において、第1ドレイン領域12及び第2ドレイン領域22は、いずれも第1チャネル領域10及び第2チャネル領域20の間に形成されている。第1ドレイン領域12及び第2ドレイン領域22は、互いに接している。
例えば図3中に1点鎖線で示す第1拡散領域A1に第1導電型の不純物イオンを注入することにより、第1ソース領域11及び第1ドレイン領域12には第1導電型の不純物イオンがドープされている。また、例えば図3中に2点鎖線で示す第2拡散領域A2に第2導電型の不純物イオンを注入することにより、第2ソース領域21及び第2ドレイン領域22には第2導電型の不純物イオンがドープされている。
例えば図3中に1点鎖線で示す第1拡散領域A1に第1導電型の不純物イオンを注入することにより、第1ソース領域11及び第1ドレイン領域12には第1導電型の不純物イオンがドープされている。また、例えば図3中に2点鎖線で示す第2拡散領域A2に第2導電型の不純物イオンを注入することにより、第2ソース領域21及び第2ドレイン領域22には第2導電型の不純物イオンがドープされている。
本実施形態においては、第1導電型がp型であり、第2導電型がn型である場合を想定する。p型の不純物イオンとしては、例えばボロン(B)イオンを用いることができる。n型の不純物イオンとしては、例えばリン(P)イオンを用いることができる。例えば、第1チャネル領域10にはn型の不純物イオンが低濃度(n−)にドープされ、第2チャネル領域20にはp型の不純物イオンが低濃度(p−)にドープされている。
第1ドレイン領域12と第2ドレイン領域22とが互いに接しているために、第1ドレイン領域12と第2ドレイン領域22との境界部分においては、pn接合によりダイオードDが形成される。
第1配線SL1は、第1絶縁層5及び第2絶縁層6を貫通する第1コンタクトホールCH1を通じて第1ソース領域11に接触している。第2配線SL2は、第1絶縁層5及び第2絶縁層6を貫通する第2コンタクトホールCH2を通じて第2ソース領域21に接触している。出力電極OEは、第1絶縁層5及び第2絶縁層6を貫通する第3コンタクトホールCH3を通じて第2ドレイン領域22に接触している。第3コンタクトホールCH3は、孔部の一例である。
第1配線SL1は、第1絶縁層5及び第2絶縁層6を貫通する第1コンタクトホールCH1を通じて第1ソース領域11に接触している。第2配線SL2は、第1絶縁層5及び第2絶縁層6を貫通する第2コンタクトホールCH2を通じて第2ソース領域21に接触している。出力電極OEは、第1絶縁層5及び第2絶縁層6を貫通する第3コンタクトホールCH3を通じて第2ドレイン領域22に接触している。第3コンタクトホールCH3は、孔部の一例である。
第1ゲート電極GE1、第2ゲート電極GE2、第1配線SL1、及び第2配線SL2は、例えば単層構造或いは積層構造の金属線である。積層構造としては、例えばMAMやTATが挙げられる。ここで、MAMは、Mo(モリブデン)/Al(アルミニウム)/Moの略称であり、酸化され易いAl層を酸化されにくいMo層で挟み込んだ構造である。一方、TATは、Ti(チタン)/Al/Tiの略称であり、酸化され易いAl層を酸化されにくいTi層で挟み込んだ構造である。Al層としては、例えば、Al・Nd(アルミニウム−ネオジウム系合金)などのアルミニウム系合金を用いることができる。
以上のようなインバータINVにおいては、第1チャネル領域10、第1ソース領域11、第1ドレイン領域12、第1ゲート電極GE1、及び第1配線SL1により、第1導電型(p型)の第1トランジスタTR1が構成される。また、第2チャネル領域20、第2ソース領域21、第2ドレイン領域22、第2ゲート電極GE2、及び第2配線SL2により、第2導電型(n型)の第2トランジスタTR2が構成される。第1配線SL1は第1トランジスタTR1のソース電極として機能し、第2配線SL2は第2トランジスタTR2のソース電極として機能する。さらに、出力電極OEは、第1トランジスタTR1及び第2トランジスタTR2に共通のドレイン電極として機能する。
インバータINVの動作について説明する。図5は、インバータINVの等価回路の一例を示す図である。本実施形態において、インバータINVは、第1トランジスタTR1及び第2トランジスタTR2が直列接続となり、第1トランジスタTR1と第2トランジスタTR2との間に出力電極OEが配置され、出力電極OEと第1トランジスタTR1との間にダイオードDが配置された回路構成を有している。
第1配線SL1には第1電圧VHが供給される。第2配線SL2には第1電圧VHよりも低い第2電圧VLが供給される(VH>VL)。ダイオードDの閾値電圧はVthである。第1ゲート電極GE1及び第2ゲート電極GE2には、同じゲート電圧VGが供給される。例えば、ゲート電圧VGは、第1電圧VHと第2電圧VLとの間でスウィングされる。出力電極OEからは、ゲート電圧VGの変化に応じた出力電圧VOが得られる。
図6は、出力電極OEの出力電圧VOの変化を示す図である。ゲート電圧VGが第1電圧VHであるとき、第1トランジスタTR1がオフとなり、第2トランジスタTR2がオンとなる。この場合、出力電圧VOは、概ね第2電圧VLと一致する。
一方、ゲート電圧VGが第2電圧VLであるとき、第1トランジスタTR1がオンとなり、第2トランジスタTR2がオフとなる。この場合、出力電圧VOは、第1電圧VHからダイオードDの閾値電圧Vthを差し引いた値と概ね一致する。
一方、ゲート電圧VGが第2電圧VLであるとき、第1トランジスタTR1がオンとなり、第2トランジスタTR2がオフとなる。この場合、出力電圧VOは、第1電圧VHからダイオードDの閾値電圧Vthを差し引いた値と概ね一致する。
例えば、出力電極OEには、走査線Gが接続されたバッファBFが直接或いは他の回路素子を介して接続される。すなわち、出力電極OEにはバッファBF等を介して走査線Gが接続されており、走査線Gの電圧は、出力電圧VOに応じて変化する。このような各走査線Gの電圧変化と、各信号線Sに供給される映像信号とに基づいて各画素PXのスイッチング素子SWが選択的にオンオフされ、表示領域DAに画像が表示される。
以上説明した本実施形態によれば、第1トランジスタTR1と第2トランジスタTR2とを1つの半導体層SCにより形成し、さらには1つの第3コンタクトホールCH3を通じてこれらトランジスタTR1,TR2と出力電極OEとを接続している。このような構成であれば、第1トランジスタTR1及び第2トランジスタTR2を別々の半導体層により形成する場合や、同一の半導体層に形成するが別々のコンタクトホールを通じて出力電極OEと接続する場合に比べ、インバータINVを小型化することができる。さらに、小型化されたインバータINVを用いればゲートドライバGDを小型化でき、ひいては周辺領域FAの狭小化を実現できる。
ここで、本実施形態との比較のために、本実施形態とは異なる構造のインバータINVaを図7に示す。図示したインバータINVaは、第3コンタクトホールCH3が第1ドレイン領域12及び第2ドレイン領域22の双方に通じており、かつ出力電極OEがこの第3コンタクトホールCH3を通じて第1ドレイン領域12及び第2ドレイン領域22の双方に接触している点で、本実施形態に係るインバータINVと相違する。
一般に、ドレイン領域と出力電極とのコンタクト抵抗を低減するためには、ドレイン領域と出力電極との接触面積を大きく確保する必要がある。すなわち、図7のインバータINVaにおいて低いコンタクト抵抗を実現するためには、第1ドレイン領域12と出力電極OEとの接触面積、及び、第2ドレイン領域22と出力電極OEとの接触面積のそれぞれを大きくしなければならない。この場合、第3コンタクトホールCH3の開口面積は、出力電極OEと第1ドレイン領域12或いは第2ドレイン領域22とを単独で接続する場合の開口面積のおよそ2倍の面積を要する。
さらに、図7のインバータINVaにおいて、第1ドレイン領域12と第2ドレイン領域22との境界部分にp型及びn型が混在する領域が形成された場合、この領域は真正半導体に近い状態となり、コンタクト抵抗が上昇してしまう。これを回避するには、出力電極OEと第1ドレイン領域12及び第2ドレイン領域22との接触面積を一層増やす必要がある。
一方で、本実施形態に係るインバータINVは、第2ドレイン領域22にのみ出力電極OEが接触している。この場合は、図7の比較例のように第3コンタクトホールCH3の開口面積を広げて接触面積を増やさずとも、出力電極OEと第2ドレイン領域22との低いコンタクト抵抗を実現できる。したがって、本実施形態に係るインバータINVは、図7の比較例よりも小型化の観点から有利である。
以上説明した他にも、本実施形態からは種々の好適な作用を得ることができる。
以上説明した他にも、本実施形態からは種々の好適な作用を得ることができる。
(第2実施形態)
第2実施形態について説明する。ここでは主に第1実施形態との相違点に着目し、第1実施形態と重複する説明を省略することがある。
図8は、本実施形態に係るインバータINVの構造例を概略的に示す平面図である。このインバータINVにおいては、第3コンタクトホールCH3が第1ドレイン領域12に通じている。さらに、出力電極OEが第3コンタクトホールCH3を通じて第1ドレイン領域12に接触している。
第2実施形態について説明する。ここでは主に第1実施形態との相違点に着目し、第1実施形態と重複する説明を省略することがある。
図8は、本実施形態に係るインバータINVの構造例を概略的に示す平面図である。このインバータINVにおいては、第3コンタクトホールCH3が第1ドレイン領域12に通じている。さらに、出力電極OEが第3コンタクトホールCH3を通じて第1ドレイン領域12に接触している。
図8の構造においては、第1ドレイン領域12と第2ドレイン領域22とのpn接合により形成されるダイオードDが、出力電極OEと第2トランジスタTR2との間に位置する。したがって、ゲート電圧VGが第1電圧VHである場合の出力電圧VOは、第2電圧VLにダイオードDの閾値電圧Vthを加えた値と概ね一致する。一方で、ゲート電圧VGが第2電圧VLである場合の出力電圧VOは、第1電圧VHと概ね一致する。
本実施形態であっても、第1実施形態と同様に、インバータINVを小型化することができる。さらに、小型化されたインバータINVを用いればゲートドライバGDを小型化でき、ひいては周辺領域FAの狭小化を実現できる。
(第3実施形態)
第3実施形態について説明する。本実施形態では、第1実施形態にて開示したインバータINVを用いて構成された多段型のインバータを開示する。
図9は、多段型のインバータINVXの等価回路の一例を示す図である。インバータINVXは、複数のインバータINV1〜INVnを備えている。ここに、nは2以上の整数である。
第3実施形態について説明する。本実施形態では、第1実施形態にて開示したインバータINVを用いて構成された多段型のインバータを開示する。
図9は、多段型のインバータINVXの等価回路の一例を示す図である。インバータINVXは、複数のインバータINV1〜INVnを備えている。ここに、nは2以上の整数である。
インバータINV1〜INVnは、いずれも第1実施形態にて開示したインバータINVと同様の構成を備えている。インバータINV1が最前段に位置し、インバータINVnが最後段に位置する。前段のインバータINVの出力電極OEが次段のインバータINVの第1ゲート電極GE1及び第2ゲート電極GE2に接続されている。したがって、前段のインバータINVの出力電圧VOが次段のインバータINVのゲート電圧VGとなる。例えば、インバータINVnの出力電極OEには、バッファBFが直接或いは他の回路素子を介して接続される。
このような構成においては、最前段のインバータINV1を除き、ゲート電圧VGが第2電圧VLと、第1電圧VHから閾値電圧Vthを差し引いた値との間でスウィングする。一般に、pn接合により形成されたダイオードDの閾値電圧Vthは、第1トランジスタTR1及び第2トランジスタTR2をオンオフするための閾値電圧よりも十分に小さい。そのため、閾値電圧Vthにより第1トランジスタTR1及び第2トランジスタTR2が誤作動することはない。
なお、インバータINV1〜INVnの全て或いは一部が、第2実施形態にて開示したインバータINVであっても良い。
また、インバータINV1〜INVnの一部が第1実施形態及び第2実施形態とは異なるインバータ、例えば図7の比較例に示したインバータINVaであっても良い。例えば最後段のインバータINVnを、インバータINVaのようにダイオードDを備えないインバータとすることで、多段型のインバータINVXの出力電圧VO(インバータINVnの出力電圧VO)への閾値電圧Vthの影響を排除することができる。
また、インバータINV1〜INVnの一部が第1実施形態及び第2実施形態とは異なるインバータ、例えば図7の比較例に示したインバータINVaであっても良い。例えば最後段のインバータINVnを、インバータINVaのようにダイオードDを備えないインバータとすることで、多段型のインバータINVXの出力電圧VO(インバータINVnの出力電圧VO)への閾値電圧Vthの影響を排除することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、第1実施形態及び第2実施形態にて開示した半導体層SC、第3コンタクトホールCH3、及び出力電極OE等の構成は、インバータ以外の半導体装置、例えばNAND、NOR、AND、OR、或いはXOR回路など、電流の流れる方向が一定である論理回路の出力端子に適用することができる。また、インバータや上記各論理回路などの半導体装置は、ゲートドライバGDだけでなく、ソースドライバSDなど表示装置1の他の要素に利用することができる。
第1実施形態及び第2実施形態においては、第1トランジスタTR1及び第2トランジスタTR2がいずれもトップゲート型である場合を例示した。しかしながら、第1トランジスタTR1及び第2トランジスタTR2は、第1ゲート電極GE1、第2ゲート電極GE2、及び第1絶縁層5が絶縁基板4の側に配置されたボトムゲート型であっても良い。
第1実施形態及び第2実施形態においては、第1トランジスタTR1及び第2トランジスタTR2がいずれもシングルゲート型である場合を例示した。しかしながら、第1トランジスタTR1及び第2トランジスタTR2は、第1ゲート電極GE1及び第2ゲート電極GE2がそれぞれ半導体層SCと平面視で2回交差するダブルゲート型であっても良い。
一例として、第1実施形態における第1トランジスタTR1及び第2トランジスタTR2をダブルゲート型とした場合のインバータINVの構造につき、図10を用いて説明する。この図に示すインバータINVは、2つの第1ゲート電極GE1a,GE1bと、2つの第2ゲート電極GE2a,GE2bとを備える点で、図3に示したものと相違する。
半導体層SCは、第1ゲート電極GE1aと対向する第1チャネル領域10aと、第1ゲート電極GE1bと対向する第1チャネル領域10bと、第2ゲート電極GE2aと対向する第2チャネル領域20aと、第2ゲート電極GE2bと対向する第2チャネル領域20bとを有している。第1チャネル領域10a,10b間には第1中間領域13が形成され、第2チャネル領域20a,20b間には第2中間領域14が形成されている。
なお、第2実施形態における第1トランジスタTR1及び第2トランジスタTR2についても、図10の例と同様にダブルゲート型とすることができる。
INV…インバータ、SC…半導体層、OE…出力電極、D…ダイオード、TR1…第1トランジスタ、TR2…第2トランジスタ、GE1…第1ゲート電極、GE2…第2ゲート電極、SL1…第1配線、SL2…第2配線、CH3…第3コンタクトホール、10…第1チャネル領域、11…第1ソース領域、12…第1ドレイン領域、20…第2チャネル領域、21…第2ソース領域、22…第2ドレイン領域。
Claims (10)
- 第1ゲート電極及び第2ゲート電極と、
p型トランジスタの第1ソース領域及び第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間に形成され、前記第1ゲート電極と対向する第1チャネル領域と、n型トランジスタの第2ソース領域及び第2ドレイン領域と、前記第2ソース領域と前記第2ドレイン領域との間に形成され、前記第2ゲート電極と対向する第2チャネル領域と、を有する半導体層と、
前記第1ドレイン領域及び前記第2ドレイン領域に生じる電圧を出力する出力電極と、
前記半導体層及び前記出力電極の間に形成された絶縁層と、
を備え、
前記第1ドレイン領域及び前記第2ドレイン領域は、互いに接しており、
前記絶縁層は、前記第1ドレイン領域及び前記第2ドレイン領域のいずれか一方に通じる孔部を有し、
前記出力電極は、前記孔部を通じて前記第1ドレイン領域及び前記第2ドレイン領域のいずれか一方と接触している、
半導体装置。 - 前記孔部は、前記第2ドレイン領域に通じ、
前記出力電極は、前記孔部を通じて前記第2ドレイン領域に接触している、
請求項1に記載の半導体装置。 - 前記出力電極と前記第1ドレイン領域との間にダイオードが形成されている、
請求項2に記載の半導体装置。 - 前記孔部は、前記第1ドレイン領域に通じ、
前記出力電極は、前記孔部を通じて前記第1ドレイン領域に接触している、
請求項2に記載の半導体装置。 - 前記出力電極と前記第2ドレイン領域との間にダイオードが形成されている、
請求項4に記載の半導体装置。 - 画像が表示される表示領域において画素ごとに設けられたスイッチング素子と、
前記スイッチング素子に接続された配線と、
前記表示領域の外において前記配線に接続された半導体装置と、
を備え、
前記半導体装置は、
第1ゲート電極及び第2ゲート電極と、
p型トランジスタの第1ソース領域及び第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間に形成され、前記第1ゲート電極と対向する第1チャネル領域と、n型トランジスタの第2ソース領域及び第2ドレイン領域と、前記第2ソース領域と前記第2ドレイン領域との間に形成され、前記第2ゲート電極と対向する第2チャネル領域と、を有する半導体層と、
前記第1ドレイン領域及び前記第2ドレイン領域に生じる電圧を前記配線に出力する出力電極と、
前記半導体層及び前記出力電極の間に形成された絶縁層と、
を備え、
前記第1ドレイン領域及び前記第2ドレイン領域は、互いに接しており、
前記絶縁層は、前記第1ドレイン領域及び前記第2ドレイン領域のいずれか一方に通じる孔部を有し、
前記出力電極は、前記孔部を通じて前記第1ドレイン領域及び前記第2ドレイン領域のいずれか一方と接触している、
表示装置。 - 前記孔部は、前記第2ドレイン領域に通じ、
前記出力電極は、前記孔部を通じて前記第2ドレイン領域に接触している、
請求項6に記載の表示装置。 - 前記出力電極と前記第1ドレイン領域との間にダイオードが形成されている、
請求項7に記載の表示装置。 - 前記孔部は、前記第1ドレイン領域に通じ、
前記出力電極は、前記孔部を通じて前記第1ドレイン領域に接触している、
請求項6に記載の表示装置。 - 前記出力電極と前記第2ドレイン領域との間にダイオードが形成されている、
請求項9に記載の表示装置。
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