WO2015166857A1 - アクティブマトリクス基板、及びそれを備えた表示装置 - Google Patents

アクティブマトリクス基板、及びそれを備えた表示装置 Download PDF

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健史 野間
耕平 田中
隆之 西山
諒 米林
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シャープ株式会社
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    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Definitions

  • the present invention relates to an active matrix substrate and a display device including the same.
  • a conductor that extends from one end side of a column address conductor and terminates at each row address conductor, and extends from the terminal position to the other end side in the extending direction of the column address conductor through the pixel element.
  • An active matrix display device provided with complementary conductors is disclosed. The complementary conductors are connected to the reference signal source through a common conductor, and a selection signal is supplied to the row address conductor from one end side of the conductors.
  • a complementary signal is routed from the row address conductor to the other end side of the column address conductor through the pixel element, so that a selection signal is sent from one end side of the row address conductor to the row address conductor.
  • the frame can be narrowed.
  • routing the row address conductor increases the parasitic capacitance of the row address conductor.
  • the active matrix substrate is provided with a drive circuit including a plurality of switching elements for each gate line.
  • the output switching element that outputs the selection voltage to the gate line has a gate terminal connected to an internal wiring in the drive circuit.
  • a selection voltage is output to the gate line via the output switching element, and the gate line is charged. Therefore, if the internal wiring or switching element in the drive circuit has a parasitic capacitance, the potential of the internal wiring does not rise, and the gate line cannot be switched to the selected state.
  • An object of the present invention is to provide a technique for suppressing parasitic capacitance in a drive circuit and switching a gate line to a selected state more reliably.
  • An active matrix substrate includes a plurality of source lines and a plurality of gate lines intersecting with the plurality of source lines, and a plurality of pixels defined by the plurality of source lines and the plurality of gate lines.
  • An active matrix substrate having a pixel electrode in each of the regions, and a driving circuit provided in a part of the plurality of pixel regions and switching a gate line to a selected state in accordance with a supplied control signal
  • FIG. 1 is a schematic diagram illustrating a schematic configuration of the liquid crystal display device according to the first embodiment.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate shown in FIG.
  • FIG. 3 is a schematic diagram showing a schematic configuration of each part connected to the active matrix substrate and the active matrix substrate shown in FIG.
  • FIG. 4 is a diagram illustrating a waveform of the clock signal in the first embodiment.
  • FIG. 5 is a diagram showing an example of an equivalent circuit of the gate driver shown in FIG.
  • FIG. 6 is a timing chart for driving the gate lines by the gate driver shown in FIG.
  • FIG. 7A is a schematic diagram illustrating an arrangement example in the display area of the gate driver illustrated in FIG. 5.
  • FIG. 7B is a schematic diagram showing an arrangement example of the gate driver shown in FIG.
  • FIG. 8 is a schematic diagram illustrating a configuration example of a pixel in which the TFT-F illustrated in FIG. 7B is arranged.
  • FIG. 9A is a cross-sectional view of the TFT-PIX portion shown in FIG. 8 taken along the line II.
  • FIG. 9B is a cross-sectional view taken along line II-II of contact CH1 shown in FIG.
  • FIG. 9C is a cross-sectional view taken along the line III-III of the TFT-F shown in FIG.
  • FIG. 9D is a cross-sectional view taken along line IV-IV of contact CH2 shown in FIG.
  • FIG. 9E shows a cross-sectional view of the electrode part C2 in FIG. 8 taken along the line VV.
  • FIG. 9A is a cross-sectional view of the TFT-PIX portion shown in FIG. 8 taken along the line II.
  • FIG. 9B is a cross-sectional view taken along line II-II of contact CH1 shown in FIG.
  • FIG. 10 is a schematic diagram showing a configuration example of a pixel in the second embodiment in which the TFT-F shown in FIG. 7B is arranged.
  • FIG. 11 is a cross-sectional view taken along the line VI-VI of the broken line frame 160 shown in FIG. 12 is a cross-sectional view in which an opening is provided in the shield layer overlapping netA in FIG. 9E.
  • FIG. 13 is a schematic diagram showing a configuration example of a pixel in the third embodiment in which the TFT-A shown in FIG. 7B is arranged.
  • FIG. 14 is a cross-sectional view of the TFT-A shown in FIG. 13 cut along the line VII-VII.
  • FIG. 11 is a cross-sectional view taken along the line VI-VI of the broken line frame 160 shown in FIG. 12 is a cross-sectional view in which an opening is provided in the shield layer overlapping netA in FIG. 9E.
  • FIG. 13 is a schematic diagram showing a configuration example of a pixel in the third
  • FIG. 15 is a schematic diagram showing a configuration example of a pixel in the fourth embodiment in which the TFT-A shown in FIG. 7B is arranged.
  • FIG. 16 is a diagram for explaining the parasitic capacitance of a TFT in which a source terminal and a drain terminal are arranged in parallel and a TFT in which the source terminal and the drain terminal are arranged in a comb shape.
  • FIG. 17 is a diagram illustrating a configuration example of a gate line in the fourth embodiment.
  • An active matrix substrate includes a plurality of source lines and a plurality of gate lines intersecting with the plurality of source lines, and is defined by the plurality of source lines and the plurality of gate lines.
  • An active matrix substrate having a pixel electrode in each of a plurality of pixel regions, provided in a part of the plurality of pixel regions, and driving for switching a gate line to a selected state in accordance with a supplied control signal
  • a drive unit having a circuit for each gate line; and a suppression unit for suppressing parasitic capacitance in the drive circuit in the partial pixel region, the drive circuit including a plurality of switching elements and the plurality of switching elements.
  • the gate terminal of the output switching element that outputs a selection voltage for switching one gate line to the selected state, and at least one other An switching element and an internal wiring connected to the one gate line, and the suppression unit is provided in a pixel region in which at least one of the internal wiring and the other switching element in the driving circuit is disposed. Provided (first configuration).
  • the drive unit is provided in a part of the pixel region of the active matrix substrate.
  • the drive unit has a drive circuit for switching the gate line to the selected state in accordance with the supplied control signal for each gate line.
  • the drive circuit has a plurality of switching elements and internal wiring.
  • the internal wiring is connected to the gate terminal of the output switching element that outputs a selection voltage to the gate line, at least one other switching element, and one gate line.
  • the suppression unit is provided in the pixel region in which at least one of the internal wiring and the other switching element is disposed, the parasitic capacitance of at least one of the internal wiring and the other switching element is suppressed. Therefore, compared to the case where no suppression unit is provided, when the gate line is switched to the selected state, the potential of the internal wiring can be increased, and the gate line can be switched to the selected state more reliably.
  • the driving circuit is provided between the pixel electrode and a layer provided with the gate line in the active matrix substrate, and the driving circuit is provided in the partial pixel region.
  • a conductive layer is provided between the pixel electrode and the drive circuit, and the suppression unit is provided at a position where the internal wiring in the drive circuit and at least one of the other switching elements overlap the conductive layer. Also good.
  • the conductive layer is provided between the pixel electrode and the drive circuit, so that interference between the pixel electrode and the drive circuit can be prevented.
  • the suppression portion is provided at a position where the internal wiring of the drive circuit, at least one of the other switching elements, and the conductive layer overlap. Therefore, parasitic capacitance between the conductive layer and at least one of the internal wiring and the other switching element can be suppressed.
  • the internal wiring is formed in the same layer as the one gate line, and the suppression unit is arranged in the pixel region in which the internal wiring in the driving circuit is disposed, An electrode portion connected to the one gate line through a contact may be provided between the conductive layer and the internal wiring.
  • the electrode portion in the pixel region where the internal wiring is disposed, the electrode portion is provided between the conductive layer and the internal wiring, and the electrode portion is connected to one gate line via the contact. Since the parasitic capacitance between the internal wiring and the conductive layer is suppressed by the electrode portion, the potential of the internal wiring can be increased. In addition, since the capacitor is formed by the electrode portion and the internal wiring, the potential of the internal wiring can be amplified.
  • the suppression unit of the second or third configuration has an opening at a position overlapping the internal wiring in the conductive layer of the pixel region where the internal wiring is arranged in the drive circuit. It is good.
  • the opening is provided at a position overlapping the internal wiring in the conductive layer. Therefore, the parasitic capacitance between the internal wiring and the conductive layer is suppressed, and the potential of the internal wiring can be increased.
  • the suppression unit is positioned at a position overlapping the other switching element in the conductive layer of the pixel region in which the other switching element is disposed in the drive circuit. It is good also as having an opening part.
  • the opening is provided in the conductive layer at a position where the drain terminal overlaps with the other switching element connected to the internal wiring. Therefore, parasitic capacitance between other switching elements and the conductive layer is suppressed, and the potential of the internal wiring can be increased.
  • a drain terminal and a source terminal having different areas are provided, and the suppression unit includes the drain terminal and the source terminal It is good also as having a connection part which connects a terminal with a smaller area, and the said internal wiring.
  • the terminal having the smaller area is connected to the internal wiring by the connecting portion. Therefore, it is possible to reduce the parasitic capacitance between the internal wiring and the switching element provided with the drain terminal and the source terminal having the same area.
  • a display device includes a first to sixth active matrix substrate, a counter substrate having a color filter, and a liquid crystal sandwiched between the active matrix substrate and the counter substrate. And a layer (seventh configuration).
  • FIG. 1 is a schematic diagram showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 1 includes a display panel 2, a source driver 3, a display control circuit 4, and a power source 5.
  • the display panel 2 includes an active matrix substrate 20a, a counter substrate 20b, and a liquid crystal layer (not shown) sandwiched between these substrates.
  • a pair of polarizing plates is provided so as to sandwich the active matrix substrate 20a and the counter substrate 20b.
  • a black matrix, three color filters of red (R), green (G), and blue (B) and a common electrode (all not shown) are formed on the counter substrate 20b.
  • the active matrix substrate 20a is electrically connected to the source driver 3 formed on the flexible substrate.
  • the display control circuit 4 is electrically connected to the display panel 2, the source driver 3, and the power source 5.
  • the display control circuit 4 outputs control signals to the source driver 3 and a drive circuit (hereinafter referred to as a gate driver) provided on the active matrix substrate 20a.
  • the power supply 5 is electrically connected to the display panel 2, the source driver 3, and the display control circuit 4, and supplies a power supply voltage signal to each.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate 20a.
  • M M: natural number
  • gate lines 13G (1) to 13G (M) are formed substantially in parallel at regular intervals from one end to the other end in the X-axis direction.
  • gate lines 13G A plurality of source lines 15S are formed on the active matrix substrate 20a so as to intersect with the gate lines 13G.
  • a region surrounded by the gate line 13G and the source line 15S forms one pixel, and each pixel corresponds to one of the colors of the color filter.
  • FIG. 3 is a schematic diagram showing a schematic configuration of each part connected to the active matrix substrate 20a and the active matrix substrate 20a.
  • the source line 15S is not shown for convenience.
  • the gate driver 11 is disposed between the gate line 13G and the gate line 13G in the display region 201.
  • one gate driver 11 is provided for each gate line 13G.
  • Each gate driver 11 is arranged in any one of the area 201a, the area 201b, the area 201c, and the area 201d of the display area 201.
  • one gate driver 11 is arranged in units of four gate lines 13G.
  • the gate drivers 11 arranged in the same region are connected to each other via a wiring 15L.
  • a terminal portion 12g is provided in the frame region 202 on the side where the source driver 3 is provided.
  • the terminal portion 12g is connected to the display control circuit 4 and the power source 5.
  • the terminal unit 12g receives signals such as a control signal and a power supply voltage signal output from the display control circuit 4 and the power supply 5. Signals such as a control signal and a power supply voltage signal input to the terminal portion 12g are supplied to each gate driver 11 via the wiring 15L.
  • the gate driver 11 outputs a voltage signal indicating one of the selected state and the non-selected state to the connected gate line 13G.
  • the state where the gate line 13G is selected is referred to as driving of the gate line 13G.
  • a terminal portion 12s for connecting the source driver 3 and the source line 15S is provided in the frame region 202 of the active matrix substrate 20a.
  • the source driver 3 outputs a data signal to each source line 15S (see FIG. 2) in accordance with a control signal input from the display control circuit 4.
  • the display control circuit 4 receives, as control signals, a signal that repeats an H level and an L level for each horizontal period (hereinafter, a clock signal) and a signal having the same potential as the H level of the clock signal (hereinafter, a reset signal). It supplies to the terminal part 12g.
  • a clock signal a signal that repeats an H level and an L level for each horizontal period
  • a reset signal a signal having the same potential as the H level of the clock signal
  • FIG. 4 is a diagram illustrating the waveform of the clock signal.
  • two-phase clock signals CKA and CKB whose phases are inverted are supplied to the terminal unit 12g as clock signals.
  • a two-phase clock signal is used.
  • a H-phase and L-level signal is repeated every two horizontal scanning periods, and a four-phase clock signal whose phase is shifted by 1 ⁇ 4 period or four horizontal signals.
  • a plurality of clock signals having different phases, such as an eight-phase clock signal whose phase is shifted by 1/8 cycle, may be used by repeating the H level and the L level for each scanning period.
  • FIG. 5 is a diagram showing an example of an equivalent circuit of the gate driver 11 (hereinafter referred to as the gate driver 11 (n)) that drives the gate line 13G (n).
  • the gate driver 11 (n) includes, as switching elements, thin film transistors (TFTs: Thin Film Transistors) (hereinafter referred to as TFT-A to TFT-K) indicated by alphabets A to K, and a capacitor Cbst. Have.
  • TFTs Thin Film Transistors
  • the source terminal of TFT-B, the drain terminals of TFT-A, TFT-C, and TFT-D, the gate terminal of TFT-F, and one electrode of capacitor Cbst are connected.
  • the wiring is referred to as netA.
  • An internal wiring in which the source terminal of TFT-I, the drain terminals of TFT-H, TFT-J, and TFT-K and the gate terminal of TFT-D are connected is referred to as netB.
  • the drain terminal of TFT-A is connected to netA, the reset signal CLR is supplied to the gate terminal, and the power supply voltage signal VSS is supplied to the source terminal.
  • the gate terminal and drain terminal of TFT-B are connected, and the gate terminal and drain terminal are connected to the gate line 13G (n-1).
  • the source terminal of TFT-B is connected to netA.
  • the TFT-B receives the potential of the gate line 13G (n ⁇ 1) as the set signal S.
  • the TFT-B in the gate driver 11 that drives the gate line 13G (1) receives the gate start pulse signal output from the display control circuit 4 as the set signal S.
  • the capacitor Cbst has one electrode connected to the netA (n) and the other electrode connected to the gate line 13G (n).
  • the gate terminal of the TFT-C is connected to the gate line 13G (n + 1), the drain terminal is connected to netA (n), and the power supply voltage signal VSS is supplied to the source terminal.
  • TFT-D has a gate terminal connected to netB (n), a drain terminal connected to netA (n), and a power supply voltage signal VSS is supplied to the source terminal.
  • the TFT-E has a drain terminal connected to the gate line 13G (n), a reset signal CLR supplied to the gate terminal, and a power supply voltage signal VSS supplied to the source terminal.
  • the TFT-F has a gate terminal connected to netA (n), a source terminal connected to the gate line 13G (n), and a clock signal CKA supplied to the drain terminal.
  • the TFT-F functions as an output buffer that outputs a selection voltage for switching the gate line 13G (n) to the selected state to the gate line 13G (n). Since the output buffer has a larger load than other TFTs, it is necessary to increase the channel width.
  • the TFT-F is represented by one TFT, but in this embodiment, the TFT-F is configured by connecting a plurality of TFTs. A specific configuration example of the TFT-F will be described later.
  • the TFT-G has a drain terminal connected to the gate line 13G (n), a clock signal CKB supplied to the gate terminal, and a power supply voltage signal VSS supplied to the source terminal.
  • TFT-H has a drain terminal connected to netB (n), a gate terminal supplied with a clock signal CKA, and a source terminal supplied with a power supply voltage signal VSS.
  • the TFT-I has a gate terminal and a drain terminal connected to each other, and a clock signal CKB is supplied to the gate terminal and the drain terminal.
  • the source terminal of the TFT-I is connected to netB (n).
  • the TFT-J has a gate terminal connected to the gate line 13G (n-1), a drain terminal connected to netB (n), and a power supply voltage signal VSS is supplied to the source terminal.
  • the TFT-J receives the potential of the gate line 13G (n ⁇ 1) as the set signal S.
  • the TFT-J in the gate driver 11 that drives the gate line 13G (1) receives the gate start pulse signal output from the display control circuit 4 as the set signal S.
  • TFT-K has a drain terminal connected to netB (n), a gate terminal supplied with a reset signal CLR, and a source terminal supplied with a power supply voltage signal VSS.
  • FIG. 6 is a timing chart when the gate driver 11 (n) drives the gate line 13G (n).
  • the clock signals CKA and CKB supplied from the display control circuit 4 are input to the gate driver 11 (n).
  • a reset signal CLR that is H (High) level for a certain period every vertical scanning period is input from the display control circuit 4 to each gate driver 11.
  • the reset signal CLR is input, the potentials of the netA (n), netB (n), and the gate line 13G in the gate driver 11 (n) transition to the L (Low) level.
  • the L level potential of the clock signal CKA and the H level potential of the clock signal CKB are input to the gate driver 11 (n).
  • TFT-I is turned on and TFT-H is turned off, so that netB (n) is charged to an H level potential.
  • the TFT-D is turned on, and netA (n) is charged to the power supply voltage VSS (L level).
  • VSS power supply voltage
  • the gate line 13G (n) is charged to the L level potential.
  • the H level potential of the clock signal CKA and the L level potential of the clock signal CKB are input to the gate driver 11 (n).
  • TFT-I is turned off and TFT-H is turned on, so that netB (n) is charged to the L level potential.
  • the TFT-D is turned off, and netA (n) is maintained at the potential of the power supply voltage VSS (L level).
  • VSS power supply voltage
  • the gate line 13G (n ⁇ 1) is driven, and the L level potential of the clock signal CKA and the H level potential of the clock signal CKB are input to the gate driver 11 (n).
  • the TFT-I is turned on and the TFT-H is turned off, the H-level potential of the gate line 13G (n ⁇ 1) is inputted as the set signal S to the gate terminal of the TFT-J. Turns on. By setting the charging capability of TFT-J higher than that of TFT-I, netB (n) is maintained at the L level potential.
  • the H-level potential of the gate line 13G (n ⁇ 1) is input as the set signal S to the gate terminal and the drain terminal of the TFT-B, and the TFT-B is turned on. Since TFT-D is in an off state, netA (n) is precharged to a potential of (H level potential ⁇ TFT-B threshold voltage), and TFT-F is turned on. At this time, since the TFT-G is turned on, the gate line 13G (n) is maintained at the L level potential.
  • the gate line 13G (n ⁇ 1) is deselected, and the H level potential of the clock signal CKA and the L level potential of the clock signal CKB are input to the gate driver 11 (n).
  • TFT-I is turned off, TFT-H is turned on, and the L-level potential of the gate line 13G (n-1) is input as the set signal S to the gate terminal of TFT-J, and TFT-J is turned off. It becomes. Thus, netB (n) is maintained at the L level potential.
  • the L-level potential of the gate line 13G (n ⁇ 1) is input as the set signal S to the gate terminal and the drain terminal of the TFT-B, and the TFT-B is turned off.
  • TFT-A, TFT-C, and TFT-D are also turned off, and netA (n) is in a floating state.
  • an H level potential of the clock signal CKA is input to the drain terminal of the TFT-F, whereby an H level potential is input to the gate line 13G (n), and the potential of netA (n) is input by the capacitor Cbst. Is pushed up and rises to a potential higher than the H level. Since the TFT-G is turned off, the gate line 13G (n) is switched to the selected state.
  • the potential of netA (n) depends on the capacitance of the capacitor Cbst, the parasitic capacitance of netA (n), and the capacitance of the TFT connected to netA (n). That is, the potential increase efficiency T of netA (n) is expressed by the following equation (1).
  • T (C + C1) / (C + C2 + C3) (1)
  • C Capacitance of capacitor Cbst
  • C1 Parasitic capacitance of TFT-F
  • C2 Parasitic capacitance of netA
  • C3 Parasitic capacitance of TFT connected to netA
  • the active matrix substrate 20a is provided with a suppression unit that suppresses at least one of the parasitic capacitance of the netA and the parasitic capacitance of the TFT connected to the netA.
  • a suppression unit that suppresses at least one of the parasitic capacitance of the netA and the parasitic capacitance of the TFT connected to the netA.
  • the gate line 13G (n + 1) is driven, and the L level potential of the clock signal CKA and the H level potential of the clock signal CKB are input to the gate driver 11 (n). Since TFT-I is turned on and TFT-H and TFT-J are turned off, netB (n) is charged to an H level potential.
  • the H level potential of the gate line 13G (n + 1) is input to the gate terminal of the TFT-C, and the TFT-C is turned on. Further, TFT-D is turned on, TFT-B is turned off, and netA (n) is charged to the L level potential. Since the TFT-F is turned off and the TFT-G is turned on, the gate line 13G (n) is charged to the L level potential and switched to the non-selected state.
  • netB (n) repeats the H level and the L level according to the potentials of the clock signals CKA and CKB.
  • netA (n) is maintained at the L level potential after time t5
  • the gate line 13G (n) is maintained at the L level potential.
  • the liquid crystal display device 1 sequentially drives the gate lines 13G (1) to 13G (M) by the gate driver groups 11A to 11D, and supplies the data signals to the source lines 15S by the source driver 3. As a result, an image is displayed on the display panel 2.
  • FIG. 7A and FIG. 7B are schematic diagrams illustrating an arrangement example of the gate driver 11 (n) that drives the gate line 13G (n).
  • 7A and 7B only the alphabets A to K are shown for convenience, and the notation “TFT-” is omitted, but A to K are the same as TFT-A to TFT-K shown in FIG. It corresponds. 7A and 7B are assumed to be continuous in the column 200 in FIGS. 7A and 7B.
  • each element constituting the gate driver 11 (n) is arranged between the gate lines of the gate lines 13G (n ⁇ 2) to 13G (n + 1).
  • the gate driver 11 (n) is connected to the gate lines 13G (n ⁇ 1), 13G (n), and 13G (n + 1).
  • the TFT-A to TFT-K and the capacitor Cbst in the gate driver 11 (n) are distributed and arranged in the pixels PIX between the gate line 13G (n) and the gate line 13G (n ⁇ 1).
  • the TFT-A to TFT-K and the capacitor Cbst are arranged so as to be adjacent to each other except for a part of the pixels.
  • the colors R, G, and B of the color filter in the counter substrate 20b are arranged.
  • each pixel PIX corresponding to a specific color may be arranged.
  • the TFT-F functioning as an output buffer shows an example in which three TFTs are connected in parallel.
  • the number of connected TFTs is not limited to this, and two or more TFTs are connected. It is sufficient that the TFTs are connected.
  • other TFTs and capacitors Cbst other than TFT-F may be configured by connecting a plurality of TFTs and capacitors as necessary.
  • the gate driver 11 (n) includes the gate driver 11 that drives the gate line 13G (n + 4) and the gate line 13G (n ⁇ 4) via the wiring 15L. Is connected to a gate driver 11 for driving the.
  • the wiring 15L for supplying the power supply voltage signal VSS is substantially parallel to the source line 15S from the terminal portion 12g (see FIG. 3) in another column different from the column in which the TFT-J, K, and H are arranged. And are routed to pixels where TFT-J, TFT-K, and TFT-H are arranged.
  • the wiring 15L for supplying the power supply voltage signal VSS is substantially the same as the source line 15S from the terminal portion 12g (see FIG. 3) in another column different from the column in which the TFTs E and G are arranged. Wiring is performed in parallel with each other, and is routed to the pixel where TFT-E and TFT-G are arranged.
  • the clock signal CKA is supplied to the drain terminals of the three TFT-Fs.
  • the wiring 15L for supplying the clock signal CKA to each TFT-F is wired so as to be substantially parallel to the source line 15S from the terminal portion 12g (see FIG. 3) in a column adjacent to the column in which the TFT-F is arranged. These are routed to the pixel where each TFT-F is arranged.
  • the number of wirings can be reduced for each TFT as compared with the case where the wiring 15L for each control signal is provided.
  • each of the three TFT-Fs in FIG. 7B is arranged in a pixel corresponding to the color B of a color filter (not shown).
  • FIG. 8 is a schematic diagram showing a configuration example of a pixel in which one TFT-F among the three TFT-Fs in FIG. 7B is arranged.
  • a column 200x_r has pixels corresponding to the R color of a color filter (not shown)
  • a column 200x_g has pixels corresponding to the G color
  • a column 200x_b has a B color.
  • Corresponding pixels are arranged.
  • a TFT-F is arranged in the pixel in the column 200x_b, and netA (n) connected to the TFT-F is wired in each pixel in the columns 200x_r and 200x_g.
  • netA (n) connected to the TFT-F is wired in each pixel in the columns 200x_r and 200x_g.
  • FIG. 8 for convenience, an example of the arrangement of one TFT-F is shown, but the other TFT-Fs are similarly arranged in pixels corresponding to the color B and are connected to each other via netA (n). Is done.
  • an image display TFT (hereinafter, TFT-PIX) is disposed in the vicinity where the gate line 13G and the source line 15S intersect.
  • TFT-PIX and the pixel electrode 17 are connected via a contact CH1.
  • the source terminal 15s of the TFT-F is connected to the gate line 13G (n) via the contact CH2.
  • a part of the wiring 15L that supplies the clock signal CKA to the TFT-F functions as the drain terminal 15d of the TFT-F.
  • FIG. 9A is a cross-sectional view of the TFT-PIX portion shown in FIG. 8 cut along line II
  • FIG. 9B is a cross-sectional view of the contact CH1 shown in FIG. 8 cut along line II-II
  • 9C is a cross-sectional view of the TFT-F portion shown in FIG. 8 cut along line III-III
  • FIG. 9D is a cross-sectional view of the contact CH2 shown in FIG. 8 cut along line IV-IV. .
  • the gate layer 13 is formed on the substrate 20, whereby the gate line 13G, the gate terminal of the TFT-F, and netA (n) are formed.
  • a portion made of an oxide semiconductor is interposed between a portion where the TFT-PIX is formed and a portion where the TFT-F is formed via a gate insulating film 21.
  • a layer 14 is formed, and a source layer 15 is formed so as to be separated from the upper portion of the semiconductor layer 14.
  • the source line 15S, the source terminal 15s and the drain terminal 15d of each of the TFT-PIX and TFT-F, and the wiring 15L are formed.
  • a contact hole H2 penetrating to the surface of the gate layer 13 is formed in the gate insulating film 21 in the contact CH2.
  • the source layer 15 is formed on the gate insulating film 21 so as to be in contact with the gate layer 13 in the contact hole H2.
  • the source terminal 15s of the TFT-F and the gate line 13G (n) are connected at the contact CH2.
  • a protective film 22 and a protective film 23 are laminated on the source layer 15 so as to cover the source layer 15.
  • the protective film 22 is made of an inorganic insulating film such as SiO 2.
  • the protective film 23 is made of an organic insulating film such as a positive photosensitive resin film.
  • a shield layer 16 is formed on the protective film 23.
  • the shield layer 16 is made of a transparent conductive film such as ITO.
  • An interlayer insulating layer 24 made of an inorganic insulating film such as SiO 2 is formed on the shield layer 16.
  • a pixel electrode 17 made of a transparent conductive film such as ITO is formed on the interlayer insulating layer 24 as shown in FIGS. 9C and 9D.
  • a contact hole H1 penetrating the interlayer insulating layer 24, the shield layer 16, and the protective films 22 and 23 is formed above the drain terminal 15 of the TFT-PIX.
  • the pixel electrode 17 is formed in the upper layer of the interlayer insulating layer 24 so as to be in contact with the drain terminal 15d in the contact hole H1.
  • the shield layer 16 By forming the shield layer 16, a capacitance is formed between the pixel electrode 17 and the shield layer 16, and the potential of the pixel electrode 17 is stabilized by the capacitance. In addition, since the shield layer 16 is formed between the pixel electrode 17 and the TFT-F and the wiring 15L, interference between the TFT-F and wiring 15L and the pixel electrode 17 is reduced.
  • the pixel electrode 17 is also provided at a position overlapping the TFT in the gate driver 11 and the portion where the internal wiring such as netA and netB is formed, but the portion where these are formed transmits light. Since it does not transmit, the pixel electrode 17 may not be provided.
  • the netA (n) wiring connected to the TFT-F is arranged in the pixels of the columns 200x_r and 200x_g where the TFT-F is not arranged, and the netA (n) and the shield A parasitic capacitance is generated between the layer 16 and the layer 16.
  • the parasitic capacitance of netA (n) increases, the efficiency of raising the potential of netA (n) decreases.
  • netA (n) cannot be raised to a predetermined potential at the timing of driving the gate line 13G (n), and a selection voltage is output to the gate line 13G (n) via the TFT-F. I can't.
  • electrode portions C1 and C2 made of the same material as the source layer 15 are disposed between the shield layer 16 and the netA (n) in the pixels of the columns 200x_r and 200x_g in which the netA (n) is arranged. (Suppressing part) is formed. Thereby, the parasitic capacitance between netA (n) and the shield layer 16 is suppressed.
  • FIG. 9E shows a cross-sectional view of the electrode portion C2 in FIG. 8 taken along the line VV.
  • the source layer 15 is formed on the gate layer 13 on which the netA is formed via the gate insulating film 21.
  • the source layer 15 is connected to the gate line 13G through a contact hole H2.
  • an electrode portion may be provided between the shield layer 16 and the netA.
  • the source layer 15 is formed between netA and the shield layer 16, thereby suppressing the parasitic capacitance between the netA and the shield layer 16. Further, by forming the source layer 15 on the netA via the gate insulating film 21 and connecting the source layer 15 to the gate layer 13, a capacitor having the netA as one electrode and the source layer 15 as the other electrode is obtained. Can be formed. Therefore, the capacitor formed by the electrode portions C1 and C2 can function as a part of the capacitor Cbst shown in FIGS. 5 and 7B.
  • FIG. 10 is a schematic diagram showing a configuration example of a pixel in which one of the three TFT-Fs shown in FIG. 7B is arranged.
  • the same components as those in the first embodiment are denoted by the same reference numerals as those in the first embodiment.
  • an opening is provided in a portion indicated by a broken line frame 160 overlapping with netA (n). Yes.
  • FIG. 11 shows a cross-sectional view of the broken line frame 160 shown in FIG. 10 taken along the line VI-VI.
  • an opening 160h is formed in a portion overlapping netA (n). Therefore, netA (n) and the shield layer 16 do not overlap, and the parasitic capacitance between the netA (n) and the shield layer 16 is suppressed.
  • the opening 160h is formed in the shield layer 16 in some of the pixels in which netA (n) is formed has been described with reference to FIG. 10, but netA (n) is formed.
  • the opening 160h may be formed in the shield layer 16 in the other pixels.
  • the configuration of the first embodiment described above may be further applied. That is, as shown in FIG. 12, the source layer 15 is formed between the netA (n) and the shield layer 16 to form the electrode portions C1 and C2, and an opening is formed in a portion of the shield layer 16 that overlaps the netA (n). A portion 160h may be provided.
  • the source layer 15 between the netA (n) and the shield layer 16 at the position where the netA (n) is formed the parasitic capacitance of the netA (n) is suppressed.
  • the parasitic capacitance of the gate line 13G increases. Therefore, as shown in FIG. 12, by providing an opening 160h in the portion of the shield layer 16 that overlaps netA (n), the parasitic capacitance of netA (n) is suppressed and the parasitic capacitance of the gate line 13G is suppressed. Can do.
  • FIG. 13 is a schematic diagram showing a configuration example of a pixel in which the TFT-A shown in FIG. 7B is arranged.
  • the same reference numerals as those in the first embodiment are assigned to the same configurations as those in the first embodiment described above.
  • the drain terminal 15d of the TFT-A is connected to netA (n) via a contact CH2.
  • the gate terminal 13g of the TFT-A is connected to a wiring 15L to which a reset signal CLR is supplied via a contact CH2.
  • a part of the wiring 15L to which the power supply voltage signal VSS is supplied functions as the source terminal 15s of the TFT-A.
  • FIG. 14 is a cross-sectional view of the TFT-A shown in FIG. 13 cut along the line VII-VII.
  • an opening 161h is formed in a portion overlapping the TFT-A. The opening 161 h prevents the source terminal 15 s and drain terminal 15 d in the TFT-A from overlapping the shield layer 16 and suppresses the parasitic capacitance between the TFT-A and the shield layer 16.
  • the configuration for suppressing the parasitic capacitance with the TFT-A has been described.
  • the shield layer 16 in the pixel where the TFT-B to TFT-D connected to the netA (n) are arranged You may make it provide an opening part in the overlapping part.
  • the parasitic capacitance of each TFT connected to netA (n) can be suppressed, and the efficiency of raising the potential of netA (n) can be improved.
  • an opening may be similarly provided in the shield layer 16 in the pixel in which the TFT-F is disposed.
  • the gate terminal of the TFT-F is formed on the same gate layer 13 as that of netA (n).
  • a source layer 15 for forming a source terminal and a drain terminal of the TFT-F is provided on the gate layer 13. Therefore, even if the opening is provided in the shield layer 16 overlapping with the TFT-F, the effect of suppressing the parasitic capacitance of the netA (n) is small compared to the TFT-B to TFT-D, but the control signal is applied to the TFT-F.
  • the parasitic capacitance of the wiring 15L that supplies the power can be reduced.
  • the TFT 161 connected to netA (n) is provided by providing an opening 161h in a portion overlapping with the TFT.
  • the example which suppresses the parasitic capacitance of was demonstrated.
  • a drain terminal and a source terminal having different areas are provided, and a terminal having a smaller area is connected to netA (n), thereby obtaining netA (n ) To suppress the parasitic capacitance of the TFT connected.
  • FIG. 15 is a schematic diagram illustrating a configuration example of a pixel in which the TFT-A is disposed.
  • the same reference numerals as those in the third embodiment are assigned to the same components as those in the third embodiment.
  • the TFT-A is configured by arranging a source terminal 15s and a drain terminal 15d in a comb shape.
  • the source terminal 15s has a larger area than the drain terminal 15d.
  • One end of the source terminal 15s extends substantially parallel to the source line 15S in the pixel.
  • the extended portion of the source terminal 15s functions as a wiring 15L to which the power supply voltage signal VSS is supplied.
  • One end of the drain terminal 15d extends substantially parallel to the source line 15S toward the upper pixel.
  • the extended portion of the drain terminal functions as a connecting portion 151 for connecting to netA (n).
  • Connection unit 151 is connected to netA (n) via contact CH2.
  • FIG. 16A in the case of a TFT having a channel width W in which rectangular source terminals 15s and drain terminals 15d having the same area are arranged in parallel, the drain terminal 15d and netA (n) Is connected, a portion indicated by a broken line frame P becomes a region contributing to the parasitic capacitance of the TFT. Even when the source terminal 15s and netA (n) are connected, the region contributing to the parasitic capacitance of the TFT has substantially the same area as the region indicated by the broken line frame P.
  • the connection portion 151 is provided at one end of the drain terminal 15d.
  • a region indicated by a broken line frame Q is a region contributing to the parasitic capacitance of the TFT. That is, in the TFT shown in FIG. 16B, by connecting the drain terminal 15d having a small area and netA (n), the parasitic capacitance of the TFT can be increased as compared with the TFT shown in FIG. The contributing area becomes smaller. As a result, the parasitic capacitance of the TFT is suppressed, and the parasitic capacitance of netA (n) can be suppressed.
  • the width of one gate line 13G constituting the pixel in which the TFT-A is arranged may be made smaller than the width of the gate line 13G of the adjacent pixel. Specifically, for example, as shown in FIG.
  • the width of the gate line 13G (n) arranged in the vicinity of the TFT-A h2 may be smaller than the width h1 of the gate line 13G (n) of the adjacent pixel.
  • the source terminal and the drain terminal of the TFT connected to netA are arranged in a comb shape like the fourth embodiment, and the terminal having the smaller area is arranged. You may comprise so that it may connect to netA. With this configuration, it is possible to suppress the parasitic capacitance of the netA and suppress the parasitic capacitance of the TFT connected to the netA. As a result, the efficiency of increasing the potential of netA can be further improved.

Abstract

　駆動回路における寄生容量を抑制し、ゲート線をより確実に選択状態に切り替える技術を提供する。アクティブマトリクス基板は、ソース線（１５Ｓ）とゲート線（１３Ｇ）とで規定される画素領域において、ゲート線（１３Ｇ）を選択状態に切り替える駆動回路を備える。駆動回路は、ゲート線に選択電圧を出力する出力用スイッチング素子（ＴＦＴ－Ｆ）を含む複数のスイッチング素子と、出力用スイッチング素子（ＴＦＴ－Ｆ）のゲート端子と少なくとも１つの他のスイッチング素子とが接続された内部配線（ｎｅｔＡ）とを有する。アクティブマトリクス基板は、内部配線、及び他のスイッチング素子の少なくとも一方が配置される画素領域において、駆動回路における寄生容量を抑制する抑制部（Ｃ１，Ｃ２）を備える。

Description

アクティブマトリクス基板、及びそれを備えた表示装置
　本発明は、アクティブマトリクス基板、及びそれを備えた表示装置に関する。
　特表２００４－５３８５１１号公報には、列アドレス導体の一端側から延伸して各行アドレス導体で終端する導線と、終端位置から画素エレメントを通り、列アドレス導体の延伸方向の他端側まで延伸する相補的な導線が設けられたアクティブマトリクス表示装置が開示されている。相補的な導線は、共通の導線を介して参照信号源に接続され、導線の一端側から行アドレス導体に選択信号が供給される。
　特表２００４－５３８５１１号公報は、相補的な導線を行アドレス導体から画素エレメントを通って列アドレス導体の他端側まで引き回すため、行アドレス導体の延伸方向の一端側から行アドレス導体に選択信号を供給する場合と比べて狭額縁化を図ることができる。しかしながら、行アドレス導体を引き回すことによって行アドレス導体の寄生容量が大きくなる。
　また、アクティブマトリクス基板には、ゲート線ごとに、複数のスイッチング素子を含む駆動回路が設けられる。駆動回路において、ゲート線に選択電圧を出力する出力用スイッチング素子は、そのゲート端子が駆動回路における内部配線に接続されている。ゲート線を選択状態に切り替える際の内部配線の電位の上昇によって、出力用スイッチング素子を介してゲート線に選択電圧が出力され、ゲート線が充電される。そのため、駆動回路における内部配線やスイッチング素子が寄生容量を持つと、内部配線の電位が上昇せず、ゲート線を選択状態に切り替えることができなくなる。
　本発明は、駆動回路における寄生容量を抑制し、ゲート線をより確実に選択状態に切り替える技術を提供することを目的とする。
　本発明に係るアクティブマトリクス基板は、複数のソース線と、前記複数のソース線と交差する複数のゲート線とを備え、前記複数のソース線と前記複数のゲート線とで規定される複数の画素領域の各々に画素電極を有するアクティブマトリクス基板であって、前記複数の画素領域における一部の画素領域に設けられ、供給される制御信号に応じてゲート線を選択状態に切り替える駆動回路をゲート線ごとに有する駆動部と、前記一部の画素領域において、前記駆動回路における寄生容量を抑制する抑制部と、を備え、前記駆動回路は、複数のスイッチング素子と、前記複数のスイッチング素子のうち、一のゲート線を選択状態に切り替える選択電圧を出力する出力用スイッチング素子のゲート端子と、少なくとも１つの他のスイッチング素子と、前記一のゲート線とに接続された内部配線とを有し、前記抑制部は、前記駆動回路における前記内部配線、及び前記他のスイッチング素子の少なくとも一方が配置される画素領域に設けられる。
　本発明の構成によれば、駆動回路における寄生容量を抑制し、ゲート線をより確実に選択状態に切り替えることができる。
図１は、第１実施形態に係る液晶表示装置の概略構成を示した模式図である。 図２は、図１に示すアクティブマトリクス基板の概略構成を示す模式図である。 図３は、図１に示すアクティブマトリクス基板とアクティブマトリクス基板と接続されている各部の概略構成を示す模式図である。 図４は、第１実施形態におけるクロック信号の波形を例示した図である。 図５は、図３に示すゲートドライバの等価回路の一例を示す図である。 図６は、図５に示すゲートドライバによってゲート線を駆動するタイミングチャートである。 図７Ａは、図５に示すゲートドライバの表示領域内の配置例を示す模式図である。 図７Ｂは、図５に示すゲートドライバの表示領域内の配置例を示す模式図である。 図８は、図７Ｂに示すＴＦＴ－Ｆが配置されている画素の構成例を示す模式図である。 図９Ａは、図８に示すＴＦＴ－ＰＩＸの部分をＩ－Ｉ線で切断した断面図である。 図９Ｂは、図８に示すコンタクトＣＨ１をＩＩ－ＩＩ線で切断した断面図である。 図９Ｃは、図８に示すＴＦＴ－Ｆの部分をＩＩＩ－ＩＩＩ線で切断した断面図である。 図９Ｄは、図８に示すコンタクトＣＨ２をＩＶ－ＩＶ線で切断した断面図である。 図９Ｅは、図８における電極部Ｃ２の部分をＶ－Ｖ線で切断した断面図を示す。 図１０は、図７Ｂに示すＴＦＴ－Ｆが配置された、第２実施形態における画素の構成例を示す模式図である。 図１１は、図１０に示す破線枠１６０の部分をＶＩ－ＶＩ線で切断した断面図である。 図１２は、図９ＥにおいてｎｅｔＡと重なるシールド層に開口部を設けた断面図である。 図１３は、図７Ｂに示すＴＦＴ－Ａが配置された、第３実施形態における画素の構成例を示す模式図である。 図１４は、図１３に示すＴＦＴ－ＡをＶＩＩ－ＶＩＩ線で切断した断面図である。 図１５は、図７Ｂに示すＴＦＴ－Ａが配置された、第４実施形態における画素の構成例を示す模式図である。 図１６は、ソース端子とドレイン端子とを平行に配置したＴＦＴと、ソース端子とドレイン端子とを櫛歯状に配置したＴＦＴの寄生容量について説明する図である。 図１７は、第４実施形態におけるゲート線の構成例を説明する図である。
　本発明の一実施形態に係るアクティブマトリクス基板は、複数のソース線と、前記複数のソース線と交差する複数のゲート線とを備え、前記複数のソース線と前記複数のゲート線とで規定される複数の画素領域の各々に画素電極を有するアクティブマトリクス基板であって、前記複数の画素領域における一部の画素領域に設けられ、供給される制御信号に応じてゲート線を選択状態に切り替える駆動回路をゲート線ごとに有する駆動部と、前記一部の画素領域において、前記駆動回路における寄生容量を抑制する抑制部と、を備え、前記駆動回路は、複数のスイッチング素子と、前記複数のスイッチング素子のうち、一のゲート線を選択状態に切り替える選択電圧を出力する出力用スイッチング素子のゲート端子と、少なくとも１つの他のスイッチング素子と、前記一のゲート線とに接続された内部配線とを有し、前記抑制部は、前記駆動回路における前記内部配線、及び前記他のスイッチング素子の少なくとも一方が配置される画素領域に設けられる（第１の構成）。
　第１の構成によれば、アクティブマトリクス基板の一部の画素領域に駆動部を備える。駆動部は、供給される制御信号に応じてゲート線を選択状態に切り替える駆動回路をゲート線ごとに有する。駆動回路は、複数のスイッチング素子と内部配線とを有する。内部配線は、ゲート線に選択電圧を出力する出力用スイッチング素子のゲート端子と、少なくとも１つの他のスイッチング素子と、一のゲート線とに接続されている。内部配線の寄生容量が大きくなると、ゲート線を選択状態に切り替える際に内部配線の電位が上昇せず、出力用スイッチング素子を介してゲート線に選択電圧を出力することができない。上記第１の構成では、内部配線、及び他のスイッチング素子の少なくとも一方が配置される画素領域に抑制部が設けられるため、内部配線及び他のスイッチング素子の少なくとも一方の寄生容量が抑制される。そのため、抑制部を設けない場合と比べ、ゲート線を選択状態に切り替える際に、内部配線の電位を上昇させることができ、ゲート線をより確実に選択状態に切り替えることができる。
　第２の構成は、第１の構成において、前記駆動回路は、前記アクティブマトリクス基板において、前記画素電極と前記ゲート線が設けられた層との間に設けられ、前記一部の画素領域における前記画素電極と前記駆動回路との間に導電層を備え、前記抑制部は、前記駆動回路における前記内部配線と、前記他のスイッチング素子の少なくとも一方と前記導電層とが重なる位置に設けられることとしてもよい。
　第２の構成によれば、一部の画素領域において、画素電極と駆動回路との間に導電層が設けられるため、画素電極と駆動回路の間の干渉を防止することができる。また、この構成により、駆動回路の内部配線と他のスイッチング素子の少なくとも一方と導電層とが重なる位置に抑制部が設けられる。そのため、導電層と内部配線及び他のスイッチング素子の少なくとも一方との間の寄生容量を抑制することができる。
　第３の構成は、第２の構成において、前記内部配線は、前記一のゲート線と同層に形成され、前記抑制部は、前記駆動回路における前記内部配線が配置される画素領域において、前記導電層と前記内部配線との間に、コンタクトを介して前記一のゲート線と接続された電極部を備えることとしてもよい。
　第３の構成によれば、内部配線が配置される画素領域において、導電層と内部配線との間に電極部が設けられ、電極部はコンタクトを介して一のゲート線に接続される。電極部によって内部配線と導電層との間の寄生容量が抑制されるので、内部配線の電位を上昇させることができる。また、電極部と内部配線とによって容量が形成されるので、内部配線の電位を増幅させることができる。
　第４の構成は、第２又は第３の構成の前記抑制部は、前記駆動回路における前記内部配線が配置される画素領域の前記導電層において、前記内部配線と重なる位置に開口部を有することとしてもよい。
　第４の構成によれば、導電層において内部配線と重なる位置に開口部が設けられる。そのため、内部配線と導電層との間の寄生容量が抑制され、内部配線の電位を上昇させることができる。
　第５の構成は、第２又は第３の構成において、前記抑制部は、前記駆動回路における前記他のスイッチング素子が配置される画素領域の前記導電層において、前記他のスイッチング素子と重なる位置に開口部を有することとしてもよい。
　第５の構成によれば、導電層において、ドレイン端子が内部配線に接続された他のスイッチング素子と重なる位置に開口部が設けられる。そのため、他のスイッチング素子と導電層との間の寄生容量が抑制され、内部配線の電位を上昇させることができる。
　第６の構成は、第１から第５のいずれかの構成の前記他のスイッチング素子において、互いに面積が異なるドレイン端子とソース端子とが設けられ、前記抑制部は、前記ドレイン端子と前記ソース端子のうち面積が小さい方の端子と前記内部配線とを接続する接続部を有することとしてもよい。
　第６の構成によれば、他のスイッチング素子におけるドレイン端子とソース端子のうち、面積が小さい方の端子が接続部によって内部配線と接続される。そのため、同等の面積を有するドレイン端子とソース端子が設けられたスイッチング素子と比べ、内部配線との間の寄生容量を低減することができる。
　本発明の一実施形態に係る表示装置は、第１から第６のいずれかのアクティブマトリクス基板と、カラーフィルタを有する対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、を有する（第７の構成）。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
＜第１実施形態＞
　（液晶表示装置の構成）
　図１は、本実施形態に係る液晶表示装置の概略構成を示した模式図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａと対向基板２０ｂとを挟むように、一対の偏光板が設けられている。対向基板２０ｂには、ブラックマトリクスと、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタと、共通電極（いずれも図示略）が形成されている。
　図１に示すように、アクティブマトリクス基板２０ａは、フレキシブル基板に形成されたソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、アクティブマトリクス基板２０ａに設けられた後述の駆動回路（以下、ゲートドライバと称する）とに制御信号を出力する。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。
　（アクティブマトリクス基板の構成）
　図２は、アクティブマトリクス基板２０ａの概略構成を示す模式図である。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端までＭ（Ｍ：自然数）本のゲート線１３Ｇ（１）～１３Ｇ（Ｍ）が一定の間隔で略平行に形成されている。以下、ゲート線を区別しないときは、ゲート線１３Ｇと称する。アクティブマトリクス基板２０ａには、各ゲート線１３Ｇと交差するように複数のソース線１５Ｓが形成されている。ゲート線１３Ｇとソース線１５Ｓとで囲まれる領域が１つの画素を形成し、各画素は、カラーフィルタのいずれかの色に対応している。
　図３は、アクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す模式図である。図３では、便宜上、ソース線１５Ｓの図示を省略している。図３の例に示すように、ゲートドライバ１１は、表示領域２０１におけるゲート線１３Ｇとゲート線１３Ｇの間に配置されている。この例では、ゲート線１３Ｇごとに１つのゲートドライバ１１が設けられる。各ゲートドライバ１１は、表示領域２０１の領域２０１ａ、領域２０１ｂ、領域２０１ｃ、及び領域２０１ｄのいずれかに配置されている。領域２０１ａ、領域２０１ｂ、領域２０１ｃ、及び領域２０１ｄには、４本のゲート線１３Ｇ単位に１つのゲートドライバ１１が配置される。同じ領域に配置されたゲートドライバ１１は、配線１５Ｌを介して相互に接続されている。
　図３に示すアクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の額縁領域２０２には、端子部１２ｇが設けられている。端子部１２ｇは、表示制御回路４及び電源５と接続されている。端子部１２ｇは、表示制御回路４及び電源５から出力される制御信号や電源電圧信号等の信号を受け取る。端子部１２ｇに入力された制御信号及び電源電圧信号等の信号は、配線１５Ｌを介して各ゲートドライバ１１に供給される。ゲートドライバ１１は、供給される信号に応じて、接続されているゲート線１３Ｇに対し、選択状態と非選択状態の一方を示す電圧信号を出力する。以下の説明において、ゲート線１３Ｇが選択されている状態をゲート線１３Ｇの駆動と呼ぶ。
　また、アクティブマトリクス基板２０ａにおける額縁領域２０２には、ソースドライバ３とソース線１５Ｓ（図２参照）とを接続する端子部１２ｓが設けられている。ソースドライバ３は、表示制御回路４から入力される制御信号に応じて、各ソース線１５Ｓ（図２参照）にデータ信号を出力する。
　表示制御回路４は、制御信号として、一水平期間ごとにＨレベルとＬレベルとを繰り返す信号（以下、クロック信号）と、クロック信号のＨレベルと同じ電位の信号（以下、リセット信号）とを端子部１２ｇへ供給する。
　図４は、クロック信号の波形を例示した図である。本実施形態では、クロック信号として、互いの位相が反転する２相のクロック信号ＣＫＡ、及びＣＫＢが端子部１２ｇへ供給される。なお、この例において、２相のクロック信号を用いるが、例えば、２水平走査期間毎にＨレベルとＬレベルとを繰り返し、位相が１／４周期ずつずれた４相のクロック信号や、４水平走査期間毎にＨレベルとＬレベルとを繰り返し、位相が１／８周期ずつずれた８相のクロック信号等、位相が異なる複数のクロック信号を用いてもよい。
　次に、本実施形態におけるゲートドライバ１１の構成について説明する。図５は、ゲート線１３Ｇ（ｎ）を駆動するゲートドライバ１１(以下、ゲートドライバ１１（ｎ）)の等価回路の一例を示す図である。
　図５に示すように、ゲートドライバ１１（ｎ）は、スイッチング素子として、アルファベットＡ～Ｋで示す薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）（以下、ＴＦＴ－Ａ～ＴＦＴ－Ｋ）と、キャパシタＣｂｓｔとを有する。
　図５において、ＴＦＴ－Ｂのソース端子と、ＴＦＴ－Ａ、ＴＦＴ－Ｃ、及びＴＦＴ－Ｄのドレイン端子と、ＴＦＴ－Ｆのゲート端子と、キャパシタＣｂｓｔの一方の電極とが接続されている内部配線をｎｅｔＡと称する。また、ＴＦＴ－Ｉのソース端子と、ＴＦＴ－Ｈ、ＴＦＴ－Ｊ、及びＴＦＴ－Ｋのドレイン端子と、ＴＦＴ－Ｄのゲート端子とが接続されている内部配線をｎｅｔＢと称する。
　ＴＦＴ－Ａのドレイン端子はｎｅｔＡと接続され、ゲート端子にリセット信号ＣＬＲが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。
　ＴＦＴ－Ｂのゲート端子とドレイン端子とが接続され、ゲート端子とドレイン端子はゲート線１３Ｇ（ｎ－１）と接続されている。また、ＴＦＴ－Ｂのソース端子は、ｎｅｔＡに接続されている。ＴＦＴ－Ｂは、セット信号Ｓとして、ゲート線１３Ｇ（ｎ－１）の電位を受け取る。なお、ゲート線１３Ｇ（１）を駆動するゲートドライバ１１におけるＴＦＴ－Ｂは、セット信号Ｓとして、表示制御回路４から出力されるゲートスタートパルス信号を受け取る。
　キャパシタＣｂｓｔは、一方の電極がｎｅｔＡ（ｎ）と接続され、他方の電極がゲート線１３Ｇ（ｎ）と接続されている。
　ＴＦＴ－Ｃのゲート端子は、ゲート線１３Ｇ（ｎ＋１）と接続され、ドレイン端子はｎｅｔＡ（ｎ）と接続され、ソース端子に電源電圧信号ＶＳＳが供給される。
　ＴＦＴ－Ｄは、ゲート端子がｎｅｔＢ（ｎ）と接続され、ドレイン端子がｎｅｔＡ（ｎ）と接続され、ソース端子に電源電圧信号ＶＳＳが供給される。
　ＴＦＴ－Ｅは、ドレイン端子がゲート線１３Ｇ（ｎ）と接続され、ゲート端子にリセット信号ＣＬＲが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。
　ＴＦＴ－Ｆは、ゲート端子がｎｅｔＡ（ｎ）と接続され、ソース端子がゲート線１３Ｇ（ｎ）に接続され、ドレイン端子にクロック信号ＣＫＡが供給される。ＴＦＴ－Ｆは、ゲート線１３Ｇ（ｎ）を選択状態に切り替える選択電圧をゲート線１３Ｇ（ｎ）に出力する出力バッファとして機能する。出力バッファは、他のＴＦＴと比べて負荷が大きいためチャネル幅を大きくする必要がある。図５に示す等価回路においては、ＴＦＴ－Ｆを１つのＴＦＴで表しているが、本実施形態では、ＴＦＴ－Ｆは、複数のＴＦＴを接続して構成される。ＴＦＴ－Ｆの具体的な構成例は後述する。
　ＴＦＴ－Ｇは、ドレイン端子がゲート線１３Ｇ（ｎ）と接続され、ゲート端子にクロック信号ＣＫＢが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。
　ＴＦＴ－Ｈは、ドレイン端子がｎｅｔＢ（ｎ）に接続され、ゲート端子にクロック信号ＣＫＡが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。
　ＴＦＴ－Ｉは、ゲート端子とドレイン端子とが接続され、ゲート端子とドレイン端子にクロック信号ＣＫＢが供給される。ＴＦＴ－Ｉのソース端子はｎｅｔＢ（ｎ）に接続されている。
　ＴＦＴ－Ｊは、ゲート端子がゲート線１３Ｇ（ｎ―１）と接続され、ドレイン端子がｎｅｔＢ（ｎ）と接続され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ－Ｊは、セット信号Ｓとして、ゲート線１３Ｇ（ｎ－１）の電位を受け取る。なお、ゲート線１３Ｇ（１）を駆動するゲートドライバ１１におけるＴＦＴ－Ｊは、セット信号Ｓとして、表示制御回路４から出力されるゲートスタートパルス信号を受け取る。
　ＴＦＴ－Ｋは、ドレイン端子がｎｅｔＢ（ｎ）と接続され、ゲート端子にリセット信号ＣＬＲが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。
　次に、ゲートドライバ１１の動作について説明する。図６は、ゲートドライバ１１（ｎ）がゲート線１３Ｇ（ｎ）を駆動する際のタイミングチャートである。
　ゲートドライバ１１（ｎ）には、表示制御回路４から供給されるクロック信号ＣＫＡ、ＣＫＢが入力される。なお、図６では図示を省略しているが、一垂直走査期間毎に一定期間Ｈ（High）レベルとなるリセット信号ＣＬＲが表示制御回路４から各ゲートドライバ１１に入力される。リセット信号ＣＬＲが入力されると、ゲートドライバ１１（ｎ）におけるｎｅｔＡ（ｎ）、ｎｅｔＢ（ｎ）、及びゲート線１３Ｇの電位はＬ（Low）レベルに遷移する。
　時刻ｔ１からｔ２において、クロック信号ＣＫＡのＬレベルの電位と、クロック信号ＣＫＢのＨレベルの電位とがゲートドライバ１１（ｎ）に入力される。これにより、ＴＦＴ－Ｉがオン状態となり、ＴＦＴ－Ｈがオフ状態となるためｎｅｔＢ（ｎ）はＨレベルの電位に充電される。また、ＴＦＴ－Ｄがオン状態となり、ｎｅｔＡ（ｎ）は電源電圧ＶＳＳ（Ｌレベル）に充電される。また、ＴＦＴ－Ｇがオン状態、ＴＦＴ－Ｆがオフ状態となるため、ゲート線１３Ｇ（ｎ）はＬレベルの電位に充電される。
　次に、時刻ｔ２において、クロック信号ＣＫＡのＨレベルの電位と、クロック信号ＣＫＢのＬレベルの電位とがゲートドライバ１１（ｎ）に入力される。これにより、ＴＦＴ－Ｉがオフ状態となり、ＴＦＴ－Ｈがオン状態となるためｎｅｔＢ（ｎ）はＬレベルの電位に充電される。また、ＴＦＴ－Ｄがオフ状態となり、ｎｅｔＡ（ｎ）は電源電圧ＶＳＳ（Ｌレベル）の電位に維持される。このとき、ＴＦＴ－Ｇがオフ状態、ＴＦＴ－Ｆがオフ状態となるため、ゲート線１３Ｇ（ｎ）はＬレベルの電位に維持される。
　時刻ｔ３において、ゲート線１３Ｇ（ｎ－１）が駆動され、クロック信号ＣＫＡのＬレベルの電位と、クロック信号ＣＫＢのＨレベルの電位とがゲートドライバ１１（ｎ）に入力される。ＴＦＴ－Ｉがオン状態、ＴＦＴ－Ｈがオフ状態となるが、ＴＦＴ－Ｊのゲート端子に、セット信号Ｓとしてゲート線１３Ｇ（ｎ－１）のＨレベルの電位が入力され、ＴＦＴ－Ｊはオン状態となる。ＴＦＴ－ＩよりもＴＦＴ－Ｊの方がＴＦＴの充電能力を高く設定することで、ｎｅｔＢ（ｎ）はＬレベルの電位に維持される。
　また、ＴＦＴ－Ｂのゲート端子及びドレイン端子に、セット信号Ｓとして、ゲート線１３Ｇ（ｎ－１）のＨレベルの電位が入力され、ＴＦＴ－Ｂはオン状態となる。ＴＦＴ－Ｄはオフ状態のため、ｎｅｔＡ（ｎ）は（Ｈレベルの電位－ＴＦＴ－Ｂの閾値電圧）の電位にプリチャージされ、ＴＦＴ－Ｆはオン状態となる。このとき、ＴＦＴ－Ｇはオン状態となるため、ゲート線１３Ｇ（ｎ）はＬレベルの電位に維持される。
　続いて、時刻ｔ４において、ゲート線１３Ｇ（ｎ－１）が非選択状態となり、クロック信号ＣＫＡのＨレベルの電位と、クロック信号ＣＫＢのＬレベルの電位とがゲートドライバ１１（ｎ）に入力される。
　ＴＦＴ－Ｉはオフ状態、ＴＦＴ－Ｈはオン状態となり、ＴＦＴ－Ｊのゲート端子に、セット信号Ｓとしてゲート線１３Ｇ（ｎ－１）のＬレベルの電位が入力され、ＴＦＴ－Ｊはオフ状態となる。これにより、ｎｅｔＢ（ｎ）はＬレベルの電位に維持される。
　また、ＴＦＴ－Ｂのゲート端子及びドレイン端子に、セット信号Ｓとして、ゲート線１３Ｇ（ｎ－１）のＬレベルの電位が入力され、ＴＦＴ－Ｂはオフ状態となる。また、ＴＦＴ－Ａ、ＴＦＴ－Ｃ、ＴＦＴ－Ｄもオフ状態となり、ｎｅｔＡ（ｎ）はフローティング状態となる。このとき、ＴＦＴ－Ｆのドレイン端子にクロック信号ＣＫＡのＨレベルの電位が入力されることにより、ゲート線１３Ｇ（ｎ）にＨレベルの電位が入力され、キャパシタＣｂｓｔによって、ｎｅｔＡ（ｎ）の電位が突き上げられ、Ｈレベルより高い電位まで上昇する。ＴＦＴ－Ｇはオフ状態となるため、ゲート線１３Ｇ（ｎ）は選択状態に切り替えられる。
　ｎｅｔＡ（ｎ）の電位は、キャパシタＣｂｓｔの容量と、ｎｅｔＡ（ｎ）の寄生容量と、ｎｅｔＡ（ｎ）に接続されたＴＦＴの容量とに依存する。つまり、ｎｅｔＡ（ｎ）の電位の上昇効率Ｔは、以下の式（１）で表される。
　Ｔ＝（Ｃ＋Ｃ１）／（Ｃ＋Ｃ２＋Ｃ３）・・・（１）
　Ｃ　：キャパシタＣｂｓｔの容量
　Ｃ１：ＴＦＴ－Ｆの寄生容量
　Ｃ２：ｎｅｔＡの寄生容量
　Ｃ３：ｎｅｔＡに接続されたＴＦＴの寄生容量
　上記式（１）に示すように、ｎｅｔＡの寄生容量やｎｅｔＡに接続されたＴＦＴの寄生容量が大きくなるほど、ｎｅｔＡの電位の上昇効率は小さくなり、ｎｅｔＡの電位は低くなる。そのため、本実施形態では、アクティブマトリクス基板２０ａにおいて、ｎｅｔＡの寄生容量及びｎｅｔＡに接続されたＴＦＴの寄生容量の少なくとも一方を抑制する抑制部が設けられている。本実施形態における抑制部の具体的な構成については後述する。
　時刻ｔ５において、ゲート線１３Ｇ（ｎ＋１）が駆動され、クロック信号ＣＫＡのＬレベルの電位と、クロック信号ＣＫＢのＨレベルの電位とがゲートドライバ１１（ｎ）に入力される。ＴＦＴ－Ｉはオン状態、ＴＦＴ－ＨとＴＦＴ－Ｊはオフ状態となるため、ｎｅｔＢ（ｎ）はＨレベルの電位に充電される。
　このとき、ゲート線１３Ｇ（ｎ＋１）のＨレベルの電位がＴＦＴ－Ｃのゲート端子に入力され、ＴＦＴ－Ｃはオン状態となる。また、ＴＦＴ－Ｄはオン状態、ＴＦＴ－Ｂはオフ状態となり、ｎｅｔＡ（ｎ）はＬレベルの電位に充電される。そして、ＴＦＴ－Ｆはオフ状態、ＴＦＴ－Ｇはオン状態となるため、ゲート線１３Ｇ（ｎ）はＬレベルの電位に充電され、非選択状態に切り替えられる。
　時刻ｔ５以降、クロック信号ＣＫＡ、ＣＫＢの電位に応じてｎｅｔＢ（ｎ）の電位はＨレベルとＬレベルとを繰り返す。ｎｅｔＡ（ｎ）は、時刻ｔ５以降、Ｌレベルの電位に維持され、ゲート線１３Ｇ（ｎ）はＬレベルの電位に維持される。
　このようにして、液晶表示装置１は、ゲートドライバ群１１Ａ～１１Ｄによって、ゲート線１３Ｇ（１）～１３Ｇ（Ｍ）を順次駆動し、ソースドライバ３によって各ソース線１５Ｓにデータ信号を供給することにより表示パネル２に画像を表示する。
　次に、本実施形態におけるゲートドライバ１１の配置例について説明する。図７Ａ及び図７Ｂは、ゲート線１３Ｇ（ｎ）を駆動するゲートドライバ１１（ｎ）の配置例を示す模式図である。なお、図７Ａ及び図７Ｂでは、便宜上、アルファベットＡ～Ｋのみ記載し、“ＴＦＴ－”の表記を省略しているが、Ａ～Ｋは、図５に示したＴＦＴ－Ａ～ＴＦＴ－Ｋに対応している。また、図７Ａと図７Ｂは、図７Ａ及び図７Ｂにおける列２００において連続しているものとする。
　図７Ａ及び図７Ｂに示すように、ゲートドライバ１１（ｎ）を構成する各素子は、ゲート線１３Ｇ（ｎ－２）～１３Ｇ（ｎ＋１）の各ゲート線の間に配置されている。ゲートドライバ１１（ｎ）は、ゲート線１３Ｇ（ｎ－１）、１３Ｇ（ｎ）、及び１３Ｇ（ｎ＋１）と接続されている。
　ゲートドライバ１１（ｎ）におけるＴＦＴ－Ａ～ＴＦＴ－Ｋ及びキャパシタＣｂｓｔは、ゲート線１３Ｇ（ｎ）とゲート線１３Ｇ（ｎ－１）の間の画素ＰＩＸに分散して配置されている。この例では、便宜上、ＴＦＴ－Ａ～ＴＦＴ－Ｋ及びキャパシタＣｂｓｔは、一部の画素を除いて隣接するように配置されているが、対向基板２０ｂにおけるカラーフィルタのＲ、Ｇ、Ｂの色のうち、特定の色に対応する画素ＰＩＸに各々配置してもよい。
　また、図７Ｂにおいて、出力バッファとして機能するＴＦＴ－Ｆは、３つのＴＦＴが並列に接続されて構成される例を示しているが、接続されるＴＦＴの数はこれに限らず、２つ以上のＴＦＴが接続されていればよい。また、ＴＦＴ－Ｆ以外の他のＴＦＴ及びキャパシタＣｂｓｔについても、必要に応じて複数のＴＦＴ及びキャパシタを接続して構成してもよい。
　また、図７Ａ及び図７Ｂにおいて図示を省略するが、ゲートドライバ１１（ｎ）は、配線１５Ｌを介して、ゲート線１３Ｇ（ｎ＋４）を駆動するゲートドライバ１１、及びゲート線１３Ｇ（ｎ－４）を駆動するゲートドライバ１１と接続されている。
　図７Ａにおいて、電源電圧信号ＶＳＳを供給する配線１５Ｌは、ＴＦＴ－Ｊ、Ｋ、Ｈが配置された列とは異なる他の列において、端子部１２ｇ（図３参照）からソース線１５Ｓと略平行となるように配線され、ＴＦＴ－Ｊ、ＴＦＴ－Ｋ、及びＴＦＴ－Ｈが配置された画素まで引き回されている。また、図７Ｂにおいても、電源電圧信号ＶＳＳを供給する配線１５Ｌは、ＴＦＴ－Ｅ、Ｇが配置された列とは異なる他の列において、端子部１２ｇ（図３参照）からソース線１５Ｓと略平行となるように配線され、ＴＦＴ－Ｅ、及びＴＦＴ－Ｇが配置された画素まで引き回されている。
　図７Ｂにおいて、３つのＴＦＴ－Ｆの各ドレイン端子にはクロック信号ＣＫＡが供給される。各ＴＦＴ－Ｆにクロック信号ＣＫＡを供給する配線１５Ｌは、ＴＦＴ－Ｆが配置された列に隣接する列において、端子部１２ｇ（図３参照）からソース線１５Ｓと略平行となるように配線され、各ＴＦＴ－Ｆが配置された画素まで引き回されている。
　このように、同じ制御信号が供給される複数のＴＦＴに対して共通の配線１５Ｌを設けることにより、ＴＦＴごとに、各制御信号の配線１５Ｌを設ける場合と比べて配線数を減らすことができる。
　ここで、図７Ｂにおける３つのＴＦＴ－Ｆが配置される画素の構成について具体的に説明する。以下の例では、３つのＴＦＴ－Ｆの各々が、カラーフィルタ（図示略）のＢの色に対応する画素に配置されているものとする。
　図８は、図７Ｂにおける３つのＴＦＴ－Ｆのうちの１つのＴＦＴ－Ｆが配置されている画素の構成例を示す模式図である。図８において、列２００ｘ＿ｒは、カラーフィルタ（図示略）のＲの色に対応する画素が配列され、列２００ｘ＿ｇは、Ｇの色に対応する画素が配列されて、列２００ｘ＿ｂは、Ｂの色に対応する画素が配列されている。
　列２００ｘ＿ｂの画素には、ＴＦＴ－Ｆが配置され、列２００ｘ＿ｒと２００ｘ＿ｇの各画素には、ＴＦＴ－Ｆと接続されたｎｅｔＡ（ｎ）が配線されている。図８では、便宜上、１つのＴＦＴ－Ｆの配置例を示しているが、他のＴＦＴ－Ｆも同様に、Ｂの色に対応する画素に配置され、ｎｅｔＡ（ｎ）を介して相互に接続される。
　列２００ｘ＿ｒ，２００ｘ＿ｇ，２００ｘ＿ｂの各画素において、ゲート線１３Ｇとソース線１５Ｓとが交差する近傍には、画像表示用のＴＦＴ（以下、ＴＦＴ－ＰＩＸ）が配置されている。ＴＦＴ－ＰＩＸと画素電極１７とはコンタクトＣＨ１を介して接続されている。
　ＴＦＴ－Ｆのソース端子１５ｓは、コンタクトＣＨ２を介してゲート線１３Ｇ（ｎ）と接続されている。ＴＦＴ－Ｆに対してクロック信号ＣＫＡを供給する配線１５Ｌの一部は、ＴＦＴ－Ｆのドレイン端子１５ｄとして機能する。
　ここで、図８に示す画素の断面構造について、図９Ａ～９Ｄを用いて説明する。図９Ａは、図８に示すＴＦＴ－ＰＩＸの部分をＩ－Ｉ線で切断した断面図であり、図９Ｂは、図８に示すコンタクトＣＨ１をＩＩ－ＩＩ線で切断した断面図である。また、図９Ｃは、図８に示すＴＦＴ－Ｆの部分をＩＩＩ－ＩＩＩ線で切断した断面図であり、図９Ｄは、図８に示すコンタクトＣＨ２をＩＶ－ＩＶ線で切断した断面図である。
　図９Ａ、９Ｃ、及び９Ｄに示すように、基板２０上にゲート層１３が形成されることで、ゲート線１３Ｇと、ＴＦＴ－Ｆのゲート端子と、ｎｅｔＡ（ｎ）とが形成される。
　図９Ａ及び図９Ｃに示すように、ゲート層１３の上層において、ＴＦＴ－ＰＩＸが形成される部分とＴＦＴ－Ｆが形成される部分には、ゲート絶縁膜２１を介して酸化物半導体からなる半導体層１４が形成され、半導体層１４の上部で離間するようにソース層１５が形成されている。これにより、図９Ａ～図９Ｃに示すように、ソース線１５Ｓ、ＴＦＴ－ＰＩＸとＴＦＴ－Ｆの各々のソース端子１５ｓ及びドレイン端子１５ｄ、及び配線１５Ｌが形成される。
　図９Ｄに示すように、コンタクトＣＨ２において、ゲート層１３の表面まで貫通するコンタクトホールＨ２がゲート絶縁膜２１に形成されている。ソース層１５は、コンタクトホールＨ２においてゲート層１３と接するようにゲート絶縁膜２１上に形成されている。これにより、コンタクトＣＨ２において、ＴＦＴ－Ｆのソース端子１５ｓとゲート線１３Ｇ（ｎ）とが接続される。
　また、図９Ａ～図９Ｄに示すように、ソース層１５の上層には、ソース層１５を覆うように保護膜２２と保護膜２３とが積層されている。保護膜２２は、例えばＳｉＯ２等の無機絶縁膜で構成されている。保護膜２３は、例えばポジ型の感光性樹脂膜等の有機絶縁膜で構成されている。さらに、図９Ａ～図９Ｄに示すように、保護膜２３の上層にはシールド層１６が形成されている。シールド層１６は、例えばＩＴＯ等の透明導電膜で構成されている。そして、シールド層１６の上層には、例えばＳｉＯ２等の無機絶縁膜で構成されている層間絶縁層２４が形成されている。層間絶縁層２４の上層には、図９Ｃ及び図９Ｄに示すように、ＩＴＯ等の透明導電膜からなる画素電極１７が形成されている。
　図９Ｂに示すように、コンタクトＣＨ１においては、ＴＦＴ－ＰＩＸのドレイン端子１５の上部において、層間絶縁層２４とシールド層１６と保護膜２２、２３とを貫通するコンタクトホールＨ１が形成されている。画素電極１７は、コンタクトホールＨ１においてドレイン端子１５ｄと接するように層間絶縁層２４の上層に形成されている。
　シールド層１６の形成によって、画素電極１７とシールド層１６との間に容量が形成され、容量によって画素電極１７の電位が安定化される。また、画素電極１７と、ＴＦＴ－Ｆ及び配線１５Ｌとの間にシールド層１６が形成されているため、ＴＦＴ－Ｆ及び配線１５Ｌと画素電極１７との間の干渉が低減される。なお、この例では、画素電極１７は、ゲートドライバ１１におけるＴＦＴや、ｎｅｔＡ及びｎｅｔＢ等の内部配線が形成された部分と重なる位置にも設けられているが、これらが形成された部分は光を透過しないため、画素電極１７が設けられていなくてもよい。
　しかしながら、図８に示すように、ＴＦＴ－Ｆに接続されたｎｅｔＡ（ｎ）の配線は、ＴＦＴ－Ｆが配置されていない列２００ｘ＿ｒ及び２００ｘ＿ｇの画素に配置されており、ｎｅｔＡ（ｎ）とシールド層１６との間に寄生容量が生じる。上述したように、ｎｅｔＡ（ｎ）の寄生容量が大きくなると、ｎｅｔＡ（ｎ）の電位の上昇効率が下がる。その結果、ゲート線１３Ｇ（ｎ）を駆動するタイミングで、ｎｅｔＡ（ｎ）を所定の電位まで上昇させることができず、ＴＦＴ－Ｆを介してゲート線１３Ｇ（ｎ）に選択電圧を出力することができない。
　そのため、本実施形態では、ｎｅｔＡ（ｎ）が配置された列２００ｘ＿ｒ及び２００ｘ＿ｇの画素におけるシールド層１６とｎｅｔＡ（ｎ）との間に、ソース層１５と同じ材料で構成された電極部Ｃ１、Ｃ２（抑制部）を形成する。これにより、ｎｅｔＡ（ｎ）とシールド層１６との間の寄生容量を抑制する。
　ここで、図９Ｅに、図８における電極部Ｃ２の部分をＶ－Ｖ線で切断した断面図を示す。図９Ｅに示すように、ｎｅｔＡが形成されているゲート層１３の上には、ゲート絶縁膜２１を介してソース層１５が形成されている。ソース層１５は、ゲート線１３ＧとコンタクトホールＨ２を介して接続されている。
　なお、上記の例では、ＴＦＴ－Ｆが配置された画素に隣接する画素に設けられたｎｅｔＡとシールド層１６との間に、電極部が設けられる例を説明したが、ｎｅｔＡが配置された他の画素において、シールド層１６とｎｅｔＡとの間に電極部が設けられていてもよい。
　このように、ｎｅｔＡが配置される画素において、ｎｅｔＡとシールド層１６の間にソース層１５が形成されることにより、ｎｅｔＡとシールド層１６との間の寄生容量が抑制される。また、ｎｅｔＡの上にゲート絶縁膜２１を介してソース層１５を形成し、ソース層１５をゲート層１３に接続させることにより、ｎｅｔＡを一方の電極、ソース層１５を他方の電極とするキャパシタを形成することができる。そのため、電極部Ｃ１及びＣ２によって形成されるキャパシタを、図５及び図７Ｂに示すキャパシタＣｂｓｔの一部として機能させることができる。
＜第２実施形態＞
　上述した第１実施形態では、ｎｅｔＡが配置される画素において、ｎｅｔＡとシールド層１６との間に電極部Ｃ１，Ｃ２を形成することにより、ｎｅｔＡとシールド層１６との間に生じる寄生容量を抑制する例について説明した。本実施形態では、第１実施形態とは異なる構成によってｎｅｔＡとシールド層１６との間の寄生容量を抑制する例を説明する。
　図１０は、図７Ｂに示す３つのＴＦＴ－Ｆのうちの１つが配置される画素の構成例を示す模式図である。図１０において、第１実施形態と同様の構成には第１実施形態と同じ符号を付している。
　本実施形態では、ｎｅｔＡ（ｎ）の配線が配置される列２００ｘ＿ｒ及び２００ｘ＿ｇの画素におけるシールド層１６において、ｎｅｔＡ（ｎ）と重なる破線枠１６０で示す部分に開口部（抑制部）が設けられている。
　ここで、図１１に、図１０に示す破線枠１６０の部分をＶＩ－ＶＩ線で切断した断面図を示す。図１１に示すように、ｎｅｔＡ（ｎ）が形成された画素におけるシールド層１６において、ｎｅｔＡ（ｎ）と重なる部分には開口部１６０ｈが形成されている。そのため、ｎｅｔＡ（ｎ）とシールド層１６とが重ならず、ｎｅｔＡ（ｎ）とシールド層１６との間の寄生容量が抑制される。
　なお、上記では、図１０を用いて、ｎｅｔＡ（ｎ）が形成された画素のうち、一部の画素におけるシールド層１６において開口部１６０ｈを形成する例を説明したが、ｎｅｔＡ（ｎ）が形成された他の画素におけるシールド層１６においても同様に開口部１６０ｈを形成してもよい。
　また、第２実施形態において、上述した第１実施形態の構成をさらに適用してもよい。つまり、図１２に示すように、ｎｅｔＡ（ｎ）とシールド層１６との間にソース層１５を形成して電極部Ｃ１，Ｃ２を形成し、シールド層１６においてｎｅｔＡ（ｎ）と重なる部分に開口部１６０ｈを設けるようにしてもよい。第１実施形態のように、ｎｅｔＡ（ｎ）が形成された位置において、ｎｅｔＡ（ｎ）とシールド層１６との間にソース層１５を形成することにより、ｎｅｔＡ（ｎ）の寄生容量は抑制されるが、ゲート線１３Ｇの寄生容量が増加する。そのため、図１２のように、シールド層１６においてｎｅｔＡ（ｎ）と重なる部分に開口部１６０ｈを設けることにより、ｎｅｔＡ（ｎ）の寄生容量を抑制するとともに、ゲート線１３Ｇの寄生容量を抑制することができる。
＜第３実施形態＞
　上述した第１実施形態及び第２実施形態では、ｎｅｔＡの寄生容量を抑制する例を説明したが、上記式（１）に示すように、ｎｅｔＡの電位の上昇効率は、ｎｅｔＡに接続されているＴＦＴの寄生容量が大きくなるほど小さくなる。そのため、本実施形態では、ＴＦＴ－Ｆ以外のＴＦＴのうち、ｎｅｔＡに接続されているＴＦＴ－Ａ～ＴＦＴ－Ｄの少なくとも１つの寄生容量を抑制する例について説明する。
　図１３は、図７Ｂに示すＴＦＴ－Ａが配置された画素の構成例を示す模式図である。図１３において、上述した第１実施形態と同様の構成には第１実施形態と同じ符号を付している。
　図１３に示すように、ＴＦＴ－Ａのドレイン端子１５ｄは、コンタクトＣＨ２を介してｎｅｔＡ（ｎ）と接続されている。ＴＦＴ－Ａのゲート端子１３ｇは、コンタクトＣＨ２を介してリセット信号ＣＬＲが供給される配線１５Ｌと接続されている。また、電源電圧信号ＶＳＳが供給される配線１５Ｌの一部は、ＴＦＴ－Ａのソース端子１５ｓとして機能する。
　本実施形態では、ＴＦＴ－Ａが配置される画素におけるシールド層１６において、ＴＦＴ－Ａと重なる破線枠１６１で示す部分に開口部（抑制部）が設けられている。図１４は、図１３に示すＴＦＴ－ＡをＶＩＩ－ＶＩＩ線で切断した断面図である。図１４に示すように、ＴＦＴ－Ａが形成された画素におけるシールド層１６において、ＴＦＴ－Ａと重なる部分には開口部１６１ｈが形成されている。開口部１６１ｈによって、ＴＦＴ－Ａにおけるソース端子１５ｓ及びドレイン端子１５ｄとシールド層１６とが重ならず、ＴＦＴ－Ａとシールド層１６との間の寄生容量を抑制することができる。
　本実施形態では、ＴＦＴ－Ａとの寄生容量を抑制する構成について説明したが、ｎｅｔＡ（ｎ）に接続されるＴＦＴ－Ｂ～ＴＦＴ－Ｄが配置される画素におけるシールド層１６において、これらＴＦＴと重なる部分に開口部を設けるようにしてもよい。このように構成することにより、ｎｅｔＡ（ｎ）に接続された各ＴＦＴの寄生容量を抑制することができ、ｎｅｔＡ（ｎ）の電位の上昇効率を向上させることができる。
　また、ＴＦＴ－Ｆが配置される画素におけるシールド層１６においても、同様に開口部を設けるようにしてもよい。ＴＦＴ－Ｆのゲート端子はｎｅｔＡ（ｎ）と同じゲート層１３に形成され、ゲート層１３の上には、ＴＦＴ－Ｆのソース端子及びドレイン端子を形成するソース層１５が設けられている。そのため、ＴＦＴ－Ｆと重なるシールド層１６において開口部を設けても、ＴＦＴ－Ｂ～ＴＦＴ－Ｄと比べて、ｎｅｔＡ（ｎ）の寄生容量を抑制する効果は小さいが、ＴＦＴ－Ｆに制御信号を供給する配線１５Ｌの寄生容量を低減することができる。
＜第４実施形態＞
　上述した第３実施形態では、ｎｅｔＡ（ｎ）に接続されるＴＦＴが配置される画素におけるシールド層１６において、ＴＦＴと重なる部分に開口部１６１ｈを設けることにより、ｎｅｔＡ（ｎ）に接続されるＴＦＴの寄生容量を抑制する例を説明した。本実施形態では、ｎｅｔＡ（ｎ）に接続されるＴＦＴにおいて、相互に面積が異なるドレイン端子とソース端子を設け、面積が小さい方の端子とｎｅｔＡ（ｎ）とを接続することにより、ｎｅｔＡ（ｎ）に接続されるＴＦＴの寄生容量を抑制する。
　以下、ＴＦＴ－Ａが配置される画素を例にしてｎｅｔＡ（ｎ）に接続されるＴＦＴの寄生容量を抑制する構成を説明する。図１５は、ＴＦＴ－Ａが配置される画素の構成例を示す模式図である。図１５において、第３実施形態と同様の構成には第３実施形態と同じ符号を付している。
　図１５に示すように、本実施形態では、ＴＦＴ－Ａは、ソース端子１５ｓとドレイン端子１５ｄとが櫛歯状に配置されて構成されている。この例において、ソース端子１５ｓはドレイン端子１５ｄよりも大きい面積を有する。
　ソース端子１５ｓの一方の端部は、画素内においてソース線１５Ｓと略平行に延伸されている。ソース端子１５ｓの延伸部分は電源電圧信号ＶＳＳが供給される配線１５Ｌとして機能する。ドレイン端子１５ｄの一方の端部は、上段の画素に向かってソース線１５Ｓと略平行に延伸されている。ドレイン端子の延伸部分はｎｅｔＡ（ｎ）に接続するための接続部１５１として機能する。接続部１５１は、コンタクトＣＨ２を介してｎｅｔＡ（ｎ）と接続される。
　図１６の（ａ）に示すように、同等の面積を有する矩形状のソース端子１５ｓとドレイン端子１５ｄとを平行に配置したチャネル幅Ｗを有するＴＦＴの場合、ドレイン端子１５ｄとｎｅｔＡ（ｎ）とを接続すると、破線枠Ｐで示す部分がＴＦＴの寄生容量に寄与する領域となる。なお、ソース端子１５ｓとｎｅｔＡ（ｎ）とを接続した場合であっても、ＴＦＴの寄生容量に寄与する領域は破線枠Ｐで示す領域と略同じ面積となる。
　一方、図１６の（ｂ）に示すように、チャネル幅がＷとなるようにソース端子１５ｓとドレイン端子１５ｄとを櫛歯状に配置したＴＦＴの場合、ドレイン端子１５ｄの一端に接続部１５１を設けると、破線枠Ｑで示す領域がＴＦＴの寄生容量に寄与する領域となる。つまり、図１６の（ｂ）に示すＴＦＴにおいて、面積が小さいドレイン端子１５ｄとｎｅｔＡ（ｎ）とを接続することにより、図１６の（ａ）に示すＴＦＴの場合と比べ、ＴＦＴの寄生容量に寄与する領域が小さくなる。その結果、ＴＦＴの寄生容量が抑制され、ｎｅｔＡ（ｎ）の寄生容量を抑制することができる。
　上記ではＴＦＴ－Ａが配置される画素を例にｎｅｔＡ（ｎ）の寄生容量を抑制する例を説明したが、ｎｅｔＡ（ｎ）に接続されたＴＦＴ－Ａ～ＴＦＴ－Ｄ、ＴＦＴ－Ｆの少なくとも１つについて図１５のように構成されていればよい。
　なお、図１５及び図１６の（ｂ）に示すように、ソース端子とドレイン端子とを櫛歯状に配置したＴＦＴの場合、ソース端子とドレイン端子とを略平行に配置した図１６の（ａ）に示すＴＦＴと比べてＴＦＴの面積が大きくなり、画素の開口率が低下する。そのため、ＴＦＴ-Ａが配置される画素を構成する一のゲート線１３Ｇの幅を隣接する画素のゲート線１３Ｇの幅よりも小さくしてもよい。具体的には、例えば、図１７に示すように、ゲート線１３Ｇ（ｎ）及びゲート線１３Ｇ（ｎ－１）のうち、ＴＦＴ－Ａの近傍に配置されているゲート線１３Ｇ（ｎ）の幅ｈ２を、隣接する画素のゲート線１３Ｇ（ｎ）の幅ｈ１より小さくしてもよい。このように構成することにより、ＴＦＴ－Ａが配置される画素の開口率の低下を軽減することができる。
　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形、又は組み合わせて実施することが可能である。以下、本発明の変形例について説明する。
　＜変形例＞
（１）上述した第３実施形態において、第１実施形態及び第２実施形態の少なくとも一方の抑制部の構成を組み合わせてもよい。このように構成することにより、ｎｅｔＡの寄生容量を抑制するとともに、ｎｅｔＡに接続されたＴＦＴの寄生容量を抑制することができる。その結果、ｎｅｔＡの電位の上昇効率をより向上させることができる。
（２）上述した第１実施形態から第３実施形態において、ｎｅｔＡに接続されたＴＦＴのソース端子とドレイン端子を第４実施形態と同様に櫛歯状に配置し、面積が小さい方の端子をｎｅｔＡに接続するように構成してもよい。このように構成することにより、ｎｅｔＡの寄生容量を抑制するとともに、ｎｅｔＡに接続されたＴＦＴの寄生容量を抑制することができる。その結果、ｎｅｔＡの電位の上昇効率をより向上させることができる。

Claims (7)

  1. 　複数のソース線と、前記複数のソース線と交差する複数のゲート線とを備え、前記複数のソース線と前記複数のゲート線とで規定される複数の画素領域の各々に画素電極を有するアクティブマトリクス基板であって、
    　前記複数の画素領域における一部の画素領域に設けられ、供給される制御信号に応じてゲート線を選択状態に切り替える駆動回路をゲート線ごとに有する駆動部と、
    　前記一部の画素領域において、前記駆動回路における寄生容量を抑制する抑制部と、を備え、
    　前記駆動回路は、
    　複数のスイッチング素子と、
    　前記複数のスイッチング素子のうち、一のゲート線を選択状態に切り替える選択電圧を出力する出力用スイッチング素子のゲート端子と、少なくとも１つの他のスイッチング素子と、前記一のゲート線とに接続された内部配線とを有し、
    　前記抑制部は、前記駆動回路における前記内部配線、及び前記他のスイッチング素子の少なくとも一方が配置される画素領域に設けられる、アクティブマトリクス基板。
  2. 　前記駆動回路は、前記アクティブマトリクス基板において、前記画素電極と前記ゲート線が設けられた層との間に設けられ、
    　前記一部の画素領域における前記画素電極と前記駆動回路との間に導電層を備え、
    　前記抑制部は、前記駆動回路における前記内部配線と、前記他のスイッチング素子の少なくとも一方と前記導電層とが重なる位置に設けられる、請求項１に記載のアクティブマトリクス基板。
  3. 　前記内部配線は、前記一のゲート線と同層に形成され、
    　前記抑制部は、前記駆動回路における前記内部配線が配置される画素領域において、前記導電層と前記内部配線との間に、コンタクトを介して前記一のゲート線と接続された電極部を備える、請求項２に記載のアクティブマトリクス基板。
  4. 　前記抑制部は、前記駆動回路における前記内部配線が配置される画素領域の前記導電層において、前記内部配線と重なる位置に開口部を有する、請求項２又は３に記載のアクティブマトリクス基板。
  5. 　前記抑制部は、前記駆動回路における前記他のスイッチング素子が配置される画素領域の前記導電層において、前記他のスイッチング素子と重なる位置に開口部を有する、請求項２又は３に記載のアクティブマトリクス基板。
  6. 　前記他のスイッチング素子において、互いに面積が異なるドレイン端子とソース端子とが設けられ、
    　前記抑制部は、前記ドレイン端子と前記ソース端子のうち面積が小さい方の端子と前記内部配線とを接続する接続部を有する、請求項１から５のいずれか一項に記載のアクティブマトリクス基板。
  7. 　請求項１から６のいずれか一項に記載のアクティブマトリクス基板と、
    　カラーフィルタを有する対向基板と、
    　前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、
    　を有する表示装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018043426A1 (ja) * 2016-09-05 2018-03-08 シャープ株式会社 アクティブマトリクス基板およびその製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10332458B2 (en) * 2014-09-05 2019-06-25 Sharp Kabushiki Kaisha Display device
KR102481785B1 (ko) * 2015-12-30 2022-12-26 엘지디스플레이 주식회사 액정표시장치
KR102485374B1 (ko) 2015-12-31 2023-01-04 엘지디스플레이 주식회사 디스플레이 장치
TWI582739B (zh) * 2016-04-29 2017-05-11 群創光電股份有限公司 顯示器面板
CN107331295B (zh) * 2016-04-29 2020-10-27 群创光电股份有限公司 显示器面板
US10586495B2 (en) * 2016-07-22 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
KR102566296B1 (ko) * 2016-09-07 2023-08-16 삼성디스플레이 주식회사 표시장치
CN107045850A (zh) * 2017-04-05 2017-08-15 京东方科技集团股份有限公司 阵列基板、显示面板以及显示装置
WO2018225690A1 (ja) * 2017-06-08 2018-12-13 シャープ株式会社 アクティブマトリクス基板および表示装置
KR20190010052A (ko) * 2017-07-20 2019-01-30 엘지전자 주식회사 디스플레이 디바이스
US10796643B2 (en) * 2018-01-30 2020-10-06 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. AMOLED display panel with transmitting goa circuit disposed below effective display region
US11650469B2 (en) * 2018-03-28 2023-05-16 Sharp Kabushiki Kaisha Method for producing display device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004109372A (ja) * 2002-09-17 2004-04-08 Seiko Epson Corp 電気光学装置及びその製造方法並びに電子機器
WO2014069529A1 (ja) * 2012-10-30 2014-05-08 シャープ株式会社 アクティブマトリクス基板、表示パネル及びそれを備えた表示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3580092B2 (ja) * 1997-08-21 2004-10-20 セイコーエプソン株式会社 アクティブマトリクス型表示装置
JPH11184406A (ja) 1997-12-24 1999-07-09 Sony Corp 液晶ディスプレイ装置
GB0119653D0 (en) 2001-08-11 2001-10-03 Koninl Philips Electronics Nv Active matrix display device
TW200407834A (en) * 2002-09-17 2004-05-16 Seiko Epson Corp Optoelectronic device, manufacturing method of optoelectronic device, and electronic machine
US7369111B2 (en) * 2003-04-29 2008-05-06 Samsung Electronics Co., Ltd. Gate driving circuit and display apparatus having the same
TWI226962B (en) * 2004-01-05 2005-01-21 Au Optronics Corp Liquid crystal display device with a capacitance-compensated structure
KR101213810B1 (ko) * 2005-12-27 2012-12-18 엘지디스플레이 주식회사 액정표시소자의 구동 장치 및 방법
JP5299730B2 (ja) * 2006-10-13 2013-09-25 Ｎｌｔテクノロジー株式会社 表示装置
US8976103B2 (en) * 2007-06-29 2015-03-10 Japan Display West Inc. Display apparatus, driving method for display apparatus and electronic apparatus
JP5149910B2 (ja) * 2008-01-10 2013-02-20 シャープ株式会社 アクティブマトリクス基板及び液晶表示装置
JP5929136B2 (ja) * 2011-12-05 2016-06-01 セイコーエプソン株式会社 電気光学装置および電子機器
KR102050511B1 (ko) * 2012-07-24 2019-12-02 삼성디스플레이 주식회사 표시 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004109372A (ja) * 2002-09-17 2004-04-08 Seiko Epson Corp 電気光学装置及びその製造方法並びに電子機器
WO2014069529A1 (ja) * 2012-10-30 2014-05-08 シャープ株式会社 アクティブマトリクス基板、表示パネル及びそれを備えた表示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018043426A1 (ja) * 2016-09-05 2018-03-08 シャープ株式会社 アクティブマトリクス基板およびその製造方法
CN109661696A (zh) * 2016-09-05 2019-04-19 夏普株式会社 有源矩阵基板及其制造方法
US10714552B2 (en) 2016-09-05 2020-07-14 Sharp Kabushiki Kaisha Active matrix substrate having plurality of circuit thin film transistors and pixel thin film transistors
CN109661696B (zh) * 2016-09-05 2021-04-13 夏普株式会社 有源矩阵基板及其制造方法

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