JP2001142097A - 液晶表示装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 特に高精細液晶表示装置において開口率が向
上し、高い信頼性を有し、蓄積容量電極における充電の
遅延及びその静電容量のバラツキが抑制され、しかも構
造が簡単で低コストで歩留まりよく製造できる液晶表示
装置及びその製造方法を提供する。 【解決手段】 アドレス配線１０ａ，１０ｂ上に形成さ
れたゲート絶縁層を挟んでアドレス配線１０ａ，１０ｂ
と交差するように帯状のデータ配線２０ａ，２０ｂが配
置されている。データ配線２０ａ，２０ｂ上に上層絶縁
層が形成され、この上層絶縁層上に画素電極３１が形成
されている。蓄積容量部５０は隣接する画素領域Ｐ２の
アドレス配線１０ｂから画素領域Ｐ１内に延びる共通電
極５２と、ゲート絶縁層を挟んで共通電極５２との間で
静電容量を蓄積する蓄積容量電極５１とを備える。蓄積
容量電極５１と画素電極３１とが上層絶縁層を貫通する
導電性貫通孔３３により接続され、かつ蓄積容量電極５
１と薄膜トランジスタ部４０のソース電極４３とが配線
５３を介して同一金属膜で一体に形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）方式の液晶表示装置及びその製造方法に関
し、特に高精細液晶表示装置において、改善された開口
率と高い信頼性とを有し、しかも構造が簡単で安価かつ
歩留まりよく製造できる液晶表示装置及びその製造方法
に関する。

【０００２】

【従来の技術】薄膜トランジスタ（以下、ＴＦＴとい
う）をスイッチング素子として用いるアクティブマトリ
クス型液晶表示装置は、夫々独立したＴＦＴ及び画素電
極を有する画素領域がマトリクス状に配置されたＴＦＴ
アレイ基板と、遮光膜（いわゆるブラックマトリクス）
と、着色層及び透明共通電極が積層されたカラーフィル
タ基板とが液晶を挟んで対向配置されて構成されてい
る。

【０００３】図１６は、従来の液晶表示装置における１
画素領域の回路構成を示す回路図である。図１６におい
て、この液晶表示装置は、絶縁性基板上に形成された複
数のアドレス配線１１０ａ，１１０ｂ…と、この上にゲ
ート絶縁層を挟んでアドレス配線１１０ａ，１１０ｂ…
と交差するように形成された複数のデータ配線１２０
ａ，１２０ｂ…と、アドレス配線１１０ａ，１１０ｂと
データ配線１２０ａ，１２０ｂとで囲まれた当該画素領
域Ｐ１に形成された液晶素子１３０と、この液晶素子１
３０を駆動するＴＦＴ部１４０と、液晶素子１３０と並
列に静電容量を蓄積する蓄積容量部１５０とを有してい
る。

【０００４】アドレス配線１１０ａ，１１０ｂ…は、ア
ドレス配線ドライバ（図示せず）によって駆動され、液
晶表示装置の表示面で走査線を形成する信号を画素領域
Ｐ１のＴＦＴ部１４０に伝達する。

【０００５】データ配線１２０ａ，１２０ｂ…は、デー
タ配線ドライバ（図示せず）によって駆動され、当該画
素領域Ｐ１のＴＦＴ部１４０に画像信号を伝達する。

【０００６】液晶素子１３０は、画素領域Ｐ１の範囲内
に広がる画素電極１３１と液晶１３２と、この液晶１３
２を挟んで画素電極１３１と対向しかつ液晶表示装置の
表示面全体に共通する対向電極１３３とから構成され、
この対向電極１３３は共通電位COMに接続されている。
この画素電極１３１と対向電極１３３とはいずれも、Ｉ
ＴＯ（インジウム・錫オキサイド）等の透明導電膜によ
って形成されている。

【０００７】ＴＦＴ部１４０は、アドレス配線１１０ａ
から延びるゲート１４１と、データ配線１２０ａから延
びる電極（以下、ドレイン電極という）１４２と、画素
電極１３１に接続された電極（以下、ソース電極とい
う）１４３とからなり、ゲート１４１に印加される走査
線信号によりドレイン電極１４２とソース電極１４３と
が選択的に接続し、データ配線１２０ａからもたらされ
る画像信号を画素電極１３１に伝達するようになってい
る。

【０００８】蓄積容量部１５０は、アドレス配線１１０
ａが非選択となったときに画素電極１３１に印加されて
いた液晶駆動電位が、ＴＦＴ部１４０等を通じてリーク
することによって降下し、液晶１３２が不活性モードに
移行して色濃度が変化することを防止するために、ゲー
ト１４１に次回の走査線信号が印加されるまで液晶駆動
電位を保持するために設けられている。図１６の例で
は、蓄積容量部１５０は、隣接する画素領域Ｐ２のアド
レス配線１１０ｂと当該画素領域Ｐ１の蓄積容量電極１
５１との間に形成されている。隣接する画素領域Ｐ２の
アドレス配線１１０ｂは、当該画素領域Ｐ１に走査線信
号が印加されているときは非選択となっていて、−１０
Ｖ程度の定電位がドライバＩＣ（図示せず）から与えら
れているので、蓄積容量部１５０の共通電極１５２とし
て利用することができる。

【０００９】液晶表示装置の他の例としては、蓄積容量
電極１５１に対向する共通電極を隣接する画素領域Ｐ２
のアドレス配線１１０ｂから引かずに、別途にアドレス
配線１１０ａと１１０ｂとの間に補助容量共通配線を設
け、この補助容量共通配線を蓄積容量電極１５１に対向
する共通電極１５２として用いる場合もある。

【００１０】図１７は図１６に示した回路構成からなる
従来の液晶表示装置における画素領域を示す平面図、図
１８は図１７のＦ−Ｆ線で切った断面図である。図１６
に示した回路構成からなる従来の液晶表示装置における
画素領域の一般的な構成を図１７及び図１８に示す。

【００１１】図１７及び図１８において、この液晶表示
装置は、絶縁性基板１０１上にアドレス配線１１０ａ，
１１０ｂが形成され、この上にゲート絶縁層１０２が形
成され、更にこの上にアドレス配線１１０ａ，１１０ｂ
と交差するデータ配線１２０ａ，１２０ｂが形成され、
アドレス配線１１０ａ，１１０ｂとデータ配線１２０
ａ，１２０ｂとで囲まれた画素領域Ｐ１内に画素電極１
３１が配設され、また、この画素領域Ｐ１には、アドレ
ス配線１１０ａから延びたゲート１４１とデータ配線１
２０ａから延びたドレイン電極１４２と画素電極１３１
に接続されたソース電極１４３とからなるＴＦＴ部１４
０が形成され、このソース電極１４３と画素電極１３１
とは上層絶縁層１０３を貫通する導電性貫通孔１３５で
接続されている。この液晶表示装置においては、画素電
極１３１の一方の端部が隣接する画素領域のアドレス配
線１１０ｂと重畳する位置まで延びて蓄積容量電極１５
１を形成し、アドレス配線１１０ｂを共通電極１５２と
する蓄積容量部１５０を形成している。

【００１２】しかし、図１７及び図１８に示した液晶表
示装置では、蓄積容量電極１５１とその共通電極１５２
との間にゲート絶縁層１０２と上層絶縁層１０３とが挟
まれていて誘電体層が厚いので、面積当たりの静電容量
が小さい。そこで、アドレス配線１１０ｂの一部を共通
電極１５２として画素領域内に延ばし、蓄積容量部１５
０の面積を増大する方法が考えられたが、蓄積容量部は
不透明なので、所定の画素領域内で開口率と静電容量と
を共に確保することが困難になり、画像が暗くなるとい
う問題が生じる。

【００１３】図１９は、従来の他の液晶表示装置におけ
る画素領域を示す断面図である。この問題を解決するた
めに、図１９に示すように、ゲート絶縁層１０２を挟ん
でアドレス配線１１０ｂの上にソース電極１４３と同様
の金属膜を用いて蓄積容量電極１５１を形成し、この蓄
積容量電極１５１が上層絶縁層１０３を貫通する導電性
貫通孔１３６によって画素電極１３１に接続された構造
が提案された。

【００１４】最近になって、高精細の液晶表示装置が求
められるに伴い、画素領域の寸法も従来は、例えば１０
０μｍ×３００μｍ程度であったものが最近では４０μ
ｍ×１２０μｍ程度となり、高度な加工精度が求められ
ると共に、画素の開口率を阻害する要因を極力画素領域
から排除することが求められるようになった。そこで、
図１９の構成が、１画素領域内に２個の導電性貫通孔１
３５，１３６を必要とすることが問題になった。即ち、
導電性貫通孔１３５，１３６を形成する加工精度には限
界があり、特に平坦化のために上層絶縁層１０３に有機
絶縁膜等の厚い膜を用いた場合には、この有機絶縁膜に
形成する貫通孔の大きさを小さくしようとしても限界が
ある。例えば現状のプロセスでは、１０μｍ×１０μｍ
以下の導電性貫通孔を精度・歩留りよく形成することは
非常に困難である。従って高精細の液晶表示装置におい
て、１画素領域内に２個の導電性貫通孔１３５，１３６
が存在することは開口率を著しく阻害する要因となっ
た。例えば４０μｍ×１２０μｍの高精細画素領域に前
記寸法の導電性貫通孔１３５，１３６が２個存在する
と、開口率は高々４９％にすぎない。

【００１５】高精細の液晶表示装置における開口率に係
わる前記の課題を解決しようとして、本発明者らは導電
性貫通孔を一つにすることを考えた。この観点から類似
する技術として、特開平９−１５２６２５号公報は、例
えば図２０及び図２１に示す単一貫通孔方式の液晶表示
装置を提案している。図２０は従来の単一貫通孔方式の
液晶表示装置における画素領域を示す平面図、図２１は
図２０のＧ−Ｇ線で切った断面図である。図２０及び図
２１において、この液晶表示装置は、透明絶縁性基板２
０１上にアドレス配線２１０ａ，２１０ｂが形成され、
ゲート絶縁層２０２を挟んでアドレス配線２１０ａ，２
１０ｂと交差するデータ配線２２０ａ，２２０ｂが形成
されて画素領域を形成している。このデータ配線２２０
ａ，２２０ｂは、下層の透明導電膜２２１と上層の金属
膜２２２との２層構造とされている。この画素領域内
で、アドレス配線２１０ａから延びたゲート２４１と、
データ配線２２０ａから画素領域内に延びた突出部に接
続されたｎ⁺型アモルファスシリコン膜からなるドレイ
ン電極２４２と、ゲート２４１に印加される信号により
ドレイン電極２４２に選択的に接続されるｎ⁺型アモル
ファスシリコン膜からなるソース電極２４３と、このソ
ース電極２４３の端末に接続された透明導電膜からなる
配線２５３及びこの配線２５３から一体に延びた蓄積容
量電極２５１と、上層絶縁層２０３を挟んでその上に形
成され、上層絶縁層２０３を貫通する導電性貫通孔２３
６により蓄積容量電極２５１に接続された画素電極２３
１と、ソース電極２４３と配線２５３との接続部に配さ
れた金属層２５４とが形成されている。この構成によっ
て導電性貫通孔は１個（導電性貫通孔２３６）のみとな
り、開口率の拡大が図られている。

【００１６】しかし、前記単一貫通孔方式の液晶表示装
置には下記の問題があり実施が困難であった。即ち、こ
の方式ではゲート絶縁層２０２と上層絶縁層２０３との
間にＩＴＯで代表される透明導電膜からなる配線２５３
及び蓄積容量電極２５１が形成されているので、このた
めに従来の方式よりパターニング工程が１工程増えるこ
とになる。そしてＩＴＯのパターニングには王水を用い
るが、ＴＦＴ部のドレイン電極２４２及びソース電極２
４３がｎ⁺型アモルファスシリコン膜で形成されてお
り、このｎ⁺型アモルファスシリコン膜は王水に溶解す
るので、これを保護するための工程が更に増えてしま
う。また、透明導電膜のパターニングは、加工精度が金
属膜に比べてかなり悪いために透明導電膜でパターニン
グされた蓄積容量電極２５１は蓄積容量のバラツキ又は
欠損が大きく、画素間で画像の安定性が異なるために表
示面全体を見るとムラが発生し見づらくなる。更に、配
線２５３はｎ⁺型アモルファスシリコン膜からなるソー
ス電極２４３に直接接続されているが、ＩＴＯ膜とｎ⁺
型アモルファスシリコン膜との接続界面における接触抵
抗は大きいので、静電容量を充電する時間の遅延が無視
できない程度となり、充分に充電できなくなる。

【００１７】本発明はかかる問題点に鑑みてなされたも
のであって、特に高精細液晶表示装置において開口率が
向上し、高い信頼性を有し、蓄積容量電極における充電
の遅延及びその静電容量のバラツキが抑制され、しかも
構造が簡単で低コストで歩留まりよく製造できる液晶表
示装置及びその製造方法を提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明に係る液晶表示装
置は、絶縁性基板上に形成された複数のアドレス配線
と、前記アドレス配線の上に形成されたゲート絶縁層
と、このゲート絶縁層を挟んで前記アドレス配線と交差
するように形成された複数のデータ配線と、前記データ
配線の上に形成された上層絶縁層と、前記上層絶縁層の
上に形成され前記アドレス配線とデータ配線とに囲まれ
た画素領域内の液晶に電位を印加する透明導電膜からな
る画素電極と、前記各画素領域に配置され、前記アドレ
ス配線に接続されたゲート並びに前記データ配線及び前
記画素電極に接続された１対の電極を有し、前記ゲート
に印加される信号により前記１対の電極を選択的に接続
する薄膜トランジスタ部と、前記各画素領域に隣接する
画素領域のアドレス配線に接続された共通電極との間又
は前記絶縁性基板上に形成されて前記各画素領域を通る
補助容量共通配線との間に静電容量を蓄積する蓄積容量
電極とを備え、前記薄膜トランジスタ部の前記画素電極
に接続された電極と前記蓄積容量電極とが同一金属膜で
一体に形成され、前記蓄積容量電極と前記画素電極とが
前記蓄積容量電極上に設けられた導電性貫通孔により接
続されていることを特徴とする。

【００１９】本発明の液晶表示装置は、画素領域内の導
電性貫通孔が１個のみであるので、特に高精細液晶表示
装置において、導電性貫通孔が２個必要であった従来の
画素構成に比べて開口率が向上する。また蓄積容量電極
とソース電極とが同一金属膜で一体に形成されているの
で、蓄積容量電極とソース電極とが１度のパターニング
で形成でき、製造工程が簡略化され、安価に液晶表示装
置を製造することができる。更に、蓄積容量電極がソー
ス電極と同一の金属膜で一体に形成されていることによ
り、その間に接触抵抗は発生せず従って充電の遅延が起
こらないばかりでなく、金属膜の加工精度は高いので蓄
積容量電極のパターン精度が高く欠損や静電容量のバラ
ツキも小さく抑えられる。

【００２０】前記蓄積容量電極は配線を介して前記薄膜
トランジスタ部の前記画素電極に接続された電極に接続
されており、前記共通電極は前記ゲート絶縁層を挟んで
前記蓄積容量電極と相互に重なる部分と、前記ゲート絶
縁膜を挟んで前記配線と相互に重なる部分とを有するこ
とが好ましい。このように、共通電極は蓄積容量電極と
重なっているだけでなく、配線とも重なり合っているの
で、蓄積容量を大きくすることができる。

【００２１】前記共通電極の前記配線と重なる部分は前
記配線と同一の幅を有し、前記部分と前記配線とはその
長手方向の半分の領域において幅方向の一方にずれてお
り、残りの領域において幅方向の他方にずれて配置され
ているように構成できる。なお、共通電極又は配線のい
ずれか一方の幅を広くすることにより、露光機によるア
ライメントのずれを補償することができる。しかし、そ
うすると、開口率の低下が大きくなるので、上述の如
く、同一の幅を有する配線と共通電極における配線と重
なる部分とを互い違いに幅方向にずらすことで開口率の
低下を抑えることができる。

【００２２】導電性貫通孔に接続する蓄積容量電極の部
分と、アドレス配線又は補助容量共通配線とが、ゲート
絶縁層を挟んで互いに重畳しないように配置されている
ことが好ましい。

【００２３】蓄積容量電極と画素電極とを接続する導電
性貫通孔は、上層絶縁層をエッチングして形成される。
このエッチングに際して、蓄積容量電極の形状に欠損が
あると、この欠損を通してゲート絶縁膜までエッチング
され、貫通孔が下層のアドレス配線又は補助容量共通配
線にまで達する場合がある。この貫通孔に導電化処理を
施すと、蓄積容量電極とアドレス配線又は補助容量共通
配線との間にリークが生じる。この場合にも、蓄積容量
電極の導電性貫通孔に接続する部分とアドレス配線又は
補助容量共通配線とがゲート絶縁層を挟んで互いに重畳
しないように配置されていれば、貫通孔が下層のゲート
絶縁層に及んでも、その下方にはアドレス配線又は補助
容量共通配線がないので、リークを起こすことはない。

【００２４】また、導電性貫通孔に接続する蓄積容量電
極の部分とゲート絶縁層との間にエッチング保護層が設
けられていることが好ましい。

【００２５】導電性貫通孔が接続する蓄積容量電極の部
分とゲート絶縁層との間にエッチング保護層が設けられ
ていれば、蓄積容量電極のパターンに欠損があっても、
貫通孔がこのエッチング保護層に阻止されてゲート絶縁
層にまで達しないので、リークによる製品の歩留り低下
を防ぐことができる。

【００２６】エッチング保護層はアモルファスシリコン
膜からなることが好ましい。アモルファスシリコン膜は
前記のエッチングにより侵食されないので、ゲート絶縁
層を保護する効果がある。

【００２７】本発明の液晶表示装置において、データ配
線は一定幅の帯状に形成され、かつＴＦＴ部のドレイン
電極がこの帯状データ配線内に含まれるように形成され
ていることが好ましい。

【００２８】ドレイン電極が帯状データ配線内に含まれ
ていれば、ＴＦＴ部のドレイン電極部分が画素領域内に
突出しないので、その分、画素領域の開口率を向上させ
ることができる。またこの時、ＴＦＴ部のチャネル幅の
全体がドレイン電極となるので、ドレイン電極とチャネ
ル層との接触抵抗が減少し、データの書き込み速度が向
上する。

【００２９】また、本発明は、前記上層絶縁膜はシリコ
ン窒化膜からなる第１上層絶縁膜と有機膜からなる第２
上層絶縁膜との２層構造とすることができる。更に、前
記第１上層絶縁膜と前記第２上層絶縁膜との間にカラー
フィルター及び／又はブラックマトリクスを設けてもよ
い。

【００３０】本発明に係る液晶表示装置の製造方法は、
絶縁性基板上に複数のアドレス配線と、各画素領域にお
いて前記アドレス配線から延びるゲートとを形成し、前
記アドレス配線及び前記ゲート上にゲート絶縁層を形成
し、このゲート絶縁層の上に、前記アドレス配線と交差
して前記画素領域を形成する複数のデータ配線と、各画
素領域の薄膜トランジスタ部において前記データ配線か
ら延びる電極と、画素電極に接続される電極と、この画
素電極に接続される電極から同一金属膜で一体に延びて
隣接する画素領域のアドレス配線との間に静電容量を蓄
積する蓄積容量電極とを形成し、前記データ配線、前記
各電極及び前記蓄積容量電極上に上層絶縁層を形成し、
この上層絶縁層に前記蓄積容量電極に達する貫通孔を形
成し、前記上層絶縁層の上に前記画素電極を形成すると
共に、この画素電極と前記蓄積容量電極とを前記貫通孔
で接続することを特徴とする。

【００３１】この製造方法によれば、隣接する画素領域
のアドレス配線と蓄積容量電極との間に静電容量を蓄積
する液晶表示装置を製造することができる。この際、デ
ータ配線と、ＴＦＴ部のドレイン電極とソース電極と、
このソース電極から同一金属膜で一体に延びる蓄積容量
電極とが１度のパターニング工程で一挙に形成できるの
で蓄積容量電極形成のために追加のパターニング工程を
必要とせず、しかも金属膜を用いることによって加工精
度よく蓄積容量電極を形成することができる。

【００３２】本発明に係る他の液晶表示装置の製造方法
は、絶縁性基板上に複数のアドレス配線と、各画素領域
において、前記アドレス配線から延びるゲートと補助容
量共通配線とを形成し、前記アドレス配線、前記ゲート
及び前記補助容量共通配線上にゲート絶縁層を形成し、
このゲート絶縁層の上に、前記アドレス配線と交差して
前記画素領域を形成する複数のデータ配線と、各画素領
域の薄膜トランジスタ部において前記データ配線から延
びる電極と、前記画素電極に接続される電極と、この画
素電極に接続される電極から同一金属膜で一体に延びて
前記補助容量共通配線との間に静電容量を蓄積する蓄積
容量電極とを形成し、前記データ配線、前記電極及び前
記蓄積容量電極上に上層絶縁層を形成し、この上層絶縁
層に前記蓄積容量電極に達する貫通孔を形成し、前記上
層絶縁層の上に前記画素電極を形成すると共に、この画
素電極と前記蓄積容量電極とを前記貫通孔で接続するこ
とを特徴とする。

【００３３】この製造方法によれば、補助容量共通配線
と蓄積容量電極との間に静電容量を蓄積する液晶表示装
置を製造することができる。この場合も、データ配線
と、ＴＦＴ部のドレイン電極とソース電極と、このソー
ス電極から同一金属膜で一体に延びる蓄積容量電極とが
１度のパターニング工程で一挙に形成できるので、蓄積
容量電極形成のために追加のパターニング工程を必要と
せず、しかも金属膜を用いることによって加工精度よく
蓄積容量電極を形成することができる。

【００３４】本発明は、また前記において、ゲート絶縁
層と蓄積容量電極との間にエッチング保護層を設ける液
晶表示装置の製造方法を提供する。

【００３５】これによって、後のパターニング工程にお
いて上層絶縁層をエッチングして蓄積容量電極に達する
貫通孔を形成する際に、蓄積容量電極のパターンに欠損
などがあっても、貫通孔が下層のゲート絶縁層を侵食し
てリークを起こす可能性が防止できる。

【００３６】エッチング保護層は、ＴＦＴ部においてゲ
ート絶縁層の上に形成されるアモルファスシリコン膜か
らなるチャネル層及びコンタクト層の形成と同時に、ア
モルファスシリコン膜を用いて形成することが好まし
い。

【００３７】画素領域にＴＦＴ部を形成する際には、一
般にゲート絶縁層の上にアモルファスシリコン膜からな
るチャネル層及びコンタクト層を形成する。そこで、チ
ャネル層及びコンタクト層の形成と同時に、導電性貫通
孔が接続する蓄積容量電極の位置にもこのＴＦＴ部と同
じアモルファスシリコン膜を形成すれば、パターニング
工程を増やすことなくエッチング保護層を形成すること
ができる。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して具体的に説明する。

【００３９】（実施形態１）図１は、本発明の実施形態
１の液晶表示装置におけるＴＦＴアレイ基板の１画素領
域Ｐ１を示す平面図、図２は図１のＡ−Ａ線で切った断
面図である。なお、図１において画素電極３１は２点鎖
線で示す。

【００４０】図１及び図２において、実施形態１の液晶
表示装置は、透明ガラスからなる絶縁性基板１の上にア
ドレス配線１０ａ，１０ｂが並列に配置され、この上に
シリコン窒化膜からなるゲート絶縁層２が形成され、こ
の上に、アドレス配線１０ａ，１０ｂと交差するように
帯状のデータ配線２０ａ，２０ｂが並列に配置され、ア
ドレス配線１０ａ，１０ｂとデータ配線２０ａ，２０ｂ
とで囲まれた領域が画素領域Ｐ１を形成し、この画素領
域Ｐ１に隣接して、他の画素領域Ｐ２が同様に形成され
ている。

【００４１】データ配線２０ａ，２０ｂが形成された層
の上にはシリコン窒化膜からなる第１上層絶縁層３とそ
の上の感光性アクリル樹脂からなる第２上層絶縁層４と
が形成され、この第２上層絶縁層４の上に、ＩＴＯから
なる画素電極３１が形成されている。以下、第１上層絶
縁層３と第２上層絶縁層４とを一括して「上層絶縁層
５」という。

【００４２】画素領域Ｐ１内には、ＴＦＴ部４０が設け
られている。このＴＦＴ部４０は、アドレス配線１０ａ
から延びるゲート４１と、帯状データ配線２０ａの一部
を利用して形成されたドレイン電極４２と、画素電極３
１に連結するソース電極４３とを有し、ゲート４１に印
加される走査線信号によりドレイン電極４２とソース電
極４３とが選択的に接続されるようになっている。

【００４３】アドレス配線１０ａ，１０ｂ、データ配線
２０ａ，２０ｂ、ドレイン電極４２及びソース電極４３
を形成する素材はいずれも、例えばＡｌ、Ｍｏ及びＣｒ
等の単層膜、積層膜又は合金膜であって、同じでも異な
っていてもよい。

【００４４】また、画素領域Ｐ１内には、蓄積容量部５
０が設けられている。この蓄積容量部５０は、隣接する
画素領域Ｐ２のアドレス配線１０ｂから画素領域Ｐ１内
に延びる共通電極５２と、ゲート絶縁層２を挟んでその
間に静電容量を蓄積する蓄積容量電極５１とを備え、こ
の蓄積容量電極５１は、配線５３を通じてＴＦＴ部４０
のソース電極４３と同一金属膜で一体に形成されてい
る。また、この蓄積容量電極５１は、上層絶縁層５を貫
通する導電性貫通孔３３により画素電極３１に接続され
ている。

【００４５】この液晶表示装置は、アドレス配線１０ａ
に走査線信号が印加され、また、データ配線２０ａに画
像信号が印加されると、ＴＦＴ部４０において、ドレイ
ン電極４２とソース電極４３とが接続され、画像信号電
位は、配線５３を経由して蓄積容量部５０に至り、蓄積
容量電極５１と共通電極５２との間に静電容量を蓄積す
ると同時に、導電性貫通孔３３を通じて画素電極３１に
液晶を駆動する電位を印加する。そして、走査線信号が
オフとなっても、蓄積容量部５０に蓄積された静電容量
により、次に、走査線信号と画像信号とが印加されるま
で、画素電極３１の液晶駆動電位が維持される。

【００４６】画素電極３１は、その縁部が上層絶縁層５
を介してアドレス配線１０ａ，１０ｂ、データ配線２０
ａ，２０ｂ、及びＴＦＴ部４０の夫々の縁部と重畳する
ように形成されている。これによって画素電極３１の縁
部からの光漏れが防止され、従って、ブラックマトリク
スの幅も狭くすることができて画素の開口率向上に寄与
することができる。

【００４７】図１及び図２に示した実施形態１の液晶表
示装置を、図１９に示した従来例と比較すると、実施形
態１ではソース電極４３と蓄積容量電極３３と画素電極
３１との接続が配線５３と１個の導電性貫通孔３３とを
介して行われているのに対して、従来例ではソース電極
１４３と画素電極１３１との接続が導電性貫通孔１３５
を介して行われ、画素電極１３１と蓄積容量電極１５１
との接続が導電性貫通孔１３６を介して行われ、画素領
域内に２つの導電性貫通孔１３５，１３６が形成されて
いる。ここで、１個の導電性貫通孔３３の面積と配線５
３の面積とを比較すると、画素領域が高精細化するに伴
い配線５３は長さも幅も小さくなり面積を縮小すること
ができるが、導電性貫通孔３３の面積の縮小には前記の
ように加工精度上の限界があるので、高精細液晶表示装
置においては、配線５３と１個の導電性貫通孔３３との
組合せからなる実施形態１のほうが開口率が向上するこ
とになる。

【００４８】また、実施形態１の液晶表示装置を、図２
０及び図２１に示した従来例と比較すると、実施形態１
ではデータ配線２０ａとドレイン電極４２とが同一金属
膜で一体に形成され、また、蓄積容量電極５１とソース
電極４３とが配線５３と共に同一金属膜で一体に形成さ
れているのに対して、前記従来例では、ドレイン電極２
４２及びソース電極２４３がｎ⁺型アモルファスシリコ
ン膜で形成され、このドレイン電極２４２と接触するデ
ータ配線がＩＴＯ膜２２１であり、また、ソース電極２
４３と接触する配線２５３及び蓄積容量電極２５１もＩ
ＴＯ膜を用いて形成されている。

【００４９】ここで、実施形態１のものはデータ配線２
０ａとドレイン電極４２、及びソース電極４３と配線５
３と蓄積容量電極５１とが同一金属膜で一体に形成され
ているので、１度のパターニングでこれらを一括成形す
ることができ、蓄積容量電極５１を形成するために製造
工程が増えることはない。更に、データ配線２０ａとド
レイン電極４２との間、及びソース電極４３と配線５３
と蓄積容量電極５１との間に接続部がないので、従来の
ｎ⁺型アモルファスシリコン膜とＩＴＯ膜との間におけ
るような大きい接触抵抗は存在せず、充電の遅延が起こ
らないばかりでなく、金属膜の加工精度は一般にＩＴＯ
等よりかなり良好であるので、蓄積容量電極５１のパタ
ーン精度が高く蓄積容量のバラツキが小さく抑えられ
る。更に実施形態１のものは、パターン精度が高いこと
によって書き込み電圧のバラツキ及び輝度のバラツキも
小さく抑えられる。

【００５０】例えば、実施形態１の金属膜を用いて形成
した蓄積容量電極と従来のＩＴＯ膜を用いて形成した蓄
積容量電極とのバラツキを検定すると、 実施形態１ ＩＴＯ使用の従来例 静電容量のバラツキ ±９．４％ ±１８．９％ 書き込み電圧のバラツキ ±０．１４Ｖ ±０．２９Ｖ 輝度（中間調）のバラツキ ±９．６％ ±２１．０％ となり、金属膜を使用したことによるパターン精度の向
上は明かである。

【００５１】更に実施形態１の液晶表示装置は、ＴＦＴ
部４０において、ドレイン電極４２が帯状データ配線２
０ａ内に含まれていることと、画素電極３１の縁部が周
囲のアドレス配線１０ａ，１０ｂ、データ配線２０ａ，
２０ｂ、及びＴＦＴ部４０の夫々の縁部と重畳して光漏
れが防止されていることによって、開口率が一層向上し
ている。

【００５２】実施形態１の液晶表示装置は以下の手順で
製造することができる。ここでは画素領域の形成に限っ
て説明する。図３（ａ）乃至（ｇ）は、実施形態１の液
晶表示装置の製造方法を工程順に示す断面図である。

【００５３】先ず、図３（ａ）に示すように、ガラス製
の絶縁性基板１の上にＣｒ等の金属を用いて厚さが、例
えば１００ｎｍ〜４００ｎｍとなるようにアドレス配線
１０ａ，１０ｂ…を並列して形成する。各アドレス配線
１０ａ，１０ｂ…は、夫々画素領域Ｐ１，Ｐ２…内のＴ
ＦＴ部４０にゲート４１が、また、蓄積容量部５０に共
通電極５２が延びるようにパターニングされている。

【００５４】次に、図３（ｂ）に示すように、アドレス
配線１０ａ…が形成された絶縁性基板１の全面に、例え
ばシリコン窒化膜からなるゲート絶縁層２を形成する。
その後、図３（ｃ）に示すように、ゲート絶縁層２を挟
んでゲート４１の上に、チャネル層となる厚さ３００ｎ
ｍのイントリンシック・アモルファスシリコン膜４４
と、この上にコンタクト層となる厚さ５０ｎｍのｎ⁺型
アモルファスシリコン膜４５とを形成する。次いで、図
示はしないが、パターニングしてチャネル層（４４）と
コンタクト層（４５）とを形成する。

【００５５】次に、図３（ｄ）に示すように、ゲート絶
縁層２の上に、アドレス配線１０ａ，１０ｂ…と交差す
る複数のデータ配線２０ａ，２０ｂ…を並列して形成す
る。このデータ配線２０ａ，２０ｂ…は帯状に形成し、
この帯状データ配線２０ａ，２０ｂ…の側部がチャネル
層（４４）及びコンタクト層（４５）の一部を覆うよう
に配置する。これによって、チャネル層（４４）及びコ
ンタクト層（４５）を覆ったデータ配線２０ａ，２０ｂ
…の部分がＴＦＴ部４０におけるドレイン電極４２を形
成することになる。

【００５６】また、このデータ配線２０ａ，２０ｂ…の
形成と同時に、同じパターニング操作により、ソース電
極４３と配線５３と蓄積容量電極５１とからなる回路も
形成する。この回路とデータ配線２０ａ，２０ｂ…と
は、アドレス配線１０ａ，１０ｂ…と同様の金属を用
い、厚さは、例えば１００ｎｍ〜４００ｎｍとされる。

【００５７】次に、図３（ｅ）に示すように、画素領域
Ｐ１全体を、例えば厚さが１００ｎｍ〜２００ｎｍのシ
リコン窒化膜からなる第１上層絶縁層３で覆い、更に、
図３（ｆ）に示すように、第１上層絶縁層３の上に、例
えば厚さ２．０μｍ〜４．５μｍの感光性アクリル樹脂
製レジスト膜からなる第２上層絶縁層４を形成する。こ
のとき、レジスト膜のパターン露光と現像とにより蓄積
容量電極５１の上方となる位置に貫通孔３４を形成す
る。次いで、レジスト膜パターン（図示せず）をマスク
とするウエットエッチング又はドライエッチングによっ
て、この位置の第１上層絶縁層３にも蓄積容量電極５１
に達する貫通孔３５を形成する。なおこのレジスト膜パ
ターンは必ずしも必要ではなく、例えば感光性アクリル
樹脂をマスクとしてウエットエッチング又はドライエッ
チングしてもよい。

【００５８】次に、図３（ｇ）に示すように、第２上層
絶縁層４の上に、例えば厚さが４０ｎｍ〜１００ｎｍの
ＩＴＯ膜からなる画素電極３１を形成する。このＩＴＯ
膜は、貫通孔３４，３５の壁面にも形成され、これによ
って、貫通孔３４，３５は蓄積容量電極５１に達する導
電性貫通孔３３となる。

【００５９】以上のステップにより実施形態１の画素領
域Ｐ１は形成される。

【００６０】この製造方法によれば、データ配線２０
ａ，２０ｂ…と、ＴＦＴ部４０のドレイン電極４２とソ
ース電極４３と、このソース電極４３から同一金属膜で
一体に延びる配線５３と蓄積容量電極５１とが１度のパ
ターニング工程で一挙に形成できるので、蓄積容量電極
５１を形成するための追加のパターニング工程を必要と
せず、しかも蓄積容量電極５１がソース電極４３と同一
の金属からなるので、加工精度が良好で欠損や蓄積容量
のバラツキ等が少なく、生産歩留りがよい。

【００６１】図１乃至３に示す実施形態１においては、
ＴＦＴアレイ基板にはカラーフィルター又はブラックマ
トリクスを組み込まず、対向基板側にカラーフィルター
又はブラックマトリクスを配置したが、図４に示すよう
に、ＴＦＴアレイ基板側にカラーフィルター６又はブラ
ックマトリクス７を組み込み、本発明を所謂ＣＦオンＴ
ＦＴ（カラーフィルター・オン・ＴＦＴ）に適用するこ
とも可能である。図４は実施形態１の変形例を示す断面
図である。なお、図４において、蓄積容量電極は図示さ
れていない。この蓄積容量電極及び共通電極は、例え
ば、後述する図６の実施例と同様に構成することができ
る。

【００６２】本実施例においては、第１上層絶縁層３と
第２上層絶縁層４との間にカラーフィルター６が挿入さ
れている。また、ＴＦＴのチャネル領域を遮光するよう
にブラックマトリクス７が第１上層絶縁層３と第２上層
絶縁層４との間に設けられている。これ以外の点は実施
形態１と同様である。これらカラーフィルター６及びブ
ラックマトリクス７は顔料を含む透明樹脂からなるが、
導電性貫通孔３３を形成する領域には設けないようにす
る必要がある。

【００６３】（実施形態２）図５は、本発明の実施形態
２の液晶表示装置におけるＴＦＴアレイ基板の１画素領
域Ｐ１を示す平面図、図６は、図５のＢ−Ｂ線で切った
断面図である。なお、図５において画素電極３１は２点
鎖線で示す。

【００６４】図５及び図６に示す実施形態２の液晶表示
装置は、製造時の不具合によって発生する惧れがある蓄
積容量電極５１と共通電極５４との間のリークの防止を
図ったものであり、蓄積容量部５０の構成が異なる以外
は実施形態１のものと同様である。従って、ここでは主
として蓄積容量部５０の構成についてのみ説明する。

【００６５】図５及び図６において、この蓄積容量部５
０は、隣接する画素領域Ｐ２のアドレス配線１１ｂから
画素領域Ｐ１内に延びる共通電極５４と、ゲート絶縁層
２を挟んでその間に静電容量を蓄積する蓄積容量電極５
１とを備え、この蓄積容量電極５１は、配線５３を通じ
てＴＦＴ部４０のソース電極４３と同一金属膜で一体に
形成されている。また、この蓄積容量電極５１は、上層
絶縁層５を貫通する導電性貫通孔３３により画素電極３
１に接続されている。

【００６６】共通電極５４には切欠５５が形成されてい
る。この切欠５５は、導電性貫通孔３３の平面投影が共
通電極５４に重ならないように形成されている。このた
め、製造時に、蓄積容量電極５１の貫通孔３３により露
出している部分に欠損が生じた場合、後のステップで上
層絶縁層５をエッチングして貫通孔を形成する際に、こ
の貫通孔が下層のゲート絶縁層２にまで達したとして
も、その下方には共通電極５４又はアドレス配線１１ｂ
が存在しないので、蓄積容量部５０と共通電極５４とが
ＩＴＯ膜で接続される惧れはなく、リークは発生しな
い。

【００６７】実施形態２の製造方法は、切欠５５が形成
されるように共通電極５４の形状を変える以外は、実施
形態１の場合と実質的に同様なので、ここでは説明を省
略する。

【００６８】（実施形態３）図７は、本発明の実施形態
３の液晶表示装置におけるＴＦＴアレイ基板の１画素領
域Ｐ１を示す平面図、図８は図７のＣ−Ｃ線で切った断
面図である。なお、図７において画素電極３１は２点鎖
線で示す。

【００６９】この実施形態３は、製造時の不具合によっ
て発生する惧れがある蓄積容量電極５１と共通電極５４
との間のリークの防止を図ったものであり、実施形態２
よりも開口率の向上と静電容量の増加との両立を意図し
たものである。

【００７０】この実施形態３では、蓄積容量電極５１と
ゲート絶縁層２との間にエッチング保護層５６が設けら
れている。

【００７１】図７及び図８において、実施形態３の液晶
表示装置は、透明ガラスからなる絶縁性基板１の上にア
ドレス配線１０ａ，１０ｂが並列され、この上に、例え
ばシリコン窒化膜からなるゲート絶縁層２が形成され、
この上にアドレス配線１０ａ，１０ｂと交差するように
帯状のデータ配線２０ａ，２０ｂが並列され、アドレス
配線１０ａ，１０ｂとデータ配線２０ａ，２０ｂとで囲
まれた領域が１画素領域Ｐ１を形成し、この画素領域Ｐ
１に隣接して、他の画素領域Ｐ２が同様に形成されてい
る。

【００７２】データ配線２０ａ，２０ｂが形成された層
の上には、例えばシリコン窒化膜からなる第１上層絶縁
層３と、その上に感光性アクリル樹脂からなる第２上層
絶縁層４とが形成され、この第２上層絶縁層４の上に、
ＩＴＯからなる画素電極３１が形成されている。

【００７３】ＴＦＴ部４０には、アドレス配線１０ａか
ら延びるゲート４１とゲート絶縁層２を挟んで対向する
位置にイントリンシック・アモルファスシリコン膜４４
からなるチャネル層と、この上にｎ⁺型アモルファスシ
リコン膜４５からなるコンタクト層とが形成され、帯状
データ配線２０ａの側部がこのアモルファスシリコン膜
４４，４５の一部を覆うように配置されてＴＦＴ部４０
のドレイン電極４２を形成している。

【００７４】蓄積容量部５０は、隣接する画素領域Ｐ２
のアドレス配線１０ｂから画素領域Ｐ１内に延びる共通
電極５２と、ゲート絶縁層２を挟んでこの共通電極と対
向する位置に順次イントリンシック・アモルファスシリ
コン膜４４とｎ⁺型アモルファスシリコン膜４５とから
なるエッチング保護層５６が形成され、この上に蓄積容
量電極５１が形成されている。この蓄積容量電極５１
は、配線５３を通じてＴＦＴ部４０のソース電極４３と
同一金属膜で一体に形成され、また、上層絶縁層５を貫
通する導電性貫通孔３３により画素電極３１に接続され
ている。

【００７５】エッチング保護層５６は、導電性貫通孔３
３の平面投影がその中に含まれる形状と大きさを有して
いる。

【００７６】この実施形態３の液晶表示装置は、製造時
に蓄積容量電極５１に欠損が生じても、後のステップで
上層絶縁層５をエッチングして貫通孔３３を形成する際
に、アモルファスシリコン膜４４，４５がエッチング保
護層５６となるので、ゲート絶縁層２がエッチングされ
ることがなく、従って、蓄積容量電極５１と共通電極５
２とのリークが防止される。実施形態３の構成によれば
共通電極５２と重なる位置に貫通孔３３を形成できるた
め、実施形態２のものよりも開口率の向上と静電容量の
増加とを両立させることができる。

【００７７】図９（ａ）乃至（ｇ）は、実施形態３の液
晶表示装置の製造方法を工程順に示す断面図である。先
ず、図９（ａ）に示すように、ガラス製の絶縁性基板１
の上に金属を用いて、例えば厚さが１００ｎｍ〜４００
ｎｍのアドレス配線１０ａ，１０ｂ…を形成する。各ア
ドレス配線１０ａ，１０ｂ…は、夫々画素領域Ｐ１，Ｐ
２…のＴＦＴ部４０にゲート４１が、また、蓄積容量部
５０に共通電極５２が延びるようにパターニングされて
いる。

【００７８】次に、図９（ｂ）に示すように、アドレス
配線１０ａ…が形成された絶縁性基板１の全面に、例え
ばシリコン窒化膜からなるゲート絶縁層２を形成する。

【００７９】次いで、図９（ｃ）に示すように、ゲート
絶縁層２を挟んでゲート４１と対向する位置に、順次、
ＴＦＴのチャネル層となるイントリンシック・アモルフ
ァスシリコン膜４４と、この上にコンタクト層となるｎ
⁺型アモルファスシリコン膜４５とを形成する。このと
き同時に夫々同じパターニング操作によって、ゲート絶
縁層２を挟んで共通電極５２と対向する位置に、順次、
イントリンシック・アモルファスシリコン膜４４とｎ⁺
型アモルファスシリコン膜４５とからなるエッチング保
護層５６とを形成する。

【００８０】次いで、図示はしないが、ＴＦＴ部４０の
イントリンシック・アモルファスシリコン膜４４とｎ⁺
型アモルファスシリコン膜４５とをパターニングしてチ
ャネル層（４４）とコンタクト層（４５）とを成形す
る。

【００８１】次に、図９（ｄ）に示すように、ゲート絶
縁層２の上に、アドレス配線１０ａ，１０ｂ…と交差す
る複数のデータ配線２０ａ，２０ｂ…を、アドレス配線
１０ａ，１０ｂ…と同様の金属を用い並列に形成する。
このデータ配線２０ａ，２０ｂ…は帯状に形成し、この
帯状データ配線２０ａ，２０ｂ…の側部がチャネル層
（４４）及びコンタクト層（４５）の一部を覆うように
配置する。これによって、チャネル層（４４）及びコン
タクト層（４５）を覆ったデータ配線２０ａ，２０ｂ…
の部分がＴＦＴ部４０におけるドレイン電極４２とな
る。

【００８２】また、このデータ配線２０ａ，２０ｂ…の
形成と同時に、同じパターニング操作により、アドレス
配線１０ａ，１０ｂ…と同様の金属を用いソース電極４
３と配線５３と蓄積容量電極５１とからなる回路も形成
する。

【００８３】次に、図９（ｅ）に示すように、画素領域
Ｐ１全体をシリコン窒化膜からなる第１上層絶縁層３で
覆い、更に、図９（ｆ）に示すように、第１上層絶縁層
３の上に、例えば感光性アクリル樹脂製レジスト膜から
なる第２上層絶縁層４を形成する。このとき、レジスト
膜のパターン露光と現像とにより蓄積容量電極５１の上
方となる位置に貫通孔３４を形成する。また、この位置
の第１上層絶縁層３にも、レジスト膜パターン（図示せ
ず）をマスクとするウエットエッチング又はドライエッ
チングにより、蓄積容量電極５１に達する貫通孔３５を
形成する。

【００８４】次に、図９（ｇ）に示すように、第２上層
絶縁層４の上にＩＴＯ膜からなる画素電極３１を形成す
る。このＩＴＯ膜は、貫通孔３４，３５の壁面にも形成
され、これによって貫通孔３４，３５は蓄積容量電極５
１に達する導電性貫通孔３３となる。以上のステップに
より実施形態３の画素領域Ｐ１は形成される。

【００８５】この製造方法によれば、ＴＦＴ部４０にチ
ャネル層及びコンタクト層を形成するのと同時に、同じ
パターニング工程で同じアモルファスシリコン膜４４，
４５を用いてエッチング保護層５６が形成できるので、
エッチング保護層５６形成のための追加の工程は不要で
ある。

【００８６】（実施形態４）図１０は、本発明の実施形
態４の液晶表示装置におけるＴＦＴアレイ基板の１画素
領域Ｐ１を示す平面図である。なお、図１０において画
素電極３１は２点鎖線で示す。

【００８７】この実施形態４は、アドレス配線とは別
に、補助容量共通配線が蓄積容量電極の対向電極として
形成された例である。図１０に示すようにこの液晶表示
装置は、絶縁性基板上にアドレス配線１２ａ，１２ｂが
形成されると共に、画素領域Ｐ１内を通りアドレス配線
１２ａ，１２ｂと平行な補助容量共通配線１３が形成さ
れている。この層の上にはゲート絶縁層を挟んでアドレ
ス配線１２ａ，１２ｂと交差するように帯状のデータ配
線２０ａ，２０ｂが形成され、ＴＦＴ部４０において
は、アドレス配線１２ａから延びるゲート４１と、帯状
データ配線２０ａの部分に形成されたドレイン電極４２
とソース電極４３とが形成され、このソース電極４３か
らは、配線５８を通じて、ゲート絶縁層を挟んで補助容
量共通配線１３と対向する位置に、蓄積容量電極５９が
ソース電極４３及び配線５８と同一金属膜で一体に形成
されている。この上には、上層絶縁層を挟んで画素領域
Ｐ１内の液晶に電位を印加する透明導電膜からなる画素
電極３１が形成され、この画素電極３１は、上層絶縁層
に形成された導電性貫通孔３６によって蓄積容量電極５
９と接続されている。

【００８８】一般に、隣接するアドレス配線１０ｂを当
該画素領域Ｐ１の蓄積容量部５０における定電位側の電
極として利用した場合には、画素領域Ｐ２に書き換え信
号を印加するためアドレス配線１０ｂが駆動されたと
き、この瞬間に画素領域Ｐ１の蓄積容量部５０における
静電容量が変化してしまう。これに対してこの実施形態
４の液晶表示装置は、画素領域Ｐ１の静電容量が蓄積容
量電極５９と電位変動のない補助容量共通配線１３との
間に蓄積されるので、隣接する画素領域のアドレス配線
１２ｂを対向電極とする場合に比べて液晶に印加される
電圧が安定し、均一な表示画像が得られるようになる。

【００８９】（実施形態５）図１１は本発明の実施形態
５の液晶表示装置におけるＴＦＴアレイ基板の１画素領
域Ｐ１を示す平面図である。なお、図１１において画素
電極３１は２点鎖線で示す。

【００９０】実施形態１乃至４に示す液晶表示装置を画
素領域の寸法が４０μｍ×１２０μｍ程度の高精細液晶
表示装置に適用した場合、画素寸法が従来の液晶表示装
置（１００μｍ×３００μｍ程度）に比べて極端に小さ
いため、液晶容量及び蓄積容量が従来の液晶表示装置に
比べ１／３〜１／４程度に小さくなる。このため、保持
容量が小さすぎ、ＴＦＴのオフ特性が劣化した場合に、
コントラストの低下又はフリッカによるちらつき等の表
示不良を生じる場合がある。この問題を抑制するため
に、蓄積容量を大きくすることが有効である。図１１に
示す実施形態５の液晶表示装置は、上記問題点を解決す
るため、高精細液晶表示装置に適用する場合でも、蓄積
容量を大きくすることを図ったものであり、蓄積容量部
５０の構成が異なる以外は実施形態１と同様である。従
って、ここでは、主として蓄積容量部５０の構成につい
て説明する。

【００９１】画素領域Ｐ１内には、蓄積容量部５０が設
けられている。この蓄積容量部５０は、隣接する画素領
域Ｐ２のアドレス配線１０ｂから画素領域Ｐ１内に延び
る共通電極５２と、ゲート絶縁層２を挟んでその間に静
電容量を蓄積する蓄積容量電極５１とを備え、この蓄積
容量電極５１は配線５３を介してＴＦＴ部４０のソース
電極４３と同一金属膜で一体に成形されている。また、
この蓄積容量電極５１は、上層絶縁層５を貫通する貫通
孔３３により画素電極３１に接続されている。共通電極
５２は蓄積容量電極５１の下方でこの蓄積容量電極５１
とオーバーラップしている部分を有すると共に、蓄積容
量を大きくするため、配線５３の下方でこの配線５３の
長手方向に平行に延びる部分を有する。この場合に、共
通電極５２の配線５３とオーバーラップしている部分の
幅は、配線５３の幅より狭い。このように、共通電極５
２は配線５３の大部分において配線５３とオーバーラッ
プしている。

【００９２】本実施形態においては、蓄積容量電極５１
及び配線５３と、共通電極５２とが、蓄積容量電極５１
及び配線５３のほぼ全域でゲート絶縁層５２を間に挟ん
で対向しているので、蓄積容量部５０は、図１乃至１０
に示す前述の各実施形態よりも大きな面積で電荷を蓄積
することができる。このため、蓄積容量を増大させるこ
とができる。

【００９３】図１２はこの第５の実施形態の変形例を示
す図である。本変形例は、図１１に示す蓄積容量部５０
に対して、配線５３の幅の方がこの配線５３にオーバー
ラップしている共通電極５２の部分の幅よりも広い点が
異なる。この蓄積容量電極５０においても、この配線と
５３とこの配線５３に重なる共通電極５２部分との間で
電荷を蓄積できるため、蓄積容量を増大させることがで
きる。

【００９４】次に、本実施形態５の更に他の変形例につ
いて説明する。図１３は本変形例の液晶表示装置におけ
るＴＦＴアレイ基板の１画素領域Ｐ１を示す平面図、図
１４は図１３のＤ−Ｄ線による断面図、図１５は図１３
のＥ−Ｅ線による断面図である。

【００９５】図１３に示す実施形態５の液晶表示装置
は、高精細液晶表示装置に適用する場合でも、開口率が
低下することなく、蓄積容量を大きくすることを図った
ものであり、蓄積容量部５０の構成が異なる以外は実施
形態１と同様である。従って、ここでは、主として蓄積
容量部５０の構成について説明する。

【００９６】画素領域Ｐ１内には、蓄積容量部５０が設
けられている。この蓄積容量部５０は、隣接する画素領
域Ｐ２のアドレス配線１０ｂから画素領域Ｐ１内に延び
る共通電極５２と、ゲート絶縁層２を挟んでその間に静
電容量を蓄積する蓄積容量電極５１とを備え、この蓄積
容量電極５１は配線５３を介してＴＦＴ部４０のソース
電極４３と同一金属膜で一体に成形されている。また、
この蓄積容量電極５１は、上層絶縁層５を貫通する貫通
孔３３により画素電極３１に接続されている。共通電極
５２は蓄積容量電極５１とオーバーラップしているのみ
でなく、蓄積容量を大きくするため、配線５３の長手方
向に平行に延び、この配線５３の大部分において配線５
３とオーバーラップしている。本実施例の共通電極５２
は、蓄積容量電極５１に重なる部分と、配線５３に重な
る部分とを有し、配線５３に重なる部分において、配線
５３と幅が同一である。しかし、この共通電極５２の配
線５３に重なる部分はその蓄積容量電極５１側の半分
と、残りの半分とでその幅方向にずれている。

【００９７】図１４及び図１５は夫々図１３のＤ−Ｄ線
及びＥ−Ｅ線による断面図であり、共通電極５２と配線
５３のオーバーラップ部分を示す断面図である。前述の
如く、配線５３と、共通電極５２における配線５３に重
なる部分とは幅が同一であり、配線５３の蓄積容量電極
５１側の部分Ａでは、共通電極５２が配線５３よりも図
１４において左側にΔｘμｍだけずれるように設計され
ている。一方、配線５３のＴＦＴ側の部分Ｂでは、共通
電極５２が配線５３よりも図１４において右側にΔｘμ
ｍだけずれるように設計されている。

【００９８】上述の如く、共通電極５２と配線５３とを
その長手方向の半分づつ互い違いに幅方向に若干ずらせ
て配置した理由は、露光機による共通電極５２と配線５
３部とのアライメントずれを考慮したためである。上記
高精細液晶表示装置では、保持容量（蓄積容量と液晶容
量との和）のうち蓄積容量が占める部分が大きいため、
蓄積容量のばらつきはフリッカちらつきの面内ばらつき
等の表示不良を生じやすい。

【００９９】一般に露光機のアライメント精度は３σで
１．５〜２μｍ程度なので、共通電極５２の方を、配線
５３よりもアライメント精度分のΔｘだけ大きくする必
要がある。この場合、共通電極５２の長軸方向の両側を
Δｘ分大きくしてもよいが、開口率の低下が大きくなる
ので、本変形例では上述の如く共通電極５２の配線と重
なる部分を互い違いに幅方向にずらすことで開口率の低
下を抑えている。なお、本実施形態では共通電極５２を
その半分の領域で互い違いにずらせたが、配線５３の方
をその長手方向の半分の領域で互い違いにずらせても同
様の効果が得られることはいうまでもない。また、上述
の実施形態においては、共通電極５２における配線５３
と重なる部分は帯状をなしているが、この部分は帯状に
限らず、菱形又は平行四辺形等、種々の形状にすること
ができる。但し、蓄積容量値のバラツキを回避するため
に、各蓄積容量部において、共通電極と配線とが重なる
面積は一定にすることが好ましい。

【０１００】

【発明の効果】本発明の液晶表示装置は、蓄積容量電極
と画素電極とが上層絶縁層を貫通する導電性貫通孔によ
り接続され、かつ蓄積容量電極とＴＦＴ部の一方の電極
とが同一金属膜で一体に形成されているので、１個の導
電性貫通孔によって画素領域内の回路構成が可能とな
り、特に高精細液晶表示装置において、導電性貫通孔が
２個必要であった従来の画素構成に比べて開口率が向上
する。また、蓄積容量電極とＴＦＴ部の一方の電極とが
１度のパターニングで形成できるので、製造工程が簡略
化され、液晶表示装置を安価に製造することができる。
更に、ＴＦＴ部においてｎ⁺型アモルファスシリコン膜
と金属膜とが直接接触しているのでこの間の接触抵抗が
低く抑えられ、充電時間が短縮され、安定した画像が得
られるようになる。また蓄積容量電極が金属膜で形成さ
れているので、加工精度のバラツキも低く抑えられ歩留
りが向上する。

【図面の簡単な説明】

【図１】本発明の実施形態１の液晶表示装置におけるＴ
ＦＴアレイ基板の１画素領域Ｐ１を示す平面図である。

【図２】図１のＡ−Ａ線で切った断面図である。

【図３】（ａ）〜（ｇ）は実施形態１の液晶表示装置の
製造方法を工程順に示す断面図である。

【図４】実施形態１の変形例を示す断面図である。

【図５】本発明の実施形態２の液晶表示装置におけるＴ
ＦＴアレイ基板の１画素領域Ｐ１を示す平面図である。

【図６】図５のＢ−Ｂ線で切った断面図である。

【図７】本発明の実施形態３の液晶表示装置におけるＴ
ＦＴアレイ基板の１画素領域Ｐ１を示す平面図である。

【図８】図７のＣ−Ｃ線で切った断面図である。

【図９】（ａ）〜（ｇ）は実施形態３の液晶表示装置の
製造方法を工程順に示す断面図である。

【図１０】本発明の実施形態４の液晶表示装置における
ＴＦＴアレイ基板の１画素領域Ｐ１を示す平面図であ
る。

【図１１】本発明の実施形態５の液晶表示装置における
ＴＦＴアレイ基板の１画素領域Ｐ１を示す平面図であ
る。

【図１２】同じく、実施形態５の変形例の液晶表示装置
におけるＴＦＴアレイ基板の１画素領域Ｐ１を示す平面
図である。

【図１３】同じく、実施形態５の他の変形例の液晶表示
装置におけるＴＦＴアレイ基板の１画素領域Ｐ１を示す
平面図である。

【図１４】図１３のＤ−Ｄ線による断面図である。

【図１５】図１３のＥ−Ｅ線による断面図である。

【図１６】従来の液晶表示装置における１画素領域の回
路構成を示す回路図である。

【図１７】図１６に示した回路構成からなる従来の液晶
表示装置における画素領域を示す平面図である。

【図１８】図１７のＦ−Ｆ線で切った断面図である。

【図１９】従来の他の液晶表示装置における画素領域を
示す断面図である。

【図２０】従来の単一貫通孔方式の液晶表示装置におけ
る画素領域を示す平面図である。

【図２１】図２０のＧ−Ｇ線で切った断面図である。

【符号の説明】

１；絶縁性基板 ２；ゲート絶縁層 ３；第１上層絶縁層 ４；第２上層絶縁層 ５；上層絶縁層 １０ａ，１０ｂ；アドレス配線 １１ａ，１１ｂ；アドレス配線 １２ａ，１２ｂ；アドレス配線 １３；補助容量共通配線 ２０ａ，２０ｂ；データ配線 ３１；画素電極 ３３；導電性貫通孔 ３４；貫通孔 ３５；貫通孔 ４０；ＴＦＴ部 ４１；ゲート ４２；ドレイン電極 ４３；ソース電極 ４４；イントリンシック・アモルファスシリコン膜
（４４）；チャネル層 ４５；ｎ⁺型アモルファスシリコン膜 （４５）；コン
タクト層 ５０；蓄積容量部 ５１；蓄積容量電極 ５２；共通電極 ５３；配線 ５４；共通電極 ５５；切欠 ５６；エッチング保護層 ５８；配線 ５９；蓄積容量電極 Ｐ１，Ｐ２；画素領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１２Ｃ (72)発明者 吉川 周憲 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 山本 勇司 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 岡本 守 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 中田 慎一 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 秀平 昌信 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 堀江 由高 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 丸山 宗生 東京都港区芝五丁目７番１号 日本電気株 式会社内

Claims (13)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板上に形成された複数のアドレ
   ス配線と、前記アドレス配線の上に形成されたゲート絶
   縁層と、このゲート絶縁層を挟んで前記アドレス配線と
   交差するように形成された複数のデータ配線と、前記デ
   ータ配線の上に形成された上層絶縁層と、前記上層絶縁
   層の上に形成され前記アドレス配線とデータ配線とに囲
   まれた画素領域内の液晶に電位を印加する透明導電膜か
   らなる画素電極と、前記各画素領域に配置され、前記ア
   ドレス配線に接続されたゲート並びに前記データ配線及
   び前記画素電極に接続された１対の電極を有し、前記ゲ
   ートに印加される信号により前記１対の電極を選択的に
   接続する薄膜トランジスタ部と、前記各画素領域に隣接
   する画素領域のアドレス配線に接続された共通電極との
   間又は前記絶縁性基板上に形成されて前記各画素領域を
   通る補助容量共通配線との間に静電容量を蓄積する蓄積
   容量電極とを備え、 前記薄膜トランジスタ部の前記画素電極に接続された電
   極と前記蓄積容量電極とが同一金属膜で一体に形成さ
   れ、前記蓄積容量電極と前記画素電極とが前記蓄積容量
   電極上に設けられた導電性貫通孔により接続されている
   ことを特徴とする液晶表示装置。
2. 【請求項２】 前記蓄積容量電極は配線を介して前記薄
   膜トランジスタ部の前記画素電極に接続された電極に接
   続されており、前記共通電極は前記ゲート絶縁層を挟ん
   で前記蓄積容量電極と相互に重なる部分と、前記ゲート
   絶縁膜を挟んで前記配線と相互に重なる部分とを有する
   ことを特徴とする請求項１に記載の液晶表示装置。
3. 【請求項３】 前記共通電極の前記配線と重なる部分は
   前記配線と同一の幅を有し、前記部分と前記配線とはそ
   の長手方向の半分の領域において幅方向の一方にずれて
   おり、残りの領域において幅方向の他方にずれて配置さ
   れていることを特徴とする請求項２に記載の液晶表示装
   置。
4. 【請求項４】 前記導電性貫通孔に接続する蓄積容量電
   極の部分と、前記アドレス配線又は前記補助容量共通配
   線とが、前記ゲート絶縁層を挟んで互いに重畳しないよ
   うに配置されていることを特徴とする請求項１に記載の
   液晶表示装置。
5. 【請求項５】 前記導電性貫通孔に接続する蓄積容量電
   極の部分と前記ゲート絶縁層との間にエッチング保護層
   が設けられていることを特徴とする請求項１に記載の液
   晶表示装置。
6. 【請求項６】 前記エッチング保護層がアモルファスシ
   リコン膜からなることを特徴とする請求項５に記載の液
   晶表示装置。
7. 【請求項７】 前記データ配線が一定幅の帯状に形成さ
   れ、かつ前記薄膜トランジスタ部のデータ配線に連結す
   る電極がこの帯状データ配線内に含まれるように形成さ
   れていることを特徴とする請求項１乃至６のいずれか１
   項に記載の液晶表示装置。
8. 【請求項８】 前記上層絶縁膜はシリコン窒化膜からな
   る第１上層絶縁膜と有機膜からなる第２上層絶縁膜との
   ２層構造であることを特徴とする請求項１乃至６のいず
   れか１項に記載の液晶表示装置。
9. 【請求項９】 前記第１上層絶縁膜と前記第２上層絶縁
   膜との間にカラーフィルター及び／又はブラックマトリ
   クスが設けられていることを特徴とする請求項１乃至６
   のいずれか１項に記載の液晶表示装置。
10. 【請求項１０】 絶縁性基板上に複数のアドレス配線
    と、各画素領域において前記アドレス配線から延びるゲ
    ートとを形成し、前記アドレス配線及び前記ゲート上に
    ゲート絶縁層を形成し、このゲート絶縁層の上に、前記
    アドレス配線と交差して前記画素領域を形成する複数の
    データ配線と、各画素領域の薄膜トランジスタ部におい
    て前記データ配線から延びる電極と、画素電極に接続さ
    れる電極と、この画素電極に接続される電極から同一金
    属膜で一体に延びて隣接する画素領域のアドレス配線と
    の間に静電容量を蓄積する蓄積容量電極とを形成し、前
    記データ配線、前記各電極及び前記蓄積容量電極上に上
    層絶縁層を形成し、この上層絶縁層に前記蓄積容量電極
    に達する貫通孔を形成し、前記上層絶縁層の上に前記画
    素電極を形成すると共に、この画素電極と前記蓄積容量
    電極とを前記貫通孔で接続することを特徴とする液晶表
    示装置の製造方法。
11. 【請求項１１】 絶縁性基板上に複数のアドレス配線
    と、各画素領域において、前記アドレス配線から延びる
    ゲートと補助容量共通配線とを形成し、前記アドレス配
    線、前記ゲート及び前記補助容量共通配線上にゲート絶
    縁層を形成し、このゲート絶縁層の上に、前記アドレス
    配線と交差して前記画素領域を形成する複数のデータ配
    線と、各画素領域の薄膜トランジスタ部において前記デ
    ータ配線から延びる電極と、前記画素電極に接続される
    電極と、この画素電極に接続される電極から同一金属膜
    で一体に延びて前記補助容量共通配線との間に静電容量
    を蓄積する蓄積容量電極とを形成し、前記データ配線、
    前記電極及び前記蓄積容量電極上に上層絶縁層を形成
    し、この上層絶縁層に前記蓄積容量電極に達する貫通孔
    を形成し、前記上層絶縁層の上に前記画素電極を形成す
    ると共に、この画素電極と前記蓄積容量電極とを前記貫
    通孔で接続することを特徴とする液晶表示装置の製造方
    法。
12. 【請求項１２】 前記ゲート絶縁層と前記蓄積容量電極
    との間にエッチング保護層を設けることを特徴とする請
    求項１０又は１１に記載の液晶表示装置の製造方法。
13. 【請求項１３】 前記エッチング保護層を、前記薄膜ト
    ランジスタ部においてゲート絶縁層の上に形成されるア
    モルファスシリコン膜からなるチャネル層及びコンタク
    ト層の形成と同時に、アモルファスシリコン膜を用いて
    形成することを特徴とする請求項１２に記載の液晶表示
    装置の製造方法。