KR100292691B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로서 특히, 반도체소자를 기판 자체에 형성하지 아니하고 기판 위에 도핑되지 않은 폴리실리콘층을 형성하고 여기에 직접 트랜지스터를 형성하므로서 종래의 필드영역과 활성영역을 필드산화막 등으로 정의하지 아니하고도 각각의 소자간의 격리를 가능하게 하므로서 공정시간 등을 크게 단축할 수 있는 반도체장치의 트랜지스터 및 그 제조방법에 관한 것이다. 이를 위하여 본 발명의 구조는 절연기판과, 절연기판 상에 위치한 버퍼용절연막과, 버퍼용 절연막 위에 위치한 폴리실리콘층과, 폴리실리콘층 위에 형성된 게이트와, 폴리실리콘층에 위치하며 게이트의 측면 하부에 위치한 소스/드레인과, 폴리실리콘층에 위치하며 소스/드레인 사이에 위치하는 채널영역을 포함하여 이루어진다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서 특히, 반도체소자를 기판 자체에 형성하지 아니하고 기판 위에 도핑되지 않은 폴리실리콘층을 형성하고 여기에 직접 트랜지스터를 형성하므로서 종래의 필드영역과 활성영역을 필드산화막 등으로 정의하지 아니하고도 각각의 소자간의 격리를 가능하게 하므로서 공정시간 등을 크게 단축할 수 있는 반도체장치의 트랜지스터 및 그 제조방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다. 일반적으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하였다. LOCOS 방법은 활성영역을 한정하는 산화마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 제 1 버퍼산화막(buffer oxide)을 형성하고 산화시켜 소자격리영역으로 이용되는 필드산화막를 형성한다. 상기에서 필드산화막은 반도체기판의 수직 방향으로 성장할 뿐만 아니라 산화체(Oxidant)가 제 1 버퍼산화막을 따라 수평 방향으로도 확산되므로 질화막의 패턴 엣지(edage)밑으로 성장되게 되는 특징을 갖는다. 이와같이 필드산화막이 활성 영역을 잠식하는 현상을 그 형상이 새의 부리 모양과 유사하여 버즈비크(Bird's Beak)이라 한다. 이러한 버즈비크의 길이는 필드산화막 두께의 1/2이나 된다. 그러므로, 활성 영역의 크기가 감소되는 것을 줄이기 위하여는 버즈비크의 길이를 최소화 하여야 한다.
버즈 비크의 길이를 줄이기 위한 방법으로 필드산화막의 두께를 감소시키는 방식이 도입되었으나 16M DRAM급 이상에서 필드산화막의 두께를 감소시키면 배선과 반도체기판 사이의 정전 용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 격리영역에 형성되는 기생 트랜지스터의 문턱전압(Vt)이 저하되어 소자 사이의 격리특성이 저하되는 문제점이 있다.
따라서, 버즈비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 제 1 버퍼산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 제 1 버퍼산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
또한 종래의 필드산화막을 이용한 트랜지스터의 제조방법에서는 소자격리용 필드산화막을 두껍게 형성하기 위한 공정시간이 많이 소요되고 채널 스톱용 이온주입을 n 형 트랜지스터의 경우 p 형의 불순물이온 주입을 필드산화막 하부의 기판에 실시하여야 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 트렌지스터 제조방법을 도시하는 단면도이다.
도 1a를 참조하면, p형 반도체기판(1) 상에 열산화 방법으로 제 1 버퍼산화막(2)을 형성하고, 이 버퍼용 제 1 산화막(2) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(3)을 형성한다. 그리고, 포토리쏘그래피(photolithography) 방법으로 반도체기판(1)의 소자격리영역이 노출되도록 마스크층(3)인 질화막(3)을 선택적으로 제거하여 소자격리영역과 활성영역을 한정한다.
그리고, 1000℃ 정도의 온도에서 노출된 기판(1) 표면을 열산화시켜 필드산화막(4)을 7000Å 이상의 두께로 형성한다. 또는, 필드산화막(4) 형성 전에 채널스톱의 효과를 증가시키기 위하여 붕소 이온주입을 E13 정도의 오더(order)로 노출된 반도체기판(1)을 도핑시킨다.
도 1b를 참조하면, 잔류한 질화막과 제 1 산화막을 제거한 다음 노출된 기판(1)의 표면에 희생용 산화막으로 제 2 산화막(5)을 400Å 정도의 두께로 형성하여 문턱전압조절용 이온주입시의 마스킹재료로 사용한다.
필요한 경우 포토레지스트패턴(6)을 이용하여 이온주입부위를 한정한 다음 문턱전압용 이온주입을 노출된 부위의 활성영역상에 실시한다.
도 1c를 참조하면, 제 2 산화막(5)을 제거한 다음 노출된 기판(1)의 표면에 게이트절연막으로 제 3 산화막(7)을 성장시켜 형성한다.
게이트절연막(7)인 제 3 산화막(7)의 표면을 포함하는 기판의 전면에 게이트로 사용될 도핑된 폴리실리콘층(8)을 약 4000Å의 두께로 형성한다.
도 1d를 참조하면, 폴리실리콘층(8) 위에 포토레지스트를 도포한 후 사진식각공정으로 폴리실리콘층(8)과 제 3 산화막(7)의 소정부위를 제거하여 게이트(8)를 패터닝한다.
도 1e를 참조하면, 게이트(8)를 마스크로 이용한 n 형 불순물이온주입을 기판(1)의 전면에 E15 오더로 실시하여 소스/드레인(11)을 형성한다. 이때 CMOS 형성 등의 경우에 있어서는 이온주입 부위를 한정하는 마스크(9)를 형성하여 소스/드레인을 형성한다.
이후, 도시되지는 아니하였으나 기판(1)의 전면에 층간절연층을 형성하고 소정부위에 콘택홀을 형성하고 금속배선 등을 형성한 후 패시베이션층을 형성하여 반도체장치를 제조한다.
그러나, 상술한 종래기술의 필드산화막을 이용한 트랜지스터의 제조방법에서는 소자격리용 필드산화막을 두껍게 형성하기 위한 공정시간이 많이 소요되고 채널 스톱용 이온주입을 n 형 트랜지스터의 경우 p 형의 불순물이온 주입을 필드산화막 하부의 기판에 실시하여야 하는 공정단순화에 반하는 문제점이 있다.
따라서, 본 발명의 목적은 소자격리를 위하여 필드산화막을 형성하는 대신 기판 위에 도핑되지 않은 폴리실리콘층을 형성하고 여기에 직접 트랜지스터를 형성하므로서 종래의 필드영역과 활성영역을 필드산화막 등으로 정의하지 아니하고도 각각의 소자간의 격리를 가능하게 하므로서 공정시간 등을 크게 단축할 수 있는 방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명의 구조는 절연기판과, 절연기판 상에 위치한 버퍼용절연막과, 버퍼용 절연막 위에 위치한 폴리실리콘층과, 폴리실리콘층 위에 형성된 게이트와, 폴리실리콘층에 위치하며 게이트의 측면 하부에 위치한 소스/드레인과, 폴리실리콘층에 위치하며 소스/드레인 사이에 위치하는 채널영역을 포함하여 이루어진다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 제조방법은 절연기판 위에 버퍼용 절연막을 형성하는 단계와, 버퍼용 절연막 위에 폴리실리콘층을 형성하는 단계와, 폴리실리콘층의 채널영역이 형성될 부위에 문턱전압을 조절하는 단계와, 폴리실리콘층 위에 게이트절연막을 형성하는 단계와, 채널영역 상부의 상기 게이트절연막 위에 게이트를 형성하는 단계와, 게이트 측면 하단에 위치한 폴리실리콘층에 소스/드레인을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 트랜지스터 제조방법을 도시하는 단면도
도 2는 본 발명에 따라 제조된 반도체장치의 트랜지스터의 단면도
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체장치의 트랜지스터 제조방법을 도시하는 공정단면도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따라 제조된 반도체장치의 트랜지스터의 단면도로서, 소자격리를 위한 필드산화막이 형성되지 아니한 구조를 나타낸다.
도 2 를 참조하면, 기판(21) 위에 버퍼산화막(22)이 형성되어 있고 그(22) 위에 폴리실리콘층(23)이 위치한다. 이때 기판(21)은 실리콘 등의 반도체기판, 유리기판 또는 절연물질층일 수 있다.
폴리실리콘층(23) 위에 게이트절연막(25)으로 게이트산화막(25)이 위치하고 그 위의 소정 부위에 게이트(26)가 위치한다. 게이트 양 모서리 하단에 위치한 폴리실리콘층(23)에 소스/드레인(28)이 형성되어 있고 소스/드레인(28) 사이의 폴리실리콘층(23)에는 채널이 형성되어 있다.
따라서 본 구조에 의한 트랜지스터는 활성영역이 폴리실리콘층(23)에 형성되어 있으므로 별도의 필드산화막 등이 없이도 활성영역과 필드영역이 구분되어진다. 그리고 기판(21) 위의 버퍼산화막(22)은 소자의 서브전류(subcurrent)를 차단하는 역할을 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체장치의 트랜지스터 제조방법을 도시하는 공정단면도이다.
도 3a를 참조하면, 실리콘 등의 반도체 또는 유리기판 등의 절연물질 기판(21) 상에 버퍼용 제 1 산화막(22)을 600Å 정도의 두께로 형성하고, 이 버퍼용 제 1 산화막(22) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 폴리실리콘층(23)을 3000Å 정도의 두께로 형성한다. 이러한 폴리실리콘층(23)에는 후속공정에서 반도체소자의 활성영역이 형성된다.
도 3b를 참조하면, 폴리실리콘층(23) 위에 포토레지스트를 도포한 다음 사진공정을 실시하여 트랜지스터의 채널이 형성될 부위의 폴리실리콘층(23) 표면을 노출시키는 포토레지스트패턴(24)을 형성한다. 포토레지스트패턴(24)으로 보호되지 아니하는 폴리실리콘층(23) 부위에 문턱전압 조절용 이온주입을 실시하여 채널영역에서의 문턱전압을 조절한다.
도 3c를 참조하면, 포토레지스트패턴을 제거한 다음 폴리실리콘층(23)의 전면에 게이트절연막(25)으로 제 2 산화막(25)을 형성한 후 그(25) 위에 게이트 형성용으로 도핑된 폴리실리콘층(26)을 증착하여 형성한다.
도 3d를 참조하면, 도핑된 폴리실리콘층(26) 위에 포토레지스트를 도포한 다음 폴리실리콘층(26)의 소정 부위를 제거하여 게이트(26)를 패터닝한다. 이때 게이트(26)가 형성된 부위를 제외한 제 2 산화막(25) 표면이 다시 노출된다.
그리고 다시 포토레지스트패턴을 이용한 마스킹공정을 실시하여 게이트 측면 하단에 위치한 폴리실리콘층(23)의 소스/드레인 형성 부위를 노출시키는 이온주입 마스크(27)를 형성한다.
그 다음 기판(21)의 전면에 이온주입 및 어닐링을 실시하여 소스/드레인(28)을 형성한다. 이때 주입되는 불순물 이온의 형태에 따라 트랜지스터의 n 형 또는 p 형이 결정된다.
이후, 도시되지는 아니하였으나 기판의 전면에 층간절연층을 형성하고 소정부위에 콘택홀을 형성하고 금속배선 등을 형성한 후 패시베이션층을 형성하여 반도체장치를 제조한다.
이때, 활성영역이 형성되는 폴리실리콘층은 부도체로서 그 저항의 크기가 기가 오옴 수준이기 때문에 채널스톱용 이온주입 공정이 생략되도 이웃한 소자의 채널영역과의 전류흐름경로(current path)를 충분히 차단할 수 있으므로 필드산화막 형성 공정이 필요하지 아니하다.
따라서, 본 발명은 필드산화막 형성공정이 필요하지 아니하므로 공정 자체의 단순화 및 공정시간 단축 효과가 있으며, 또한 LOCOS 공정시 발생하는 버즈 비크가 형성되지 아니하므로 소자완성을 위한 층간절연막과 패시베이션공정 등에서의 단차가 없는 평탄화문제를 해결하는 장점이 있다.

Claims (9)

  1. 절연기판과, 상기 절연기판 상에 위치한 절연막과, 상기 절연막 위에 위치한 폴리실리콘층과, 상기 폴리실리콘층 위에 형성된 게이트와, 상기 게이트의 측면 하부에서 연장되어 상기 폴리실리콘층에 위치한 소스/드레인과, 상기 소스/드레인 사이의 상기 게이트 하단의 상기 폴리실리콘층에 위치하는 채널영역으로 이루어진 반도체장치.
  2. 청구항 1에 있어서, 상기 절연막은 산화막으로 형성하는 것이 특징인 반도체장치.
  3. 청구항 1에 있어서, 상기 절연기판은 반도체 또는 유리기판 등의 절연물질로 이루어진 것이 특징인 반도체장치.
  4. 절연기판 위에 절연막을 누설전류를 방지할 수 있는 두께로 형성하는 단계와, 상기 버퍼용 절연막 위에 폴리실리콘층을 소정 두께로 형성하는 단계와, 상기 폴리실리콘층의 채널영역이 형성될 부위에 문턱전압을 조절하는 단계와, 상기 폴리실리콘층 위에 게이트절연막을 형성하는 단계와, 상기 채널영역 상부의 상기 게이트절연막 위에 게이트를 형성하는 단계와, 상기 게이트 측면 하단에 위치한 상기 폴리실리콘층에 소스/드레인을 형성하는 단계로 이루어진 반도체장치의 제조방법.
  5. 청구항 4에 있어서, 상기 절연막은 산화막으로 형성하는 것이 특징인 반도체장치의 제조방법.
  6. 청구항 4에 있어서, 상기 문턱전압은 마스크공정과 이온주입으로 조절하는 것이 특징인 반도체장치의 제조방법.
  7. 청구항 4에 있어서, 상기 절연기판은 반도체 또는 유리기판 등의 절연물질로 이루어진 것이 특징인 반도체장치의 제조방법.
  8. 청구항 4에 있어서, 상기 소스/드레인을 형성하는 단계는, 상기 소스/드레인 형성 부위의 상기 게이트절연막을 노출시키는 마스크를 형성하는 단계와, 상기 게이트와 상기 마스크를 이용한 소스/드레인 형성용 이온주입을 상기 폴리실리콘층에 실시하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 제조방법.
  9. 청구항 5에 있어서, 상기 산화막은 약 600Å 두께로 형성하는 것이 특징인 반도체 장치의 제조방법.
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