KR100236910B1 - 고집적 반도체 기억소자의 메모리셀어레이 제조방법 - Google Patents

고집적 반도체 기억소자의 메모리셀어레이 제조방법 Download PDF

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Abstract

본 발명은 필드산화공정시 활성영역을 보호하기 위한 산화 마스크 역할을 하는 실리콘질화막의 두께를 조절하여 활성영역 패턴의 가장자리부의 필드 산화막 침입(Birds beak) 크기를 조절하여 활성영역 패턴의 크기를 조절하는 방법이다. (1) 반도체 기판에 N웰 또는 P웰을 형성하고, 필드 산화시 활성영역이 산화되지 아니하도록 보호하기 위한 용도로 사용할 실리콘 질화막을 증착하고, (2) 개별소자를 만들기 위한 활성영역과 필드영역을 정의하기 위하여 사진식각방법으로 활성영역패턴을 형성하는데, 이때 노드 콘택의 영역을 최대한 확보하기 위하여 포토공정시의 활성영역의 가장자리 영역의 수축량을 감안하여 마스크 상에서 활성영역 패턴을 장방향으로 소정 길이 만큼 더 길게하여 활성영역을 형성하고, (3) 이어서 활성 영역위에 실리콘 질화막을 남긴 상태에서, 소정의 깊이만큼 실리콘기판을 절연막으로 전환하기 위한 산화공정을 실시하는데, 이 필드 산화공정시, 활성영역의 장방향 가장자리 부분의 필드 산화막의 버즈빅을 조절하여 다음 게이트에 오브랩되는 활성영역의 가장자리영역에 게이트 산화막보다 훨씬 두꺼운 산화막을 형성시키고, (4) 그 후 질화막을 제거하고 일반적인 반도체 소자 제조공정, 즉 게이트, 소오스/드레인, 저장용캐패시터, 금속배선 등의 형성공정을 진행하는 것이 특징인 고집적 반도체 기억소자의 메모리셀어레이 제조방법이다.

Description

고집적 반도체 기억소자의 메모리셀어레이 제조방법
제1도는 종래의 고집적 반도체 기억소자의 메모리셀어레이 제조방법을 설명하기 위한 도면이다.
제1a도는 메모리셀어레이의 활성영역과 게이트의 레이아웃을 보인 것이고,
제1b도는 제1a도의 A-A선 단면 일부를 도시한 것이다.
제2도는 본 발명의 고집적 반도체 기억소자의 메모리셀어레이 제조방법을 설명하기 위한 도면이다.
제2a도는 메모리셀어레이의 활성영역과 게이트의 레이아웃을 보인 것이고,
제2b도는 제2a도의 B-B선 단면 일부를 도시한 것이다.
본 발명은 고집적 반도체 기억소자의 메모리셀어레이 제조방법에 관한 것으로 특히, 고집적도를 요하는 MOS(metal-oxide-semiconduotor)형 기억소자 제조에 적합하도록한 메모리셀어레이 제조 기술에 관한 것이다.
제1도는 종래의 고집적 반도체 기억소자의 메모리셀어레이 제조방법을 설명하기 위한 도면이다. 제1a도는 메모리셀어레이의 활성영역과 게이트의 레이아웃을 보인 것이고, 제1b도는 제1a도의 A-A선 단면 일부를 도시한 것이다.
일반적인 반도체 소자를 제조하는 방법은 반도체 기판에 각각의 N 웰, P 웰을 이온주입(ion Implantation) 또는 확산(Diffusion)기술에 의하여 형성하고, 개별소자를 만들기 위한 활성영역(Active Area)(10)와 비활성영역(Field)(20)을 정의하기 위하여 사진식각(photolithograpy)방법으로 패턴(Pattern)을 형성한다.
이 때 필드 영역을 절연막으로 전환하기 위한 필드 산화시, 활성영역을 선택적으로 산화되지 아니하고록 보호하기 위하여 실리콘 질화막을 활성영역 패턴 형성전에 증착한다.
이어 패턴 형성시 사용하였던 감광물질인 포토레지스터를 제거하고 활성 영역에 선택적으로 실리콘 질화막을 남긴 상태에서 원하는 깊이의 실리콘기판을 절연막(SiO2)으로 전환하기 위한 산화공정을 실시한다.
그 후 질화막을 제거하고 일반적인 반도체 소자 제조순서로 공정을 진행한다. 즉 게이트(12), 소오스/드레인(14), 저장용캐패시터, 금속배선 동이 형성공정을 진행한다.
이러한 종래기술의 문제점은 0.35 마이크로미터의 디자인들을 갖는 0.4 급실리콘 차세대 기억소자의 셀 레리아우트에 있어서는 너무나 엄격한 디자인들이 적용되어야 한다. 활성영역의 가장자리(edge)(22)와 다음 게이트(24)와의 중첩을 허용하지 않는 레이아웃을 하려면 마스크상의 패턴 가장자리에서 유래하는 빛의 상란 때문에 웨이퍼에 프린트된 패턴이 둥글게되고 수축되는 현상을 해결하여야 한다. 그래야만 활성영역의 가장자리(edge)와 다음 게이트가 중첩되지 않고 캐패시터의 노드(저장전극) 콘택영역을 최대한 확보할 수 있다.
그러나, 장비의 고유한 성능과 빛의 패턴 가장자리에서의 산란현상은 피할 수 없는 것이므로 활성영역 패턴의 수축에 의한 노드콘택영역(26)의 확보가 불가능하며, 노드콘택이 필드영역에 중첩되어 콘택에치시 필드 산화막까지 식각되어(28로 표시된 부분) LDD(lightly doped drain)구조의 n-(저능도불순물) 확산(diffusion) 영역을 벗어나 필드 산화막하부에 콘택이 형성되어 노드의 정선이 형성되어 매우 큰 셀 노드 정선 누설전류가 유발되어 기억소자의 리프레쉬특성을 크게 저하시키는 원인이 되고 있다.
그래서 활성영역 패턴 가장자리의 수축에 의한 노드콘택영역의 감소 및 노드콘택의 필드오브랩 문제로 인하여 노드 정선의 접촉저항이 높으며 콘택식각시 노출된 필드의 하부에 노드 정선의 오브랩으로 정선 특성이 저하되어 높은 누설전류가 발생하여 특성이 매우 나쁘게 되고, 펀치스투현상을 초래하게 된다.
본 발명은 노드 콘택의 영역을 최대한 확보하기 위하여 포토공정시의 장비성능 및 패턴 가장자리에서의 빛 산란으로 유래하는 활성영역의 가장자리 영역의 수축량을 감안하여 마스크 상에서 활성영역 패턴을 장방향으로 소정길이 만큼 더 길게하여 활성영역을 형성하고, 셀어레이상에서 다음 게이트에 주첩되는 문제를 해결하기 위하여, 필드산화공정시 장방향 가장자리 부분의 필드 산화막의 버즈빅(en croachment)(필드산화막이 활성영역으로 자라나는 것)을 조절하여 다음 게이트에 오브랩되는 활성영역의 가장자리영역에 게이트 산화막보다 훨신 두꺼운 산화막을 형성시킴으로 원치않는 다음 게이트와의 활성영역 오브랩시 발생하는 파생효과를 제거할 수 있게 하였으며, 노드 콘택 위치를 기준으로 충분히 넓은 활성영역 가장자리가 형성되므로 노드 콘택에 필드에 오브랩되어 콘택 식각시 필드 산화막의 하부(silicon substrate)가 콘택이 형성되는 종래의 문제점을 해결하고, 즉 활성영역 영역이 아닌 필드 영역에 노드 정선의 형성으로 인하여 높은 누설전류 문제와 활성영역간의 격리특성저하를 개선할 수 있다. 상기의 두 특성을 개선하므로 기억소자의 리프래쉬특성이 크게 개선된다.
제2도는 본 발명의 고집적 반도체 기억소자의 메모리셀어레이 제조방법을 설명하기 위한 도면이다. 제2a도는 메모리셀어레이의 활성영역과 게이트의 레이아웃을 보인 것이고, 제2b도는 제2a도의 B-B선 단면 일부를 도시한 것이다.
본 발명의 공정 순서는 종래의 공정순서와 동일하며 일반적인 반도체 기억장치 제조 공정 순서를 따른다. 다만 필드산화공정시 활성영역을 보호하기 위한 산화 마스크 역할을 하는 실리콘질화막의 두께를 조절하여 활성영역 패턴의 가장자리부의 필드 산화막 침입(Birds beak) 크기를 조절하여 활성영역 패턴의 크기를 조절한다.
본 발명의 방법을 예를 들어 설명하면, 반도체 기판에 N웰 또는 P웰을 이온주입 또는 확산기술에 의하여 형성하고, 필드 산화시 활성영역을 선택적으로 산화되지 아니하도록 보호하기 위한 용도로 사용할 실리콘 질화막을 활성영역 패턴 형성전에 증착한다.
그후에, 개벌소자를 만들기 위한 활성영역(30)과 비활성영역(32)을 정의하기 위하여 사진식각방법으로 활성영역패턴을 형성한다.
이때 노드콘택영역(34)을 최대한 확보하기 위하여 포토공정시의 장비성능 및 패턴 가장자리에서의 빛 산란으로 유래하는 활성영역의 가장자리 영역의 수축량을 감안하여 마스크 상에서 활성영역 패턴을 장방향으로 소정길이(36) 만큼 더 길게하여 활성영역을 형성한다. 단위기억소자의 활성영역 패턴을 디자인룰(디자인규칙) 보다 크게 장방향으로 오브사이즈하게하여 활성영역을 형성한다.
이어서 패턴 형성시 사용하였던 감광물질인 포토레지스터를 제거하고 활성 영역위만 실리콘 질화막을 남긴 상태에서, 소정의 깊이만큼 실리콘기판을 절연막( SiO2)(40)으로 전환하기 위한 산화공정을 실시한다.
이 필드산화공정시, 활성영역의 장방향 가장자리 부분의 필드 산화막의 버즈빅(42)을 조절하여 다음 게이트(44)에 오브랩되는 활성영역의 가장자리 영역에 게이트 산화막보다 훨신 두꺼운 산화막(42)를 형성시킨다.
필드 산화막의 버즈빅(42) 조절은 필드 산화시 활성영역을 보호하는 실리콘 질화막(도시안함) 두께를 조절하여서 한다.
그 후 질화막을 제거하고 일반적인 반도체 소자 제조순서, 즉 게이트(44), 소오스/드레인(46), 저장용케패시터, 금속배선 등의 형성공정을 진행한다.
이상 설명한 바와 같이 활성영역의 장방향 길이를 오브사이즈하게하고 가장자리영역의 필드산화막침입을 조절하므로써, 동일한 디자인룰하에서 칩사이즈의 변화없이 노드 콘택영역(34)을 최대화하여, 노드 콘택이 필드에 오브랩되는 문제를 해결하여 노드정선 특성이 개선되며 그로 인하여 셀 특성의 주요 인자인 노드정선 누설전류를 크게 개선하고 활성영역 간의 격리특성이 크게 개선된다.

Claims (3)

  1. (1) 반도체 기판에 N웰 또는 P웰을 형성하고, 필드 산화시 활성영역이 산화되지 아니하도록 보호하기 위한 용도로 사용할 실리콘 질화막을 증착하고, (2) 개별소자를 만들기 위한 활성영역과 필드영역을 정의하기 위하여 사진식각방법으로 활성영역패턴을 형성하는데, 이때 노드 콘택의 영역을 최대한 확보하기 위하여 포토공정시의 활성영역의 가장자리 영역의 수축량을 감안하여 마스크 상에서 활성영역 패턴을 장방향으로 소정길이 만큼 더 길게하여 활성영역을 형성하고, (3) 이어서 활성 영역위에 실리콘 질화막을 남긴 상태에서, 소정의 깊이만큼 실리콘기판을 절연막으로 전환하기 위한 산화공정을 실시하는데, 이 필드 산화공정시, 활성영역의 장방향 가장자리 부분의 필드 산화막의 버즈빅을 조절하여 다음 게이트에 오브랩되는 활성영역의 가장자리영역에 게이트 산화막보다 훨씬 두꺼운 산화막을 형성시키고, (4) 그 후 질화막을 제거하고 일반적인 반도체 소자 제조공정, 즉 게이트, 소오스/드레인, 저장용캐패시터, 금속배선 등의 형성공정을 진행는 것이 특징인 고집적 반도체 기억소자의 메모리셀어레이 제조방법.
  2. 제1항에 있어서, 제(2)단계에서 소정길이 만큼 더 길게하는 정도가 디자인 규칙보다도 더 큰것이 특징인 고집적 반도체 기억소자의 메모리셀어레이 제조방법.
  3. 제1항에 있어서, 제(3)단계에서 필드 산화막의 버즈빅 크기 조절은 필드 산화시 활성영역을 보호하는 실리콘 질화막 두께를 조절하여서 하는 것이 특징인 고집적 반도체 기억소자의 메모리셀어레이 제조방법.
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