JP2002314068A - 半導体装置の製造方法、および半導体装置 - Google Patents

半導体装置の製造方法、および半導体装置

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JP2002314068A JP2001116398A JP2001116398A JP2002314068A JP 2002314068 A JP2002314068 A JP 2002314068A JP 2001116398 A JP2001116398 A JP 2001116398A JP 2001116398 A JP2001116398 A JP 2001116398A JP 2002314068 A JP2002314068 A JP 2002314068A
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thermal oxide
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Takashi Terauchi
崇 寺内
Akinobu Teramoto
章伸 寺本
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Abstract

(57)【要約】 【課題】 ゲート配線の配線抵抗を増大させることな
く、ゲートバーズビークを形成する。また、ゲート配線
間における層間絶縁膜の埋め込みを容易に行う。 【解決手段】 基板１上にゲート酸化膜２を形成し、ゲ
ート酸化膜２上に第１シリコン膜３とシリサイド膜４と
絶縁膜５とを含むゲート配線を形成する。次に、ゲート
配線をマスクとして不純物を注入して第１拡散層６を形
成する。そして、ゲート配線を覆うように基板１の全面
に第２シリコン膜を形成する。次に、第２シリコン膜を
熱酸化して熱酸化膜８を形成する。そして、熱酸化膜８
上に層間絶縁膜９を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法および半導体装置に係り、特にメモリセルトランジ
スタに関するものである。
【０００２】
【従来の技術】従来より、ゲートエッジ（後述）におけ
る電界集中によるＧＩＤＬ（Gate Induced Drain Leaka
ge）を抑制するために、ゲート配線の側壁を熱酸化処理
し、ゲートエッジにゲートバーズビークを形成してい
る。
【０００３】以下、従来の半導体装置の製造方法につい
て説明する。図２６〜図３１は、従来の半導体装置の製
造方法を説明するための断面図である。
【０００４】先ず、図２６に示すように、基板１上にゲ
ート酸化膜２を形成する。次に、ゲート酸化膜２上に、
例えばポリシリコン膜やアモルファスシリコン膜にリン
がドープされてなるシリコン膜３を形成する。そして、
シリコン膜３上にシリサイド膜４を形成する。さらに、
シリサイド膜４上に絶縁膜５を形成する。
【０００５】次に、図２７に示すように、写真製版工程
によりレジストパターン６を絶縁膜５上に形成する。そ
して、図２８に示すように、レジストパターン６をマス
クとして絶縁膜５をドライエッチングする。これによ
り、絶縁膜５がパターニングされる。その後、レジスト
パターン６を除去する。
【０００６】次に、図２９に示すように、パターニング
された絶縁膜５をマスクとして、シリサイド膜４および
シリコン膜３をドライエッチングする。これにより、所
望の形状のゲート配線形状が得られる。
【０００７】続いて、図３０に示すように、上記ゲート
配線をマスクとした不純物注入により、基板１内にソー
ス／ドレイン領域６を形成する。
【０００８】次に、図３１に示すように、熱酸化処理を
行う。これにより、ゲート配線を構成するシリコン膜３
およびシリサイド膜４の側面、並びに基板１上に熱酸化
膜１７が形成される。また、この熱酸化処理によって、
ゲート配線のコーナー部分（以下「ゲートエッジ」とい
う）が熱酸化膜１７で丸まり、ゲートバーズビークが形
成される。従って、ゲートエッジに電界が集中すること
により生じるホットキャリア（「ホットエレクトロン」
ともいう）を防止することができる。また、熱酸化処理
により、ドライエッチングにより生じたダメージや、不
純物注入により生じたダメージが除去される。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
製造方法により製造された半導体装置には、次のような
問題点があった。図３２は、従来の製造方法により製造
された半導体装置を説明するための断面図である。図３
３は、従来の製造方法で製造された半導体装置におい
て、層間絶縁膜の埋め込み不良が発生した場合を示す断
面図である。先ず第１に、図３２に示すように、熱酸化
処理工程において、シリコン膜３およびシリサイド膜４
に含まれるＳｉ（シリコン）成分を熱酸化して熱酸化膜
１７を形成するため、絶縁膜５の側面よりも内側に熱酸
化膜１７が入り込んでしまう問題があった。すなわち、
ゲート配線幅Ａが、エッチング直後（ゲート配線形成
時）よりも、熱酸化膜１７の分だけ細くなってしまう問
題があった。これにより、ゲート配線の配線抵抗が増大
し、トランジスタの駆動能力が劣化する問題があった。
【００１０】第２に、シリサイド膜４の側面に形成され
る熱酸化膜１７ａの膜厚が、シリコン膜３の側面に形成
される熱酸化膜１７ｂの膜厚よりも厚くなってしまう問
題があった。言い換えれば、シリサイド膜４の側面が突
出した形状となってしまう。これは、シリサイド膜４の
酸化レートが、シリコン膜３の酸化レートよりも速いこ
とに起因する。この場合、図３３に示すように、熱酸化
膜１７を形成した後に層間絶縁膜９を堆積する際、埋め
込み不良Ｄが発生するという問題があった。この埋め込
み不良Ｄは、層間絶縁膜９を形成した後に、Ｏ２、
Ｎ２、Ｈ２Ｏ等の雰囲気中で熱処理（リフロー）するこ
とによっても除去されない。また、埋め込み不良Ｄは、
図３３中の手前方向若しくは奥行き方向に伸びており、
当該方向に並ぶ複数のコンタクトを導通させてしまう。
この場合、製造された半導体装置は正常に機能せず不良
品となるため、歩留まりが低下するという問題があっ
た。
【００１１】第３に、熱酸化処理が進むにつれてシリサ
イド膜４中のシリコン成分が減少し、シリサイド膜４は
欠乏したシリコン成分を補充するため下層のシリコン膜
３から当該成分を吸い上げてしまうという問題があった
（図３２の矢印Ｂに示す）。これにより、シリサイド膜
４の体積が膨張し、シリサイド膜４が下層のシリコン膜
３に食い込んだ形状となってしまう（図３２の矢印Ｃに
示す）。この場合には、シリコン膜３の下層のゲート酸
化膜２にまでストレスがかかってしまい、ゲート酸化膜
２の信頼性が低下してしまう問題があった。従って、半
導体装置の信頼性が低下してしまう問題があった。
【００１２】本発明は、上記従来の課題を解決するため
になされたもので、ゲート配線の配線抵抗を増大させる
ことなく、ゲートバーズビークを形成することを目的と
する。また、本発明は、ゲート配線間における層間絶縁
膜の埋め込みを容易に行うことを目的とする。
【００１３】
【課題を解決するための手段】請求項１の発明に係る半
導体装置の製造方法は、基板上にゲート酸化膜を形成す
る工程と、前記ゲート酸化膜上に第１シリコン膜および
絶縁膜を含むゲート配線を形成する工程と、前記ゲート
配線をマスクとして前記基板内に不純物を注入して、第
１拡散層を形成する工程と、前記第１拡散層を形成した
後、前記ゲート配線を覆うように前記基板の全面に第２
シリコン膜を形成する工程と、前記第２シリコン膜を熱
酸化して熱酸化膜を形成する工程と、前記熱酸化膜上に
層間絶縁膜を形成する工程と、を含むことを特徴とする
ものである。
【００１４】請求項２の発明に係る半導体装置の製造方
法は、請求項１に記載の製造方法において、前記ゲート
配線は、前記第１シリコン膜と前記絶縁膜の間にシリサ
イド膜を含むことを特徴とするものである。
【００１５】請求項３の発明に係る半導体装置の製造方
法は、請求項１又は２に記載の製造方法において、前記
第１シリコン膜は、ドープトシリコン膜であり、前記第
２シリコン膜は、７００℃よりも高い温度で形成される
ことを特徴とするものである。
【００１６】請求項４の発明に係る半導体装置の製造方
法は、請求項１から３の何れかに記載の製造方法におい
て、前記第２シリコン膜は、ドープトシリコン膜である
ことを特徴とするものである。
【００１７】請求項５の発明に係る半導体装置の製造方
法は、請求項１から４の何れかに記載の製造方法におい
て、前記熱酸化膜を形成した後、前記層間絶縁膜の形成
に先立って、前記熱酸化膜をマスクとして前記基板内に
不純物を注入して、前記第１拡散層よりも不純物濃度が
高い第２拡散層を形成する工程を更に含むことを特徴と
するものである。
【００１８】請求項６の発明に係る半導体装置の製造方
法は、基板上にゲート酸化膜を形成する工程と、前記ゲ
ート酸化膜上に第１シリコン膜および絶縁膜を含むゲー
ト配線を形成する工程と、前記ゲート配線をマスクとし
て前記基板内に不純物を注入して、第１拡散層を形成す
る工程と、前記第１拡散層を形成した後、前記第１シリ
コン膜の側面を覆う第２シリコン膜を形成する工程と、
前記第２シリコン膜を熱酸化して熱酸化膜を形成する工
程と、前記熱酸化膜を形成した後、前記ゲート電極を覆
うように前記基板全面に層間絶縁膜を形成する工程と、
を含むことを特徴とするものである。
【００１９】請求項７の発明に係る半導体装置の製造方
法は、請求項６に記載の製造方法において、前記ゲート
配線は、前記第１シリコン膜と前記絶縁膜との間に、シ
リサイド膜を含み、前記第２シリコン膜は、前記第１シ
リコン膜の側面および前記シリサイドの側面を覆うこと
を特徴とするものである。
【００２０】請求項８の発明に係る半導体装置の製造方
法は、請求項６又は７に記載の製造方法において、前記
第１シリコン膜は、ドープトシリコン膜であり、前記第
２シリコン膜は、７００℃よりも高い温度で形成される
ことを特徴とするものである。
【００２１】請求項９の発明に係る半導体装置の製造方
法は、請求項６から８の何れかに記載の製造方法におい
て、前記第２シリコン膜は、ドープトシリコン膜である
ことを特徴とするものである。
【００２２】請求項１０の発明に係る半導体装置の製造
方法は、請求項６から９の何れかに記載の製造方法にお
いて、前記熱酸化膜を形成した後、前記層間絶縁膜の形
成に先立って、前記熱酸化膜をマスクとして前記基板内
に不純物を注入して、前記第１拡散層よりも不純物濃度
が高い第２拡散層を形成する工程を更に含むことを特徴
とするものである。
【００２３】請求項１１の発明に係る半導体装置の製造
方法は、請求項６から１０の何れかに記載の製造方法に
おいて、前記熱酸化膜を形成する工程で、前記第２シリ
コン膜の表面を熱酸化して熱酸化膜の層を形成し、当該
熱酸化膜の層と前記ゲート配線との間に第２シリコン膜
の層を残すことを特徴とするものである。
【００２４】請求項１２の発明に係る半導体装置の製造
方法は、請求項１１に記載の製造方法において、前記第
２シリコン膜の３分の１から３分の２を熱酸化して、前
記熱酸化膜の層を形成することを特徴とするものであ
る。
【００２５】請求項１３の発明に係る半導体装置の製造
方法は、請求項１から１２の何れかに記載の製造方法に
おいて、前記第２シリコン膜を７００〜１２００℃の温
度で熱酸化することを特徴とするものである。
【００２６】請求項１４の発明に係る半導体装置は、請
求項１から１３の何れかに記載の半導体装置の製造方法
を用いて製造されることを特徴とするものである。
【００２７】請求項１５の発明に係る半導体装置は、基
板と、前記基板上に形成されたゲート酸化膜と、前記ゲ
ート酸化膜上に形成され、第１シリコン膜および絶縁膜
を含む複数のゲート配線と、前記ゲート配線間の前記基
板内に形成された不純物拡散層と、前記ゲート電極を覆
う熱酸化膜と、前記熱酸化膜上に形成された層間絶縁膜
と、を備え、前記絶縁膜の側面と、前記第１シリコン膜
および前記シリサイド膜の側面とが、同一面を形成する
ことを特徴とするものである。
【００２８】請求項１６の発明に係る半導体装置は、請
求項１５に記載の半導体装置において、前記ゲート配線
は、前記第１シリコン膜と前記絶縁膜の間にシリサイド
膜を含むことを特徴とするものである。
【００２９】請求項１７の発明に係る半導体装置は、請
求項１６に記載の半導体装置において、前記熱酸化膜
が、前記ゲート電極を構成する前記第１シリコン膜およ
び前記シリサイド膜の側面のみを覆うことを特徴とする
ものである。
【００３０】請求項１８の発明に係る半導体装置は、請
求項１５から１７の何れかに記載の半導体装置におい
て、前記ゲート配線の側面を覆う前記熱酸化膜の膜厚が
均一であることを特徴とするものである。
【００３１】請求項１９の発明に係る半導体装置は、請
求項１６又は１７に記載の半導体装置において、前記シ
リサイド膜の側面を覆う前記熱酸化膜の膜厚より、前記
第１シリコン膜の側面を覆う前記熱酸化膜の膜厚が厚い
ことを特徴とするものである。
【００３２】請求項２０の発明に係る半導体装置は、請
求項１５から１９の何れかに記載の半導体装置におい
て、前記ゲート電極の側面と、前記熱酸化膜との間に第
２シリコン膜を含むことを特徴とするものである。
【００３３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図中、同一又は相当する部
分には同一の符号を付してその説明を簡略化ないし省略
することがある。
【００３４】実施の形態１．図１〜図８は、本発明の実
施の形態１による半導体装置の製造方法を説明するため
の断面図である。
【００３５】以下、本実施の形態１による半導体装置の
製造方法について説明する。先ず、図１に示すように、
基板１上にゲート酸化膜２を膜厚５〜１０ｎｍで形成す
る。ここで、ゲート酸化膜２は、熱酸化法により形成さ
れたシリコン酸化膜、又は、ＬＰＣＶＤ（low pressure
chemical vapor deposition）法あるいはＡＰＣＶＤ
（atmospheric pressure chemical vapor deposition）
法を用いて形成されたノンドープのシリコン酸化膜であ
る。
【００３６】なお、基板１は、例えばシリコン基板のよ
うな半導体基板や、例えば石英基板やセラミックス基板
のような絶縁基板である。また、図示しないが、分離領
域が基板１内に予め形成されている。また、基板１の分
離領域以外の活性領域には、トランジスタのウェルおよ
びチャネルが予め形成されている（図示省略）。
【００３７】そして、ゲート酸化膜２上に第１シリコン
膜３を膜厚４０〜１００ｎｍで形成する。ここで、第１
シリコン膜３は、ＣＶＤ法を用いて形成された多結晶シ
リコン膜やアモルファス（非晶質）シリコン膜であっ
て、Ｐ（リン）等の不純物がドープされたものである。
【００３８】次に、第１シリコン膜３上にシリサイド膜
４を膜厚４０〜１２０ｎｍで形成する。ここで、シリサ
イド膜４は、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｗ
（タングステン）、Ｃｏ（コバルト）、Ｎｉ（ニッケ
ル）、Ｍｏ（モリブデン）等の高融点金属膜のシリサイ
ド膜、あるいはそれらシリサイド膜の積層膜である。
【００３９】次に、シリサイド膜４上に絶縁膜５を膜厚
２０〜１００ｎｍで形成する。ここで、絶縁膜５は、第
１シリコン膜３およびシリサイド膜４に対してエッチン
グ選択比が高い膜であり、例えばＣＶＤ法で堆積した窒
化膜（Ｓｉ３Ｎ４）若しくは窒化酸化膜（ＳｉＯＮ）、
又は、酸化膜（ＳｉＯ２）と窒化膜（Ｓｉ３Ｎ４）の２
層膜（積層膜）である。
【００４０】次に、図２に示すように、写真製版工程に
より、レジストパターン６を絶縁膜５上に形成する。続
いて、図３に示すように、レジストパターン６をマスク
としたドライエッチングにより絶縁膜５をパターニング
する。その後、レジストパターン６を除去する。
【００４１】次に、図４に示すように、パターニングさ
れた絶縁膜５をマスクとして、シリサイド膜４および第
１シリコン膜３をドライエッチングする。これにより、
所望の形状を有するゲート配線が得られる。このエッチ
ング処理は、シリコン酸化膜に対して高い選択比を有す
るプロセス条件で行われる。従って、ゲート酸化膜２の
途中でエッチングはストップする（図４参照）。
【００４２】次に、図５に示すように、ゲート配線をマ
スクとした不純物注入を行い、基板１内に第１拡散層６
としてのソース／ドレイン領域を形成する。ここで、基
板１内に注入される不純物は、例えばＢ（ホウ素）等の
ｐ型不純物、又は例えばＰ（リン）やＡｓ（ヒ素）等の
ｎ型不純物であり、形成するトランジスタの種類に応じ
て適宜選択される。また、第１拡散層６の不純物濃度
（atoms/cm2）は、１×１０１３〜１４（１０の１３〜
１４乗）オーダーである。
【００４３】次に、図６に示すように、７００℃以下の
温度で、ＣＶＤ法により、ゲート配線を覆うように基板
１の全面に、第２シリコン膜７を膜厚５〜２０ｎｍで形
成する。ここで、第２シリコン膜７は、ノンドープのシ
リコン膜であり、例えば、多結晶シリコン膜やアモルフ
ァス（非晶質）シリコン膜である。
【００４４】そして、図７に示すように、第２シリコン
膜７を熱酸化処理して、熱酸化膜８を形成する。ここ
で、熱酸化処理としては、Ｏ２雰囲気中で熱処理を行う
ドライリフローと、Ｈ２Ｏ雰囲気で熱処理を行うウェッ
トリフローがあり、何れの熱処理も７００〜１２００℃
の温度で行われる。ウェットリフローは、ドライリフロ
ーよりも酸化レートが速い。すなわち、同じ処理条件
（処理温度、処理時間）で熱酸化処理する場合、ドライ
リフローよりもウェットリフローの方が、より多くのシ
リコンが酸化される。この熱酸化処理工程において、ゲ
ートエッジ（ゲート配線のコーナー部分）が熱酸化膜８
により丸まり、ゲートバーズビークが形成される（図７
参照）。詳細には、ゲートエッジにおいて、側方と下方
の両方から酸化種が供給され、ゲートバーズビークが形
成される。
【００４５】次に、図８に示すように、基板１の全面に
層間絶縁膜９を膜厚３００〜１０００ｎｍで形成する。
ここで、層間絶縁膜９としては、例えばリンやボロンが
ドープされたＢＰＴＥＯＳ（boro-phospho tetraethylo
rthosilicate）又はＰＴＥＯＳ（phospho tetraethylor
thosilicate）等の酸化膜が用いられる。これらの酸化
膜は、層間絶縁膜９に要求される高い埋め込み特性や高
い平坦性を有している。
【００４６】最後に、図示しないが、７００〜１０００
℃の温度で、基板１のドライリフロー処理を行う。ここ
で、ドライリフロー処理とは、Ｏ２又はＮ２雰囲気中で
行う熱処理のことである。これにより、基板１の酸化が
防止される。
【００４７】上述の製造方法により製造された半導体装
置は、基板１と、基板１上に形成されたゲート酸化膜２
と、第１シリコン膜３とシリサイド膜４と絶縁膜５とを
含むゲート配線と、ゲート配線を覆うように基板１全面
に形成された熱酸化膜８と、熱酸化膜８上に形成された
層間絶縁膜９と、を備えており、絶縁膜５の側面と、第
１シリコン膜３およびシリサイド膜４の側面とが、同一
面を形成している。すなわち、ゲート配線の側面に熱酸
化膜８が形成され、この熱酸化膜８は第１シリコン膜３
又はシリサイド膜４に食い込んでいない。また、熱酸化
膜８は、ゲート配線の側面に均一な膜厚で形成されてい
る。また、シリサイド膜４は体積膨張しておらず、下層
にある第１シリコン膜３に食い込んでいない。
【００４８】以上説明したように、本実施の形態１によ
る半導体装置の製造方法では、ゲート配線を形成した後
に、当該ゲート配線を覆う第２シリコン膜７を形成し
た。そして、熱酸化処理を行い、この第２シリコン膜７
を熱酸化して熱酸化膜８を形成するとともに、ゲートエ
ッジにゲートバーズビークを形成した。この実施の形態
１によれば、第２シリコン膜７のみを熱酸化処理により
熱酸化膜８とするため、ゲート配線を構成するシリサイ
ド膜４や第１シリコン膜３は酸化されない。すなわち、
熱酸化膜８が、絶縁膜５の側面よりも内側に入り込んで
いない。言い換えれば、絶縁膜５の側面と、シリサイド
膜４および第１シリコン膜３の側面とが同一面となる。
従って、ゲート配線幅が細くならず、配線抵抗の上昇を
防止することができる。
【００４９】さらに、熱酸化処理中にシリサイド膜４が
酸化されないため、シリサイド膜４中のシリコン成分が
不足することがない。よって、シリサイド膜４が下層の
シリコン膜３からシリコン成分を吸い上げることがな
い。従って、シリサイド膜４の体積膨張を防止すること
ができ、従来のようにゲート酸化膜２に対してストレス
をかけることはない。これにより、半導体装置の信頼性
を向上させることができる。
【００５０】また、本実施の形態１では、熱酸化膜８
は、ゲート配線の側壁に沿って、均一な膜厚で形成され
る。よって、従来のように、シリサイド膜４側面に形成
された熱酸化膜１７ａの膜厚が、シリコン膜３側面に形
成された熱酸化膜１７ｂの膜厚よりも厚くならない。従
って、埋め込み不良を発生させることなく、ゲート配線
間に層間絶縁膜９を容易に埋め込み可能となる。
【００５１】また、上述のように、第２シリコン膜７を
ウェットリフローにより熱酸化処理することによって、
第２シリコン膜７の高い酸化レートが得られる。従っ
て、デバイスの制約、特にトランジスタ特性への影響に
より、低温や短時間等の熱酸化レートが遅い条件しか使
用できない制約があっても、所望の膜厚の熱酸化膜を容
易に形成することができる（後述する他の実施の形態２
〜６においても同様）。
【００５２】なお、本実施の形態１では、ゲート配線を
第１シリコン膜３、シリサイド膜４および絶縁膜５によ
り構成したが、シリサイド膜４を含んでいなくてもよい
（以下に述べる実施の形態２〜６においても同様）。こ
の場合も、ゲート配線を覆う第２シリコン膜７が熱酸化
処理されるため、第１シリコン膜３は熱酸化されない。
従って、ゲート配線幅は細くならず、配線抵抗の増大を
防止することができる。
【００５３】また、第２シリコン膜７をノンドープのシ
リコン膜としたが、ＰやＡｓ等の不純物がドープされた
シリコン膜としてもよい（以下に述べる実施の形態２〜
６における第２シリコン膜についても同様）。この場
合、上述の効果に加えて、ノンドープのシリコン膜７よ
りも酸化レートが速くなるという効果が得られる。従っ
て、デバイスの制約、特にトランジスタ特性への影響に
より、低温や短時間等の熱酸化レートが遅い条件しか使
用できない場合であっても、所望の膜厚の熱酸化膜を容
易に形成することができる。
【００５４】また、図９に示すように、熱酸化処理によ
り熱酸化膜８を形成した後、この熱酸化膜８をマスクと
して不純物を基板１内に注入して、第１拡散層６よりも
不純物濃度が高い第２拡散層（ソース／ドレイン領域）
２１を形成してもよい（後述の実施の形態２〜６につい
ても同様）。これにより、ＬＤＤ構造のトランジスタが
形成されるため、ホットキャリア特性が向上する。ここ
で、第２拡散層２１の不純物濃度（atoms/cm2）は、１
×１０１５（１０の１５乗）オーダーである（後述の実
施の形態２についても同様）。また、ソース／ドレイン
領域２１は自己整合的に形成されるため、ゲート配線側
面に窒化膜等からなるサイドウォールの形成が不要であ
る。従って、ＬＤＤ構造を形成するための工程数を減ら
すことができるため、半導体装置の製造コストを抑える
ことができる。
【００５５】実施の形態２．図１０〜図１２は、本発明
の実施の形態２による半導体装置の製造方法を説明する
ための断面図である。本実施の形態２と、前述の実施の
形態１との相違点は、第２シリコン膜を形成する工程で
ある（詳細は後述）。以下、本実施の形態２による半導
体装置の製造方法について説明する。図１０に示す工程
を行う前に、前述の実施の形態１において説明した図１
から図５に示す工程と同様の工程を行う。
【００５６】次いで、図１０に示すように、７００℃よ
りも高い温度で、ＣＶＤ法により、ゲート配線を覆うよ
うに基板１の全面に、第２シリコン膜１０を膜厚５〜２
０ｎｍで形成する。ここで、第２シリコン膜１０は、ノ
ンドープのシリコン膜であり、例えば、多結晶シリコン
膜やアモルファスシリコン膜である。本実施の形態２で
は、実施の形態１と異なり、高温で第２シリコン膜１０
を形成する。このように、高温で成膜すると、成膜中
に、第１シリコン膜３内のリンが拡散して、第１シリコ
ン膜３の側面から第２シリコン膜１０内に移動する（図
１０中の矢印に示す）。すなわち、第１シリコン膜３の
側面に形成された第２シリコン膜は、高濃度の不純物
（リン）を含むこととなる。
【００５７】次に、図１１に示すように、実施の形態１
で説明した方法（図７参照）と同様の方法によって、第
２シリコン膜１０を熱酸化処理して、熱酸化膜１１を形
成する。ここで、一般に、リン等の不純物を含有するシ
リコン膜の方が、ノンドープのシリコン膜よりも酸化レ
ートが速い。このため、第１シリコン膜３側面に形成さ
れた第２シリコン膜１０の酸化レートが、他の部分の第
２シリコン膜１０の酸化レートよりも速くなる。従っ
て、図１１に示すように、第１シリコン膜３の側面に形
成される熱酸化膜１１の膜厚が、シリサイド膜４の側面
に形成される熱酸化膜１１の膜厚よりも厚くなる。これ
により、ゲート配線間のスペースが、逆テーパー形状と
なる。また、この熱酸化処理工程において、ゲートエッ
ジが熱酸化膜１１により丸まり、ゲートバーズビークが
形成される（図１１参照）。
【００５８】次に、図１２に示すように、実施の形態１
で説明した方法（図８参照）と同様の方法によって、基
板１の全面に層間絶縁膜９を膜厚３００〜１０００ｎｍ
で形成する。最後に、図示しないが、７００〜１０００
℃の温度で、基板１のドライリフロー処理を行う。これ
により、基板１の酸化が防止される。
【００５９】上述の製造方法により製造された半導体装
置は、基板１と、基板１上に形成されたゲート酸化膜２
と、第１シリコン膜３とシリサイド膜４と絶縁膜５とを
含むゲート配線と、ゲート配線を覆うように基板１の全
面に形成された熱酸化膜１１と、熱酸化膜１１上に形成
された層間絶縁膜９と、を備えており、絶縁膜５の側面
と、第１シリコン膜３およびシリサイド膜４の側面と
が、同一面を形成している。すなわち、ゲート配線の側
面に熱酸化膜１１が形成され、この熱酸化膜１１は第１
シリコン膜３又はシリサイド膜４に食い込んでいない。
また、シリサイド膜４の側面を覆う熱酸化膜１１の膜厚
より、第１シリコン膜３の側面を覆う熱酸化膜１１の膜
厚が厚くなっている。また、シリサイド膜４は体積膨張
しておらず、下層にある第１シリコン膜３に食い込んで
いない。
【００６０】以上説明したように、本実施の形態２によ
る半導体装置の製造方法では、ゲート配線を形成した後
に、当該ゲート配線を覆う第２シリコン膜１０を、７０
０℃よりも高温で形成した。そして、熱酸化処理を行
い、この第２シリコン膜１０を熱酸化して熱酸化膜１１
を形成するとともに、ゲートエッジにゲートバーズビー
クを形成した。
【００６１】この実施の形態２によれば、実施の形態１
と同様の効果が得られる。また、本実施の形態２では、
７００℃よりも高温で、第２シリコン膜１０を形成して
いる。このため、第１シリコン膜３にドープされている
リンが、第２シリコン膜１０の成膜中に、第１シリコン
膜３側面の第２シリコン膜１０内に拡散する。不純物を
含むシリコン膜の熱酸化レートは速いため、第１シリコ
ン膜３の側面に形成された熱酸化膜１１の膜厚は、シリ
サイド膜４の側面に形成された熱酸化膜１１の膜厚より
も厚くなる。よって、ゲート配線間のスペースは、逆テ
ーパー形状となり、実施の形態１よりも層間絶縁膜９の
埋め込みを更に容易に行うことが可能となる。
【００６２】また、図１３に示すように、熱酸化処理に
より熱酸化膜１１を形成した後、この熱酸化膜１１をマ
スクとして不純物を基板１内に注入して、第１拡散層６
よりも不純物濃度が高い第２拡散層（ソース／ドレイン
領域）２２を形成してもよい。これにより、ＬＤＤ構造
のトランジスタが形成されるため、ホットキャリア特性
が向上する。また、ソース／ドレイン領域２２は、自己
整合的に形成されるため、ゲート配線側面に窒化膜等か
らなるサイドウォールの形成が不要である。従って、Ｌ
ＤＤ構造を形成するための工程数を減らすことができる
ため、半導体装置の製造コストを抑えることができる。
さらに、第１シリコン膜３の側面に形成された熱酸化膜
１１の膜厚が、実施の形態１で形成された熱酸化膜８
（図９参照）よりも厚いため、所望のＬＤＤ構造を得る
ための自由度が増えるという利点が得られる。すなわ
ち、熱酸化処理によって第１シリコン膜３側面に形成さ
れる熱酸化膜８の膜厚を制御することにより、第２拡散
層２２を所望の位置に形成することができる。また、当
該熱酸化膜８の膜厚は、第１シリコン膜３から拡散させ
る不純物濃度および熱酸化処理時間により制御可能であ
る。
【００６３】次に、本実施の形態２による半導体装置の
製造方法の変形例について説明する。図１４は、実施の
形態２による半導体装置の製造方法の変形例を説明する
ための断面図である。本変形例は、リン（Ｐ）を不純物
として含有する上記第１シリコン膜３の代わりに、ヒ素
（Ａｓ）を不純物として含有する第１シリコン膜３０を
用いる以外は、上述の実施の形態２による製造方法と同
一である。よって、実施の形態２と重複する説明につい
ては省略する。図１４に示すように、図１０に示す方法
と同様の方法により、ゲート配線を覆うように基板１の
全面に第２シリコン膜１０を形成する。ここで、第２シ
リコン膜１０の成膜プロセスは、７００℃よりも高い温
度で行われる。この時、上述したように、第１シリコン
膜３０内に含まれる不純物（ヒ素）が第２シリコン膜１
０内に拡散する。ここで、シリコン膜中のヒ素（Ａｓ）
の拡散速度は、リン（Ｐ）の拡散速度よりも速い。この
ため、第２シリコン膜１０中に移動する不純物の量が多
くなり、第２シリコン膜１０の熱酸化レートが更に速く
なる。従って、第１シリコン膜３０の側面に形成される
熱酸化膜の膜厚を、上記実施の形態２で形成される熱酸
化膜１１の膜厚よりも更に厚くすることができる。これ
により、ゲート配線間の層間絶縁膜の埋め込みが更に容
易になる。本変形例は、ゲート配線間への層間絶縁膜の
埋め込みが、構造又はプロセスの制約により難しい場合
に好適である。
【００６４】実施の形態３．図１５〜図１７は、本発明
の実施の形態３による半導体装置の製造方法を説明する
ための断面図である。本実施の形態３による半導体装置
の製造方法について説明する。図１５に示す工程を行う
前に、前述の実施の形態１において説明した図１から図
５に示す工程と同様の工程を行う。
【００６５】次いで、図１５に示すように、７００℃以
下の低温で、選択成長法により、ゲート配線を構成する
第１シリコン膜３およびシリサイド膜４の側面に、第２
シリコン膜１２を膜厚５〜２０ｎｍで成長させる。ここ
で、第２シリコン膜１２は、ノンドープのシリコン膜で
ある。
【００６６】次に、図１６に示すように、実施の形態１
で説明した方法（図７参照）と同様の方法によって、第
２シリコン膜１２を熱酸化処理して、熱酸化膜１３を形
成する。また、この熱酸化処理工程において、ゲートエ
ッジが熱酸化膜１３により丸まり、ゲートバーズビーク
が形成される。
【００６７】次に、図１７に示すように、実施の形態１
で説明した方法（図８参照）と同様の方法によって、基
板１の全面に層間絶縁膜９を膜厚３００〜１０００ｎｍ
で形成する。最後に、図示しないが、７００〜１０００
℃の温度で、基板１のドライリフロー処理を行う。これ
により、基板１の酸化が防止される。
【００６８】上述の製造方法により製造された半導体装
置は、基板１と、基板１上に形成されたゲート酸化膜２
と、第１シリコン膜３とシリサイド膜４と絶縁膜５とを
含むゲート配線と、第１シリコン膜３およびシリサイド
膜４の側面のみを覆う熱酸化膜１３と、ゲート配線を覆
うように基板１の全面に形成された層間絶縁膜９と、を
備えており、絶縁膜５の側面と、第１シリコン膜３およ
びシリサイド膜４の側面とが、同一面を形成している。
すなわち、ゲート配線を構成する第１シリコン膜３およ
びシリサイド膜４の側面に熱酸化膜１３が形成され、絶
縁膜５の側面に熱酸化膜は形成されていない。そして、
この熱酸化膜１３は第１シリコン膜３およびシリサイド
膜４に食い込んでいない。また、熱酸化膜１３は、ゲー
ト配線の側面に均一な膜厚で形成されている。また、シ
リサイド膜４は体積膨張しておらず、下層にある第１シ
リコン膜３に食い込んでいない。
【００６９】以上説明したように、本実施の形態３によ
る半導体装置の製造方法では、ゲート配線を形成した後
に、当該ゲート配線の第１シリコン膜３およびシリサイ
ド膜４を覆う第２シリコン膜１２を形成した。そして、
熱酸化処理を行い、この第２シリコン膜１２を熱酸化し
て熱酸化膜１３を形成するとともに、ゲートエッジにゲ
ートバーズビークを形成した。
【００７０】この実施の形態３によれば、第２シリコン
膜１２のみを熱酸化処理により熱酸化膜１３とするた
め、ゲート配線を構成するシリサイド膜４や第１シリコ
ン膜３は酸化されない。すなわち、熱酸化膜１３が、絶
縁膜５の側面よりも内側に入り込んでいない。言い換え
れば、絶縁膜５の側面と、シリサイド膜４および第１シ
リコン膜３の側面とが同一面となる。従って、ゲート配
線幅が細くならず、配線抵抗の上昇を防止することがで
きる。さらに、熱酸化処理中にシリサイド膜４が酸化さ
れないため、シリサイド膜４中のシリコン成分が不足す
ることがない。従って、シリサイド膜４の体積膨張を防
止することができ、従来のようにゲート酸化膜２に対し
てストレスをかけることはない。これにより、半導体装
置の信頼性を向上させることができる。
【００７１】また、実施の形態３では、絶縁膜５の側面
に熱酸化膜１３が形成されないため、層間絶縁膜９を埋
め込む際に間口を広くとることができる。従って、実施
の形態１および２よりも、層間絶縁膜９の埋め込みが更
に容易となる。
【００７２】実施の形態４．図１８〜図２０は、本発明
の実施の形態４による半導体装置の製造方法を説明する
ための断面図である。以下、本実施の形態４による半導
体装置の製造方法について説明する。図１８に示す工程
を行う前に、前述の実施の形態１において説明した図１
から図５に示す工程と同様の工程を行う。
【００７３】次いで、図１８に示すように、７００℃よ
りも高い温度で、選択成長法により、ゲート配線を構成
する第１シリコン膜３およびシリサイド膜４の側面に、
第２シリコン膜１４を膜厚５〜２０ｎｍで成長させる。
本実施の形態４では、実施の形態３とは異なり、７００
℃を超える高温で、第２シリコン膜１４を成長させてい
る。このように、高温条件で成長させる場合、その成長
中に、第１シリコン膜３内のリンが拡散して、第１シリ
コン膜３の側面から第２シリコン膜１４内に移動する
（図１８の矢印に示す）。すなわち、第１シリコン膜３
の側面から成長した第２シリコン膜１４は、不純物（リ
ン）を高濃度で含有する。
【００７４】次に、図１９に示すように、実施の形態１
で説明した方法（図７参照）と同様の方法によって、第
２シリコン膜１４を熱酸化処理して、熱酸化膜１５を形
成する。ここで、一般に、リン等の不純物を含有するシ
リコン膜の方が、ノンドープのシリコン膜よりも酸化レ
ートが速い。このため、第１シリコン膜３側面に形成さ
れた第２シリコン膜１４の酸化レートが、他よりも高
い。従って、図１９に示すように、第１シリコン膜３の
側面に形成される熱酸化膜１５の膜厚が、シリサイド膜
４の側面に形成される熱酸化膜１１の膜厚よりも厚くな
る。また、この熱酸化処理工程において、ゲートエッジ
が熱酸化膜１５により丸まり、ゲートバーズビークが形
成される（図１９参照）。
【００７５】次に、図２０に示すように、実施の形態１
で説明した方法（図８参照）と同様の方法によって、基
板１の全面に層間絶縁膜９を膜厚３００〜１０００ｎｍ
で形成する。最後に、図示しないが、７００〜１０００
℃の温度で、基板１のドライリフロー処理を行う。これ
により、基板１の酸化が防止される。
【００７６】上述の製造方法により製造された半導体装
置は、基板１と、基板１上に形成されたゲート酸化膜２
と、第１シリコン膜３とシリサイド膜４と絶縁膜５とを
含むゲート配線と、第１シリコン膜３およびシリサイド
膜４の側面のみを覆う熱酸化膜１５と、ゲート配線を覆
うように基板１の全面に形成された層間絶縁膜９と、を
備えており、絶縁膜５の側面と、第１シリコン膜３およ
びシリサイド膜４の側面とが、同一面を形成している。
すなわち、ゲート配線を構成する第１シリコン膜３およ
びシリサイド膜４の側面に熱酸化膜１５が形成され、こ
の熱酸化膜１５は第１シリコン膜３およびシリサイド膜
４に食い込んでいない。また、シリサイド膜４の側面を
覆う熱酸化膜１５の膜厚より、第１シリコン膜３の側面
を覆う熱酸化膜１５の膜厚が厚い。また、シリサイド膜
４は体積膨張しておらず、下層にある第１シリコン膜３
に食い込んでいない。
【００７７】以上説明したように、本実施の形態４によ
る半導体装置の製造方法では、ゲート配線を形成した後
に、当該ゲート配線の第１シリコン膜３およびシリサイ
ド膜４を覆う第２シリコン膜１４を高温で形成した。そ
して、この第２シリコン膜１４を熱酸化処理することに
より熱酸化膜１５を形成するとともに、ゲートエッジに
ゲートバーズビークを形成した。
【００７８】この実施の形態４によれば、実施の形態３
と同様の効果が得られる。また、本実施の形態４では、
７００℃よりも高温で、第２シリコン膜１４を形成して
いる。このため、第１シリコン膜３にドープされている
リンが、第２シリコン膜１４の成長中に、第１シリコン
膜３の側面から第２シリコン膜１４内に拡散する。不純
物を含むシリコン膜の熱酸化レートは速いため、第１シ
リコン膜３の側面に形成された熱酸化膜１５の膜厚は、
シリサイド膜４の側面に形成された熱酸化膜１５の膜厚
よりも厚くなる。よって、ゲート配線間のスペースは、
逆テーパー形状となり、実施の形態３よりも層間絶縁膜
９の埋め込みを更に容易に行うことが可能となる。
【００７９】次に、本実施の形態４による半導体装置の
製造方法の変形例について説明する。図２１は、実施の
形態４による半導体装置の製造方法の変形例を説明する
ための断面図である。本変形例は、リン（Ｐ）を不純物
として含有する上記第１シリコン膜３の代わりに、ヒ素
（Ａｓ）を不純物として含有する第１シリコン膜３０を
用いる以外は、上述の実施の形態４による製造方法と同
一である。よって、実施の形態４と重複する説明につい
ては省略する。図２１に示すように、図１８に示す方法
と同様の方法により、ゲート配線を構成する第１シリコ
ン膜３０およびシリサイド膜４の側面から第２シリコン
膜１６を成長させる。ここで、第２シリコン膜１６の選
択成長は、７００℃よりも高い温度で行われる。この
時、上述したように、第１シリコン膜３０内に含まれる
不純物（ヒ素）が、第２シリコン膜１６内に拡散する。
ここで、シリコン膜中のヒ素（Ａｓ）の拡散速度は、リ
ン（Ｐ）の拡散速度よりも速い。このため、第２シリコ
ン膜１６中に移動する不純物の量が多くなり、第２シリ
コン膜１６の熱酸化レートが更に速くなる。従って、第
１シリコン膜３０の側面に形成される熱酸化膜の膜厚
を、上記実施の形態４で形成される熱酸化膜１５の膜厚
よりも更に厚くすることができる。これにより、ゲート
配線間の層間絶縁膜の埋め込みが更に容易になる。本変
形例は、ゲート配線間への層間絶縁膜の埋め込みが、構
造又はプロセスの制約により難しい場合に好適である。
また、本変形例は、後述する実施の形態６に対しても適
用できる。
【００８０】実施の形態５．図２２および図２３は、本
発明の実施の形態５による半導体装置の製造方法を説明
するための断面図である。以下、本実施の形態５による
半導体装置の製造方法について説明する。図２２に示す
工程を行う前に、前述の実施の形態１において説明した
図１から図５に示す工程と同様の工程を行う。さらに、
実施の形態３において説明した図１５に示す工程を行
う。すなわち、７００℃以下の低温で、選択成長法によ
り、ゲート配線を構成する第１シリコン膜３およびシリ
サイド膜４の側面に、第２シリコン膜１２を膜厚５〜２
０ｎｍで成長させる。
【００８１】次に、図２２に示すように、実施の形態１
で説明した方法（図７参照）と同様の方法によって、第
２シリコン膜１２を熱酸化処理する。この時、第２シリ
コン膜１２の表面を熱酸化して熱酸化膜の層１３ａを形
成し、当該熱酸化膜の層１３ａとゲート配線との間に第
２シリコン膜の層１２ａを残す。言い換えれば、ゲート
配線を構成するシリサイド膜４および第１シリコン膜３
の側面に、当該側面を覆う第２シリコン膜の層１２ａ
と、この第２シリコン膜の層１２ａを覆う熱酸化膜の層
１３ａの２層膜（積層膜）が形成される。また、この熱
酸化処理によって、第２シリコン膜１２の１／３（３分
の１）から２／３（３分の２）が熱酸化され、熱酸化膜
の層１３ａとなる。
【００８２】次に、図２３に示すように、実施の形態１
で説明した方法（図８参照）と同様の方法によって、基
板１の全面に層間絶縁膜９を膜厚３００〜１０００ｎｍ
で形成する。最後に、図示しないが、７００〜１０００
℃の温度で、基板１のドライリフロー処理を行う。これ
により、基板１の酸化が防止される。
【００８３】上述の製造方法により製造された半導体装
置は、基板１と、基板１上に形成されたゲート酸化膜２
と、第１シリコン膜３とシリサイド膜４と絶縁膜５とを
含むゲート配線と、第１シリコン膜３およびシリサイド
膜４の側面のみを覆う第２シリコン膜の層１２ａと、こ
の第２シリコン膜１２ａを覆う熱酸化膜の層１３ａと、
ゲート配線を覆うように基板１の全面に形成された層間
絶縁膜９と、を備えており、絶縁膜５の側面と、第１シ
リコン膜３およびシリサイド膜４の側面とが、同一面を
形成している。すなわち、ゲート配線を構成する第１シ
リコン膜３およびシリサイド膜４の側面に、第２シリコ
ン膜の層１２ａと熱酸化膜の層１３ａからなる２層膜が
形成される。よって、熱酸化膜の層１３ａは第１シリコ
ン膜３およびシリサイド膜４に食い込んでいない。ま
た、熱酸化膜の層１３ａは、ゲート配線の側面に均一な
膜厚で形成されている。また、シリサイド膜４は体積膨
張しておらず、下層にある第１シリコン膜３に食い込ん
でいない。
【００８４】以上説明したように、本実施の形態５によ
る半導体装置の製造方法では、ゲート配線を形成した後
に、当該ゲート配線の第１シリコン膜３およびシリサイ
ド膜４を覆う第２シリコン膜１２を形成した。そして、
この第２シリコン膜１２を所定の膜厚分だけ熱酸化処理
することにより熱酸化膜の層１３ａを形成するととも
に、ゲートエッジにゲートバーズビークを形成した。こ
の実施の形態５によれば、第２シリコン膜１２の表面を
熱酸化処理により熱酸化膜の層１３ａとするため、ゲー
ト配線を構成するシリサイド膜４や第１シリコン膜３は
酸化されない。これにより、実施の形態３と同様の効果
が得られる。
【００８５】また、ゲート配線側面と、熱酸化膜の層１
３ａとの間に、第２シリコン膜の層１２ａが介在するこ
とによって、実施の形態３よりも更に配線抵抗を低減す
ることができ、トランジスタの特性を向上させることが
できる。
【００８６】実施の形態６．図２４および図２５は、本
発明の実施の形態６による半導体装置の製造方法を説明
するための断面図である。以下、本実施の形態６による
半導体装置の製造方法について説明する。図２４に示す
工程を行う前に、前述の実施の形態において説明した図
１から図５に示す工程と同様の工程を行う。さらに、実
施の形態４において説明した図１８に示す工程を行う。
すなわち、７００℃よりも高い温度で、選択成長法によ
り、ゲート配線を構成する第１シリコン膜３およびシリ
サイド膜４の側面に、第２シリコン膜１４を膜厚５〜２
０ｎｍで成長させる。ここで、実施の形態４で説明した
ように、第１シリコン膜３の側面から成長した部分の第
２シリコン膜１４には、第１シリコン膜３中のリンが拡
散しており、他の部分の第２シリコン膜１４よりも高濃
度の不純物（リン）を含有している。
【００８７】次に、図２４に示すように、実施の形態５
で説明した方法（図２２参照）と同様に、第２シリコン
膜１４の表面を酸化して熱酸化膜の層１５ａを形成し、
当該熱酸化膜の層１５ａとゲート配線との間に第２シリ
コン膜の層１４ａを残す。言い換えれば、ゲート配線を
構成するシリサイド膜４および第１シリコン膜３の側面
に、当該側面を覆う第２シリコン膜の層１４ａと、この
第２シリコン膜の層１４ａを覆う熱酸化膜の層１５ａと
の２層膜（積層膜）が形成される。また、この熱酸化処
理によって、第２シリコン膜１４の１／３（３分の１）
から２／３（３分の２）が熱酸化され、熱酸化膜の層１
５ａとなる。また、本実施の形態５では、第２シリコン
膜１４を７００℃よりも高い温度で成長させている。こ
のため、上述のように、第１シリコン膜３の側面から成
長した部分の第２シリコン膜１４は、高濃度の不純物
（リン）を含んでおり、酸化レートが速い。従って、第
１シリコン膜３の側面に形成される熱酸化膜の層１５ａ
の膜厚が、シリサイド膜４の側面に形成される熱酸化膜
の層１５ａの膜厚よりも厚くなる。
【００８８】次に、図２５に示すように、実施の形態１
で説明した方法（図８参照）と同様の方法によって、基
板１の全面に層間絶縁膜９を膜厚３００〜１０００ｎｍ
で形成する。最後に、図示しないが、７００〜１０００
℃の温度で、基板１のドライリフロー処理を行う。これ
により、基板１の酸化が防止される。
【００８９】上述の製造方法により製造された半導体装
置は、基板１と、基板１上に形成されたゲート酸化膜２
と、第１シリコン膜３とシリサイド膜４と絶縁膜５とを
含むゲート配線と、第１シリコン膜３およびシリサイド
膜４の側面のみを覆う第２シリコン膜の層１４ａと、こ
の第２シリコン膜１４ａを覆う熱酸化膜の層１５ａと、
ゲート配線を覆うように基板１の全面に形成された層間
絶縁膜９と、を備えており、絶縁膜５の側面と、第１シ
リコン膜３およびシリサイド膜４の側面とが、同一面を
形成している。すなわち、ゲート配線を構成する第１シ
リコン膜３およびシリサイド膜４の側面に、第２シリコ
ン膜の層１４ａと熱酸化膜の層１５ａからなる２層膜が
形成される。よって、熱酸化膜の層１５ａは第１シリコ
ン膜３およびシリサイド膜４に食い込んでいない。ま
た、シリサイド膜４は体積膨張しておらず、下層にある
第１シリコン膜３に食い込んでいない。また、実施の形
態５とは異なり、シリサイド膜４の側面を覆う熱酸化膜
の層１５ａの膜厚より、第１シリコン膜３の側面を覆う
熱酸化膜１５ａの膜厚が厚くなっている。
【００９０】以上説明したように、本実施の形態６によ
る半導体装置の製造方法では、ゲート配線を形成した後
に、当該ゲート配線の第１シリコン膜３およびシリサイ
ド膜４を覆う第２シリコン膜１４を形成した。そして、
この第２シリコン膜１４を所定の膜厚分だけ熱酸化処理
することにより熱酸化膜の層１５ａを形成するととも
に、ゲートエッジにゲートバーズビークを形成した。こ
の実施の形態６によれば、実施の形態５と同様の効果が
得られる。また、本実施の形態６では、第２シリコン膜
１４を７００℃よりも高い温度で形成している。このた
め、第１シリコン膜３にドープされているリンが、第２
シリコン膜１４の成長中に、第１シリコン膜３の側面か
ら第２シリコン膜１４内に拡散する。一般に不純物を含
むシリコン膜の熱酸化レートは速いため、第１シリコン
膜３の側面に形成された熱酸化膜１５の膜厚は、シリサ
イド膜４の側面に形成された熱酸化膜１５の膜厚よりも
厚くなる。よって、ゲート配線間のスペースは、逆テー
パー形状となり、実施の形態３よりも層間絶縁膜９の埋
め込みを容易に行うことが可能となる。
【００９１】
【発明の効果】本発明によれば、ゲート配線の配線抵抗
を増大させることなく、ゲートバーズビークを形成する
ことができる。また、ゲート配線間において層間絶縁膜
の埋め込みを容易に行うことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その１）。
【図２】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その２）。
【図３】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その３）。
【図４】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その４）。
【図５】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その５）。
【図６】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その６）。
【図７】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その７）。
【図８】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その８）。
【図９】 本発明の実施の形態１による半導体装置の製
造方法において、第２拡散層をさらに形成する場合を示
す断面図である。
【図１０】 本発明の実施の形態２による半導体装置の
製造方法を説明するための断面図である（その１）。
【図１１】 本発明の実施の形態２による半導体装置の
製造方法を説明するための断面図である（その２）。
【図１２】 本発明の実施の形態２による半導体装置の
製造方法を説明するための断面図である（その３）。
【図１３】 本発明の実施の形態２による半導体装置の
製造方法において、第２拡散層をさらに形成する場合を
示す断面図である。
【図１４】 本発明の実施の形態２による半導体装置の
製造方法の変形例を説明するための断面図である。
【図１５】 本発明の実施の形態３による半導体装置の
製造方法を説明するための断面図である（その１）。
【図１６】 本発明の実施の形態３による半導体装置の
製造方法を説明するための断面図である（その２）。
【図１７】 本発明の実施の形態３による半導体装置の
製造方法を説明するための断面図である（その３）。
【図１８】 本発明の実施の形態４による半導体装置の
製造方法を説明するための断面図である（その１）。
【図１９】 本発明の実施の形態４による半導体装置の
製造方法を説明するための断面図である（その２）。
【図２０】 本発明の実施の形態４による半導体装置の
製造方法を説明するための断面図である（その３）。
【図２１】 本発明の実施の形態４による半導体装置の
製造方法の変形例を説明するための断面図である。
【図２２】 本発明の実施の形態５による半導体装置の
製造方法を説明するための断面図である（その１）。
【図２３】 本発明の実施の形態５による半導体装置の
製造方法を説明するための断面図である（その２）。
【図２４】 本発明の実施の形態６による半導体装置の
製造方法を説明するための断面図である（その１）。
【図２５】 本発明の実施の形態６による半導体装置の
製造方法を説明するための断面図である（その２）。
【図２６】 従来の半導体装置の製造方法を説明するた
めの断面図である（その１）。
【図２７】 従来の半導体装置の製造方法を説明するた
めの断面図である（その２）。
【図２８】 従来の半導体装置の製造方法を説明するた
めの断面図である（その３）。
【図２９】 従来の半導体装置の製造方法を説明するた
めの断面図である（その４）。
【図３０】 従来の半導体装置の製造方法を説明するた
めの断面図である（その５）。
【図３１】 従来の半導体装置の製造方法を説明するた
めの断面図である（その６）。
【図３２】 従来の半導体装置の製造方法によって製造
された半導体装置を説明するための断面図である。
【図３３】 従来の製造方法で製造された半導体装置に
おいて、層間絶縁膜の埋め込み不良が発生した場合を示
す断面図である。
【符号の説明】 １ 基板（半導体基板、絶縁基板）、 ２ ゲート酸化
膜（シリコン酸化膜）、 ３ 第１シリコン膜、 ４
シリサイド膜、 ５ 絶縁膜、 ６ 第１拡散層（ソー
ス／ドレイン領域）、 ７ 第２シリコン膜、 ８ 熱
酸化膜、 ９層間絶縁膜、 １０ 第２シリコン膜、
１１ 熱酸化膜、 １２ 第２シリコン膜、 １２ａ
第２シリコン膜の層、 １３ 熱酸化膜、 １３ａ 熱
酸化膜の層、 １４ 第２シリコン膜、 １４ａ 第２
シリコン膜の層、 １５ 熱酸化膜、 １５ａ 熱酸化
膜の層、 １６ 第２シリコン膜、 ２１ 第２拡散層
（ソース／ドレイン領域）、 ２２ 第２拡散層（ソー
ス／ドレイン領域）、３０ 第１シリコン膜。
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Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 基板上にゲート酸化膜を形成する工程
    と、 前記ゲート酸化膜上に第１シリコン膜および絶縁膜を含
    むゲート配線を形成する工程と、 前記ゲート配線をマスクとして前記基板内に不純物を注
    入して、第１拡散層を形成する工程と、 前記第１拡散層を形成した後、前記ゲート配線を覆うよ
    うに前記基板の全面に第２シリコン膜を形成する工程
    と、 前記第２シリコン膜を熱酸化して熱酸化膜を形成する工
    程と、 前記熱酸化膜上に層間絶縁膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の製造方法において、 前記ゲート配線は、前記第１シリコン膜と前記絶縁膜の
    間にシリサイド膜を含むことを特徴とする半導体装置の
    製造方法。
  3. 【請求項３】 請求項１又は２に記載の製造方法におい
    て、 前記第１シリコン膜は、ドープトシリコン膜であり、 前記第２シリコン膜は、７００℃よりも高い温度で形成
    されることを特徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項１から３の何れかに記載の製造方
    法において、 前記第２シリコン膜は、ドープトシリコン膜であること
    を特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項１から４の何れかに記載の製造方
    法において、 前記熱酸化膜を形成した後、前記層間絶縁膜の形成に先
    立って、前記熱酸化膜をマスクとして前記基板内に不純
    物を注入して、前記第１拡散層よりも不純物濃度が高い
    第２拡散層を形成する工程を更に含むことを特徴とする
    半導体装置の製造方法。
  6. 【請求項６】 基板上にゲート酸化膜を形成する工程
    と、 前記ゲート酸化膜上に第１シリコン膜および絶縁膜を含
    むゲート配線を形成する工程と、 前記ゲート配線をマスクとして前記基板内に不純物を注
    入して、第１拡散層を形成する工程と、 前記第１拡散層を形成した後、前記第１シリコン膜の側
    面を覆う第２シリコン膜を形成する工程と、 前記第２シリコン膜を熱酸化して熱酸化膜を形成する工
    程と、 前記熱酸化膜を形成した後、前記ゲート電極を覆うよう
    に前記基板全面に層間絶縁膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
  7. 【請求項７】 請求項６に記載の製造方法において、 前記ゲート配線は、前記第１シリコン膜と前記絶縁膜と
    の間に、シリサイド膜を含み、 前記第２シリコン膜は、前記第１シリコン膜の側面およ
    び前記シリサイドの側面を覆うことを特徴とする半導体
    装置の製造方法。
  8. 【請求項８】 請求項６又は７に記載の製造方法におい
    て、 前記第１シリコン膜は、ドープトシリコン膜であり、 前記第２シリコン膜は、７００℃よりも高い温度で形成
    されることを特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項６から８の何れかに記載の製造方
    法において、 前記第２シリコン膜は、ドープトシリコン膜であること
    を特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項６から９の何れかに記載の製造
    方法において、 前記熱酸化膜を形成した後、前記層間絶縁膜の形成に先
    立って、前記熱酸化膜をマスクとして前記基板内に不純
    物を注入して、前記第１拡散層よりも不純物濃度が高い
    第２拡散層を形成する工程を更に含むことを特徴とする
    半導体装置の製造方法。
  11. 【請求項１１】 請求項６から１０の何れかに記載の製
    造方法において、 前記熱酸化膜を形成する工程で、前記第２シリコン膜の
    表面を熱酸化して熱酸化膜の層を形成し、当該熱酸化膜
    の層と前記ゲート配線との間に第２シリコン膜の層を残
    すことを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 請求項１１に記載の製造方法におい
    て、 前記第２シリコン膜の３分の１から３分の２を熱酸化し
    て、前記熱酸化膜の層を形成することを特徴とする半導
    体装置の製造方法。
  13. 【請求項１３】 請求項１から１２の何れかに記載の製
    造方法において、 前記第２シリコン膜を７００〜１２００℃の温度で熱酸
    化することを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 請求項１から１３の何れかに記載の半
    導体装置の製造方法を用いて製造されることを特徴とす
    る半導体装置。
  15. 【請求項１５】 基板と、 前記基板上に形成されたゲート酸化膜と、 前記ゲート酸化膜上に形成され、第１シリコン膜および
    絶縁膜を含む複数のゲート配線と、 前記ゲート配線間の前記基板内に形成された不純物拡散
    層と、 前記ゲート電極を覆う熱酸化膜と、 前記熱酸化膜上に形成された層間絶縁膜と、を備え、 前記絶縁膜の側面と、前記第１シリコン膜および前記シ
    リサイド膜の側面とが、同一面を形成することを特徴と
    する半導体装置。
  16. 【請求項１６】 請求項１５に記載の半導体装置におい
    て、 前記ゲート配線は、前記第１シリコン膜と前記絶縁膜の
    間にシリサイド膜を含むことを特徴とする半導体装置。
  17. 【請求項１７】 請求項１６に記載の半導体装置におい
    て、 前記熱酸化膜が、前記ゲート電極を構成する前記第１シ
    リコン膜および前記シリサイド膜の側面のみを覆うこと
    を特徴とする半導体装置。
  18. 【請求項１８】 請求項１５から１７の何れかに記載の
    半導体装置において、 前記ゲート配線の側面を覆う前記熱酸化膜の膜厚が均一
    であることを特徴とする半導体装置。
  19. 【請求項１９】 請求項１６又は１７に記載の半導体装
    置において、 前記シリサイド膜の側面を覆う前記熱酸化膜の膜厚よ
    り、前記第１シリコン膜の側面を覆う前記熱酸化膜の膜
    厚が厚いことを特徴とする半導体装置。
  20. 【請求項２０】 請求項１５から１９の何れかに記載の
    半導体装置において、 前記ゲート電極の側面と、前記熱酸化膜との間に第２シ
    リコン膜を含むことを特徴とする半導体装置。
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