KR20010063597A - 박막 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 제조 방법에 관한 것으로, 기존의 게이트 절연막으로 사용되는 산화막 대신에 산화막-질화막-산화막 구조의 절연막을 사용함으로써, 박막 트랜지스터의 브레이크 다운 전압을 증대시키고 누설 전류를 감소시켜 전반적인 소자의 특성을 향상시킬 수 있는 효과가 있다. 본 발명은 이를 위하여, 층간 절연층 위에 불순물이 도핑된 게이트 전극용 폴리 실리콘막을 형성하는 단계와, 상기 결과물 위에 순차적으로 제 1 산화막, 질화막, 제 2 산화막 구조의 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 불순물이 도핑되지 않은 채널용 폴리 실리콘막을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 박막 트랜지스터(thin film transistor : TFT) 제조 방법에 관한 것으로, 보다 상세하게는 기존의 게이트 절연막으로 사용되는 산화막(oxide) 대신에 산화막-질화막-산화막(oxide-nitride-oxide : ONO) 구조의 절연막을 사용하여 박막 트랜지스터의 브레이크 다운 전압을 증대시키고 누설 전류를 감소시켜 전반적인 소자의 특성을 향상시킨 박막 트랜지스터 제조 방법에 관한 것이다.
도 1은 종래기술에 따른 박막 트랜지스터 제조 방법을 나타낸 단면도이다.
도시한 바와 같이, 보텀(bottom) 게이트 전극 TFT 소자의 제조방법은 일반적으로 층간 절연층(1) 위에 게이트 전극용 폴리 실리콘막(2)을 형성하고, 상기 폴리 실리콘막(2) 위에 게이트 절연막용 산화막(3)을 형성하고, 상기 산화막(3) 위에 채널용 폴리 실리콘막(4)을 형성하여 제조한다.
상기 게이트 전극용 폴리 실리콘막(2)은 인시튜(in-situ) n이 도핑된 비정질 실리콘을 정착 시키거나 620℃ 근처의 온도에서 폴리실리콘을 증착한 후 POCI3 가스의 확산 주입이나 n 타입 도펀트(dopant)의 주입 방법을 이용하여 불순물을 도핑하여 제조하고, 마스킹(masking) 및 에칭(etching) 공정을 실시하여 TFT 소자로 이용되어야할 지역만큼 한정(define)을 한다.
이 결과물 위에 게이트 절연막용으로 화학기상증착(CVD) 산화막(3)을 증착한 후 도핑하지 않은 폴리 실리콘막(4)을 이용하여 채널 영역을 형성한다.
그러나, 이와 같이 구성된 종래의 박막 트랜지스터 제조 방법에 있어서는, 누설 전류의 생성을 방지하는데는 한계가 있어 상기 유전체의 브레이크 다운 전압이 낮아지고 온(on)/오프(off) 전류비 또한 저하되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 기존의 게이트 절연막으로 사용되는 산화막 대신에 ONO(oxide-nitride-oxide) 구조의 절연막을 사용하여 박막 트랜지스터의 브레이크 다운 전압을 증대시키고 누설 전류를 감소시켜 전반적인 소자의 특성을 향상시킨 박막 트랜지스터 제조 방법을 제공하는데 있다.
도 1은 종래기술에 따른 박막 트랜지스터 제조 방법을 나타낸 단면도
도 2는 본 발명에 의한 박막 트랜지스터 제조 방법을 나타낸 단면도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 층간 절연층 2 : 게이트 전극용 폴리 실리콘막
3 : 게이트 절연막 4 : 채널용 폴리 실리콘막
5 : 제 1 산화막 6 : 질화막
7 : 제 2 산화막
상기 목적을 달성하기 위하여, 본 발명의 박막 트랜지스터 제조 방법은,
층간 절연층 위에 불순물이 도핑된 게이트 전극용 폴리 실리콘막을 형성하는 단계와,
상기 결과물 위에 순차적으로 제 1 산화막, 질화막, 제 2 산화막 구조의 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막 위에 불순물이 도핑되지 않은 채널용 폴리 실리콘막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 게이트 전극용 폴리 실리콘막을 형성할 때 실리콘 소스 가스는 실란(SiH4), 또는 Si2H6중 어느 하나를 사용한 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 제 1 산화막, 질화막 및 제2 산화막의 증착두께는 각각 5∼100Å로 하는 것을 특징으로 한다.
그리고, 상기 질화막은 SiH2Cl2와 암모늄(NH3)을 소스로 하는 것을 특징으로 한다.
그리고, 상기 제 2 산화막은 Si(OC2H5)4를 소스로 하는 화학기상증착(CVD) 산화막인 TEOS를 사용하는 것을 특징으로 한다.
그리고, 상기 게이트 절연막 형성시 DCS 및 산화질소(N2O) 가스를 사용하는 것을 특징으로 한다.
그리고, 상기 게이트 절연막 형성시 공정 압력은 400mT 이하로 하는 것을 특징으로 한다.
또한, 상기 게이트 절연막 형성시 증착온도는 450∼900℃로 하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2은 본 발명에 의한 박막 트랜지스터 제조 방법을 나타낸 단면도로서, 게이트 전극용 폴리 실리콘막(2)이 형성된 층간 절연층(1) 위에 게이트 절연막으로 순차적으로 형성된 제 1 산화막(5)과 질화막(6) 및 제 2 산화막(7)과, 상기 제 2 산화막(7) 위에 형성된 채널용 폴리 실리콘막(4)이 형성되어 있다.
도시한 바와 같이, 층간 절연층(1) 위에 형성된 게이트 전극용 폴리 실리콘막(2)은 고농도 불순물(n+)이 도핑된 폴리 실리콘 박막이다. 여기서 사용한 실리콘(Si) 소스 가스는 실란(SiH4) 또는 Si2H6로 하고, 450∼800℃의 온도에서 0.1∼1 토르(torr)의 증착 조건하에서 10∼1000Å의 두께로 증착한다. 이때 도펀트의 농도는 5×1019atoms/cm3이상이 되도록 한다(폴리 3).
다음에는 생성된 폴리 실리콘 박막(2)을 패터닝한 후 50:1로 혼합된 불화수소(HF)와 과산화수소(H2O2)를 함유하는 수산화암모늄(NH4OH) 용액으로 식각하여 산화층(5)을 게이트 전극위에 5∼30Å 생성시킨 후, 질화막(6)을 SiH2Cl2와 암모늄(NH3)을 소스로 하여 600∼900℃ 온도에서 30∼400Å 증착한다.
그 후, Si(OC2H5)4를 소스로 하는 화학기상증착(CVD) 산화막(7)을 600∼900℃ 온도에서 30∼40Å으로 증착을 한후 도핑되지 않은 폴리 실리콘막(4)을 증착한다(폴리 4).
따라서, 박막 트랜지스터의 구조에 있어서, 게이트 절연막을 산화막-질화막-산화막(ONO) 구조로 형성함으로써, 브레이크 다운 전압을 증대시키고 누설전류를 감소시켜 소자의 전반적인 특성을 향상시킬 수 있으며, 도한 소프트(soft) 에러의 감소와 데이타 보전 특성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명의 박막 트랜지스터 제조 방법에 의하면, 층간 절연층 위에 불순물이 도핑된 게이트 전극용 폴리 실리콘막을 형성하는 단계와, 상기 결과물 위에 순차적으로 제 1 산화막, 질화막, 제 2 산화막 구조의 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 위에 불순물이 도핑되지 않은 채널용 폴리 실리콘막을 형성하는 단계를 포함하여 이루어진다. 따라서, 유전체의 브레이크 다운 전압이 증가하므로 데이터 프로그램에 사용되는 전압의 선택범위가 넓어지게 되고 상기 유전체를 통한 누설 전하량이 줄어듦으로해서 계속적으로 데이터를 읽어도 데이터 보전 특성을 향상시킬 수 있다. 또한, 박막 트랜지스터 에스램(SRAM) 디바이스 구동시 온(on)/오프(off) 전류비가 향상되어 박막 트랜지스터(TFT) 디바이스의 특성을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 층간 절연층 위에 불순물이 도핑된 게이트 전극용 폴리 실리콘막을 형성하는 단계와,상기 결과물 위에 순차적으로 제 1 산화막, 질화막, 제 2 산화막 구조의 게이트 절연막을 형성하는 단계와,상기 게이트 절연막 위에 불순물이 도핑되지 않은 채널용 폴리 실리콘막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 1 산화막, 질화막 및 제2 산화막의 증착두께는 각각 5∼100Å로 하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 질화막은 SiH2Cl2와 암모늄(NH3)을 소스로 하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제 2 산화막은 Si(OC2H5)4를 소스로 하는 화학기상증착(CVD) 산화막인 TEOS를 사용하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트 절연막 형성시 DCS 및 산화질소(N2O) 가스를 사용하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트 절연막 형성시 공정 압력은 400mT 이하로 하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 게이트 절연막 형성시 증착온도는 450∼900℃로 하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
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Cited By (1)
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| KR100466964B1 (ko) * | 2001-12-27 | 2005-01-24 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막 제조방법 |
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1999
- 1999-12-23 KR KR1019990060772A patent/KR20010063597A/ko not_active Application Discontinuation
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| KR100466964B1 (ko) * | 2001-12-27 | 2005-01-24 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |