KR20000045885A - 텅스텐 폴리사이드 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 텅스텐 폴리사이드 게이트전극 형성방법에 관한 것으로, 스페이서 산화막증착시 SiH4+ NH3를 이용한 CVD 공정에 의해 텅스텐 폴리사이드 게이트전극의 측벽을 전도성 SiNx층으로 보호 처리하여 WSix층 사이드 월쪽 W-Si-O 화합물형성을 억제함으로써 WSix층 블로우 업현상을 억제하고 스페이서 산화막와 폴리사이드 도전배선의 열팽창계수의 중간값을 갖는 WSix층의 열응력완화 기능을 통하여 폴리사이드 게이트 측벽과 스페이서 산화막 간의 계면박리현상을 억제하여 반도체소자의 수율을 향상시키는 기술이다.
Description
본 발명은 텅스텐 폴리사이드 게이트전극 형성방법에 관한 것으로, 특히 반도체소자의 고속화 및 고집적화에 따라 게이트전극을 폴리사이드 형태로 형성하는 경우에 있어서, 후속열공정시 상기 폴리사이드 측벽이 변형되는 현상을 억제하는 방법에 관한 것이다.
텅스텐 폴리사이드구조의 게이트는 소자의 고집적화에따른 신호처리개선의 측면에서 기존의 폴리실리콘을 대체하여 사용되고있는 실정이다.
일반적으로 텅스텐 실리사이드(WSix)층내 Si의 화확론적 당량비 x는 옥시데이션 특성개선 및 하부 폴리실리콘층과의 접착강도 증가를 위하여 2이상(2≤x≤2.8)의 값이 요구된다.
이러한 텅스텐 실리사이드층내 과도Si는 게이트 패터닝후의 후속열공정 진행시 텅스텐 실리사이드층 사이드 월(wall) 쪽에 편석 후 잔존산소와 반응하여 W-Si-O 삼원계 화합물을 형성하게되므로 텅스텐 실리사이드층 사이드 월이 바깥쪽으로 변형된다.
특히 핫 케리어효과 (hot carrier effect) 의 감소와 소오스-드레인의 전기적 특성 개선을 위한 LDD(lightly doped drain) 구조의 게이트형성시 텅스텐 실리사이드층 사이드 월쪽에 이러한 W-Si-O 화합물이 형성되는 경우 스페이서 산화막의 단차가 비정상적으로 변형되어 LDD 구조내 이온주입농도 분포 및 콘택 홀 디멘션 (contact hole dimension) 의 정확도가 저하되는 문제점이 발생된다.
또한 소자의 집적도가 점차 증가됨에따른 얕은 접합 (shallow junction) 이 요구되어 RTP 공정이 점차적으로 양산공정으로 설정되고있는 추세이며, 이 경우 게이트 측벽과 스페이서 산화막 간에 계면안정성이 문제점으로 대두되고있는 추세이다.
즉, 급격한 열처리 공정하에서 폴리사이드 게이트와 스페이서 산화막 간의 열팽창계수 차이로 인하여 폴리사이드 게이트 측벽과 스페이서 산화막간에 계면이 박리되는 경우 RC (resistance capacitance) 타임 딜레이 (time delay) 특성이 박리계면의 무한대에 가까운 유전율로 인하여 급격히 증가하여 결과적으로 신호처리 속도가 대단히 저하된다. 이러한 두가지 문제점은 궁극적으로 소자의 수율향상에 악영향을 미치게되므로 이의 해결을 위한 새로운 공정이 시급히 요구된다.
도 1a 및 도 1b 는 종래기술의 제1실시예에 따른 텅스텐 폴리사이드 게이트전극 형성방법을 도시한 단면도로서, 게이트전극을 예로들어 도시한 것이다.
먼저, 반도체기판(10)에 게이트산화막(4), 도프드 다결정실리콘막(3) 및 텅스텐 실리사이드(2)의 적층구조를 형성하고 이를 게이트전극 마스크(도시안됨)를 이용하여 식각한 다음, 패터닝된 구조물인 게이트전극을 마스크로하여 저농도의 불순물을 이온주입한다.
그리고, 상기 게이트전극 측벽에 스페이서 산화막(1)을 형성한다. 그리고, 상기 반도체기판(10)에 고농도의 불순물을 이온주입하여 LDD 구조의 이온주입농도 프로파일을 형성한다.
그러나, 도 1b와 같이 후속 열공정시 상기 텅스텐 실리사이드(2)가 형성된 부분의 측벽, 다시말하면 스페이서 산화막(1)과 텅스텐 실리사이드(2)의 계면에서 상기 텅스텐 실리사이드(2)가 블로우 업 (blow up) 된 부분(5)이 형성되어 상기 스페이서 산화막(1)을 변형시킨다.
이로인하여, 상기 LDD 구조의 저농도 영역이 ΔＬ만큼 노출되는 현상이 유발된다.
도 2a 및 도 2b 는 종래기술의 제2실시예에 따른 텅스텐 폴리사이드 게이트전극 형성방법을 도시한 단면도로서, 상기 도 1a 및 도 1b 와 같이 형성된 게이트전극을 이용하여 후속 콘택공정을 실시하는 경우를 도시한다.
상기 도 2a 는, 상기 도 1a 의 공정후 전체표면상부에 층간절연막(8)을 형성한다. 여기서, "7" 은 후속공정으로 형성될 콘택홀을 점선으로 도시한 것이다.
상기 도 2b 는, 상기 도 2a 의 공정후 후속열처리공정으로 텅스텐 실시사이드(2) 측벽에 블로우 업된 부분(5)이 형성되어 스페이서 산화막(5)이 변형됨으로써 콘택홀로 예정된 부분을 침범하여 콘택홀이 변형된 경우를 도시한다.
상기한 바와같이 종래기술에 따른 텅스텐 폴리사이드 게이트전극 형성방법은, 후속열처리공정시 스페이서 산화막의 단차를 변형시켜 후속공정을 어렵게 하고 그에 따른 반도체소자의 수율을 저하시키는 문제점이 있다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여, 스페이서 산화막증착시 SiH4+ NH3를 이용한 CVD 공정에 의해 폴리사이드 도전배선 측벽을 전도성 SiNx층으로 보호처리하여 텅스텐 실리사이드층 사이드 월쪽 W-Si-O 화합물형성을 억제함으로써 텅스텐 실리사이드층 블로우 업 현상을 억제하고 스페이서 산화막와 폴리사이드 도전배선의 열팽창계수의 중간값을 갖는 텅스텐 실리사이드층의 열응력완화 기능을 통하여 폴리사이드 게이트 측벽/스페이서 산화막간의 계면박리현상을 억제하여 반도체소자의 수율을 향상시키는데 관련된 것이다.
도 1a 및 도 1b 는 종래기술의 제1실시예에 따른 텅스텐 폴리사이드 게이트전극 형성방법을 도시한 단면도.
도 2a 및 도 2b 는 종래기술의 제2실시예에 따른 텅스텐 폴리사이드 게이트전극 형성방법을 도시한 단면도.
도 3 은 본 발명에 따른 텅스텐 폴리사이드 게이트전극 형성방법으로 폴리사이드 도전배선 측벽에 보호막을 형성하는 공정의 온도변화를 도시한 그래프도.
〈도면의 주요주분에 대한 부호의 설명〉
1 : 스페이서 산화막 2 : 텅스텐 실리사이드
3 : 도프드 다결정실리콘막 4 : 게이트산화막
5 : 텅스텐 실리사이드의 변형된 부분
6 : LDD 구조의 이온주입농도 프로파일
7 : 콘택홀 8 : 층간절연막
상기 목적 달성을 위해 본 발명은 반도체기판 상부에 게이트산화막, 도프드 다결정실리콘막 및 텅스텐 실리사이드 적층구조로 형성된 폴리사이드구조를 패터닝하여 게이트전극을 형성하는 공정과, 상기 게이트전극 측벽을 SiH4+ NH3를 이용한 CVD 공정으로 표면 처리하여 실리사이드의 블로우 업 현상을 억제하며 폴리사이드와 후속공정으로 형성될 스페이서 산화막의 계면 박리현상을 억제하는 전도성 피복층을 형성하는 공정과, 상기 게이트전극 측벽에 스페이서 산화막을 형성하는 공정을 포함하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는 다음과 같다.
먼저, LDD구조 텅스텐 폴리사이드 게이트 제조시 텅스텐 폴리사이드 증착 후속공정으로서 마스크 옥시드 증착공정, 플라즈마 건식식각 (plasma dry etching) 에 의한 게이트 패터닝공정, 스페이서 산화막 증착공정이 수반된다.
이때, 780℃의 상기 마스크 옥시드 증착공정시 텅스텐 실리사이드층의 결정 구조는 육방격자에서 정방격자로 변화되며, 이러한 결정구조의 변화과정에서 원자충진형태가 크게 변화되므로 결정구조의 변화이외에 과도Si이 안정된 위치로 이동되는 조성적 변화가 수반된다.
또한 반응성 플라즈마에의한 게이트 패터닝 공정시 플라즈마구성 이온의 식각표면으로의 운동량 전달에 의해 결함이 다수 포함된 불안정한 텅스텐 실리사이드 사이드 월이 형성된다. 이러한 후속공정의 진행시 발생된 구조 및 조성적 변화가 내재된 텅스텐 실리사이드층 내에서 과도 Si는 스페이서 산화막 증착공정시 계면에너지를 낮추기 위해 구조적 결함이 존재하는 텅스텐 실리사이드층 사이드 월쪽으로 편석된 후 공정초기 잔존산소와의 반응하여 W-Si-O 화합물 형태로 결정화됨으로써 스페이서 산화막 증착시 블로우 업 현상에 의해 스페이서 산화막의 단차가 비 정상적으로 변화된다.
따라서, 본 발명은 텅스텐 실리사이드층 사이드 월쪽 W-Si-O 화합물생성 반응에 대한 주요 인자인 텅스텐 실리사이드층 사이드 월 쪽의 구조적 결함을 회복시키고, 폴리사이드 게이트의 측벽에 10 - 30 Å 정도의 전도성 SiNx 피복층을 형성하기 위하여 하기 도 3 과 같이 스페이서 산화막 증착전 SiH4+ NH3를 이용한 CVD공정을 적용하여 텅스텐 실리사이드층의 블로우 업 현상에 기인된 스페이서 산화막의 단차의 변화를 억제시키고, 스페이서 산화막와 폴리사이드 게이트의 열패창계수의 중간값을 갖는 SiNx층의 열응력 완화기능을 통하여 폴리사이드 게이트 측벽/스페이서 산화막간의 계면박리현상을 억제시키므로써 반도체소자의 수율을 향상시킨다.
이하, 첨부된 도면을 참고로 본 발명을 상세히 설명하기로 한다.
도 3 은 본 발명의 실시예에 따른 폴리사이드 도전배선 형성공정시 텅스텐 실리사이드의 블로우 업 현상을 억제하고 폴리사이드와 스페이서 산화막의 계면의 박리현상을 억제하기 위한 열공정을 도시한 그래프도이다.
도시되진 않았으나 본 발명에 따른 게이트전극 형성방법을 상세히 설명하고 본 발명에 의한 열처리공정을 상세히 설명하기로 한다.
먼저, 반도체기판에 게이트산화막, 도프드 다결정실리콘막 및 텅스텐 실리사이드의 적층구조를 형성하고 이를 게이트전극 마스크(도시안됨)를 이용하여 식각한 다음, 패터닝된 구조물인 게이트전극을 마스크로하여 저농도의 불순물을 이온주입한다.
이때, 상기 게이트산화막은 50 - 100 Å 두께로 형성하고 상기 도프드 다결정실리콘막은 500 - 1000 Å 두께로 형성하며, 상기 텅스텐 실리사이드는 500 - 1000 Å 두께로 형성한다.
그리고, 상기 도프드 다결정실리콘막은 500 - 700 ℃ 온도에서 CVD 방법으로 형성하되, 반응기체로 SiH4를 사용하고, 도펀트(dopant)로서 PH3가스를 사용하여 실시한다.
여기서, 상기 SiH4: PH3= 1.1 - 1.5 : 1.5 - 1.8 의 혼합비로 하여 사용한다.
그리고, 상기 텅스텐 실리사이드는 500 - 650 ℃ 의 온도에서 CVD 방법을 이용하여 형성하되, 반응기체로 DCS (dichlorosilane, SiH2Cl2) 와 WF6기체를 2-3 : 1-1.5 의 혼합비로 사용하여 형성한다.
그리고, 텅스텐 실리사이드(WSix) 의 화학론적 당량비는 2 - 2.8 로 하여 도프드 다결정실리콘막과의 접착강도 증가와 산화 특성을 향상시킨다.
그 다음에, 상기 게이트 전극을 600 - 900 ℃ 의 온도에서 열처리하여 상기 텅스텐 실리사이드를 육방격자 구조에서 정방격자 구조로 변화시킨다.
그리고, 상기 폴리사이드의 측벽에 전도성 피복층인 SiNx을 10 - 30 Å 두께로 형성하고 상기 폴리사이드 측벽에 스페이서 산화막을 형성한다.
이때, 상기 스페이서 산화막을 형성하는 공정은, 스페이서 산화막의 증착공정시 장입온도를 300 - 500 ℃ 로 하고, 스페이서 산화막의 증착직전 SiNx층을 폴리사이드 게이트의 측벽에 증착시키기 위하여 SiH4+ NH3를 이용한 CVD공정을 700 - 800 ℃ 의 온도에서 15 - 30 분 정도의 시간동안 실시하되, SiH4+ NH3를 이용한 CVD 공정의 기체 유속량을 SiH420 - 40 slm, NH340 - 60 slm 으로하여 500 - 1000 Å 의 두께만큼 형성한다.
여기서, 상기 SiH4+ NH3를 이용한 CVD 공정은 10 - 80 Å 정도의 사이드 월 식각손상을 제거하는 역할을 한다.
이로 인하여, 상기 스페이서 산화막은 사이드 월 변형을 억제하여 ±1 - 3 % 미만의 단면적 변화율을 확보함으로써 텅스텐 실리사이드층의 저항균일성을 향상시킬 수 있다.
상기 도 3 은, 스페이서 산화막을 형성하기 위하여 반응챔버 내부온도를 300 - 500 ℃ 로 하고 웨이퍼를 로딩한다. (A)
그리고, SiH4+ NH3CVD 공정을 실시하기 위하여 온도를 600 - 800 ℃ 로 상승시키고 SiH4+ NH3CVD 공정을 실시한다. (A', B)
그 다음, 스페이서 산화막을 증착하기 위해 온도를 700 - 900 ℃ 정도로 상승시키고 스페이서 산화막 증착공정을 실시한다. (B', C)
본 발명의 다른 실시예는 폴리사이드 구조의 비트라인을 형성공정에 적용하는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 텅스텐 폴리사이드 게이트전극 형성방법은, LDD구조의 텅스텐 폴리사이드 게이트의 제조시 스페이서 산화막 증착공정직전 SiH4+ NH3를 이용한 CVD 공정을 적용하므로써 다음과 같은 장점을 확보할 수 있다.
먼저, 텅스텐 실리사이드층내 W-Si-O 화합물의 사이드 월 쪽 석출 억제에 의해 사이드 월 변형이 배제되어 텅스텐 실리사이드층의 균일한 단면적이 확보되므로 텅스텐 실리사이드층의 저항 균일성을 증가시킬수 있다.
그리고, 스페이서 산화막의 단차변화가 배제되므로 LDD 구조 형성시 이온주입농도 분포의 정확도가 배가되어 트랜지스터 특성이 향상된다.
그리고, 스페이서 산화막의 증착 단차가 변화되지 않으므로 콘택홀 형성공정시 정확도를 배가시킬 수 있으며, 이로 인한 콘택 저항을 균일도를 향상시킬 수 있다.
그리고, 열응력과 진성 응력으로 구성되는 텅스텐 실리사이드층의 전체응력 중 열응력이 감소됨에 따라 전체응력이 저하되어 열적 및 물리적으로 안정된 텅스텐 실리사이드층을 확보할 수 있다.
그리고, 텅스텐 실리사이드층의 저향균일성 증가와 콘택홀 디멘젼 정확도 배가에 따른 콘택저항의 균일도 증가로 인하여 반도체소자의 수율을 증가시킬 수 있다.
그리고, 폴리사이드 게이트 측벽을 전도성 SiNx층으로 패시베이션 처리하여 스페이서 산화막와 폴리사이드 게이트의 열팽창계수의 중간값을 갖는 SiNx층의 열응력 완화 기능을 통하여 폴리사이드 게이트 측벽/스페이서 산화막간의 계면박리현상을 억제시키므로써 RC 시간 지연 감소에 따른 신호처리 속도를 증가시킬 수 있다.
Claims (13)
- 반도체기판 상부에 게이트산화막, 도프드 다결정실리콘막 및 텅스텐 실리사이드 적층구조로 형성된 폴리사이드 구조를 패터닝하여 게이트전극을 형성하는 공정과,상기 게이트전극 측벽을 SiH4+ NH3를 이용한 CVD 공정으로 표면 처리하여 전도성 피복층을 형성하는 공정과,상기 게이트전극 측벽에 스페이서 산화막을 형성하는 공정을 포함하는 텅스텐 폴리사이드 게이트전극 형성방법.
- 제 1 항에 있어서,상기 게이트산화막은 50 - 100 Å 두께로 형성하는 것을 특징으로하는 텅스텐 폴리사이드 게이트전극 형성방법.
- 제 1 항에 있어서,상기 텅스텐 실리사이드층은 Si의 화학론적 당량비 X 를 2 - 2.8 인 것을 특징으로하는 텅스텐 폴리사이드 게이트전극 형성방법.
- 제 1 항에 있어서,상기 텅스텐 실리사이드층은 후속 열공정을 600 - 900 ℃ 에서 실시하여 육방격자 구조를 정방격자 구조로 변화시키는 것을 특징으로하는 텅스텐 폴리사이드 게이트전극 형성방법.
- 제 1 항에 있어서,상기 도프드 다결정실리콘막은 500 - 1000 Å 두께로 형성하되, 500 - 700 ℃ 온도에서 CVD 방법으로 형성하고, 반응기체로 SiH4를 사용하며 도펀트로서 PH3가스를 사용하여 실시하는 것을 특징으로하는 텅스텐 폴리사이드 게이트전극 형성방법.
- 제 5 항에 있어서,상기 SiH4와 PH3는 1.1 - 1.5 : 1.5 - 1.8 의 혼합비로 하여 사용하는 것을 특징으로하는 텅스텐 폴리사이드 게이트전극 형성방법.
- 제 1 항에 있어서,상기 텅스텐 실리사이드는 500 - 1000 Å 두께로 형성하되, 500 - 650 ℃ 의 온도에서 CVD 방법을 이용하여 형성하고, 반응기체로 DCS 와 WF6기체를 2-3 : 1-1.5 의 혼합비로 사용하여 형성하는 것을 특징으로하는 텅스텐 폴리사이드 게이트전극 형성방법.
- 제 1 항에 있어서,상기 폴리사이드 구조의 게이트 전극을 600 - 900 ℃ 의 온도에서 열처리하는 것을 특징으로하는 텅스텐 폴리사이드 게이트전극 형성방법.
- 제 1 항에 있어서,상기 전도성 피복층은 10 - 30 Å 정도의 SiNx 계 박막인 것을 특징으로하는 텅스텐 폴리사이드 게이트전극 형성방법.
- 제 1 항에 있어서,상기 전도성 피복층은 기체 유속량을 각각 SiH420 - 40 slm, NH340 - 60 slm 으로 600 - 800 ℃ 온도에서 15 - 30 분 동안 실시하여 10 - 80 Å 두께로 형성되는 것을 특징으로하는 텅스텐 폴리사이드 게이트전극 형성방법.
- 제 1 항에 있어서,상기 스페이서 산화막의 증착공정시 장입온도는 300 - 500 ℃ 인 것을 특징으로하는 텅스텐 폴리사이드 게이트전극 형성방법.
- 제 1 항에 있어서,상기 스페이서 산화막의 증착은 700 - 900 ℃ 에서 DCS 또는 SiH4가스와 N2O 가스를 반응기체로 하여 500 - 1000 Å 두께로 형성하는 것을 특징으로하는 텅스텐 폴리사이드 게이트전극 형성방법.
- 제 1 항에 있어서,상기 스페이서 산화막 형성공정은, 스페이서 산화막의 증착공정시 장입온도를 300 - 500 ℃ 로 하고, 상기 게이트전극 측벽에 전도성 피복층을 형성한 다음, 700 - 900 ℃ 온도에서 DCS 또는 SiH4가스와 N2O 가스를 반응기체로 하여 CVD 방법으로 500 - 1000 Å 의 두께만큼 형성하는 것을 특징으로하는 텅스텐 폴리사이드 게이트전극 형성방법.
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