KR970006263B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents

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내용없음.

Description

반도체 소자의 게이트 전극 형성방법

제1a도 및 제1b도는 종래 기술에 의한 게이트 전극을 형성하는 단계를 도시한 단면도.

제2a도 및 제2b도는 본 발명에 의한 게이트 전극을 형성하는 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 게이트 산화막

3 : 도프 폴리실리콘층 4 : 티타늄 실리사이드층

5 : 보호 산화막 10, 20 : 게이트 전극

21 : 언도프 비정질 실리콘층 22 : 침투 방지용막

본 발명은 반도체 소자의 게이트 전극을 형성하는 방법에 관한 것으로, 특히 폴리실리콘(polysilicon)과 티타늄 실리사이드(Titanium Silicide; TiSix)구조를 갖는 게이트 전극 형성시, 도포(Doped) 폴리실리콘을 증착한 후 그 상부에 언도프(Undoped) 비정질 실리콘을 얇게 형성하고, 이후 티타늄 실리사이드를 증착하여 게이트 전극을 형성하므로써, 후공정인 보호(Passivation) 산화막 형성을 위한 열산화공정(Thermal Oxidation)시 열처리에 의한 TiSix 화합물의 게이트 산화막으로의 침투가 일어나 게이트 산화막의 막질 저하(Quality Degradation)를 유발하는 것을 방지하여 반도체 소자의 수율을 증대시킬 수 있는 게이트 전극을 형성하는 방법에 관한 것이다.

일반적으로, 반도체 소자가 고집적화 됨에 따라 저항이 작은 게이트 물질로서 실리사이드가 적용되고 있다.

제1a도 및 1b도는 종래기술에 의한 게이트 전극을 형성하는 단계를 도시한 것으로, 제1a도는 소정의 반도체 기판(1)상에 열산화 공정으로 게이트 산화막(2)을 성장시키고, 상기 게이트 산화막(2)상부에 600∼650℃ 온도 범위에서 LPCVD방식을 ShI₄개스와 PH₃개스를 혼합사용하여 도핑(Doping)된 상태의 도프 폴리실리콘층(3)을 형성하고, 상기 도프 폴리실리콘층(3) 상부에 PECVD나 스퍼터링(Sputtering)방식으로 티타늄 실리사이드층(4)을 형성하고, 상기 티타늄 실리사이드층(4) 및 도프 폴리실리콘층(3)을 게이트마스크를 사용한 건식식각공정으로 식각하여 게이트 전극(10)을 형성한 상태를 도시한 것이다.

제1b도는 상기 상태하에서 열산화공정으로 열처리하여 폴리사이드 구조를 형성하여 실리사이드의 비저항을 낮추고 실리사이드 표면에 보호 산화막(5)을 형성한 상태를 도시한 것으로, 이때 폴리사이드 형성과 실리사이드 표면의 보호 산화막 형성을 위하여 열산화방식을 열처리를 진행하는 과정에서 티타늄 실리사이드층(4) 하부층인 폴리실리콘층(3)의 실리콘(Si)이 소모되며, TiSix 화합물의 게이트 산화막(2)으로의 침투가 불가피하게 일어나면서 게이트 산화막(2)의 막질 저하를 초래하게 된다.

따라서, 본 발명은 상기한 문제를 해결하기 위하여 도프 폴리실리콘층과 티타늄 실리사이드층 사이에 비정질 실리콘을 얇게 증착하는 반도체 소자의 게이트 전극을 형성하는 방법을 제공함에 그 목적이 있다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

제2a도 및 2b도는 본 발명에 의한 게이트 전극을 형성하는 단계를 도시한 단면도로서, 제2a도는 소정의 반도체 기판(1)상에 열산화공정으로 게이트 산화막(2)을 성장시키고, 상기 게이트 산화막(2) 상부에 600∼650℃ 온도 범위에서 LPCVD방식으로 SiH₄개스와 PH₃개스를 혼합사용하여 도핑된 상태의 폴리실리콘층(3)을 형성하고, 상기 도프 폴리실리콘층(3) 상부에 500℃정도의 저온에서 LPCVD방식으로 SiH₄개스를 사용하여 언도프 비정질 실리콘층(21)을 얇게 형성하고, 상기 언도프 비정질 실리콘층(21) 상부에 PECVD 또는 스퍼터링 방식으로 티타늄 실리사이드층(4)을 형성하고, 상기 티타늄 실리 사이드층(4), 언드포 비정질 실리콘층(21) 및 도프 폴리실리콘층(3)을 게이트 마스크롤 사용한 건식식각공정으로 식각하여 게이트 전극(20)을 형성한 상태를 도시한 것이다.

제2b도는 상기 상태하에서 열산화공정으로 열처리하여 폴리사이드 구조를 형성하여 실리사이드의 비저항을 낮추고 실리사이드 표면에 보호산화막(5)을 형성한 상태를 도시한 것으로, 이때 산화공정에 사용되는 산소(0)가 티타늄 실리사이드층(4)과 화학적 구조가 불안정한 비정질 실리콘층(21) 계면에 쉽게 유이되어 Ti-O-Si 구조의 경계막 즉, TiSix 침투 방지용막(22)을 형성하게 된다. 이 Ti-O-Si구조의 경계막이 있는 상태로 산화공정이 진행하게될 때 TiSix가 게이트 산화막(2)쪽으로 침투하는 것이 방지되며 폴리사이드 진행이 가능하게 된다.

상기에서 폴리실리콘층(3)과 비정질 실리콘층(21)을 형성할 때, 600∼650℃ 온도 범위에서 LPCVD방식으로 SiH₄개스를 사용하여 폴리실리콘을 증착한 후 800∼950℃ 온도범위에서 대기압 반응로에서 N₂, O₂, POCℓ₃를 혼합사용하여 인(P)을 주입한 도프 폴리실리콘층(3)을 형성하고, 500℃정도의 저온에서 LPCVD방식으로 SiH₄개스를 사용하여 언도프 비정질 실리콘층(21)을 얇게 형성할 수 있다.

즉 도프 폴리실리콘층(3)과 언도프 비정질 실리콘층(21)을 LPCVD방식으로 동일 반응로에서 연속 진행하여 형성할 수 있으며, 다른 반응로에서 각각 형성할 수 있다.

본 발명에 의하면, 게이트 전극은 티타늄 실리사이드층과 폴리실리콘층 사이에 비정질 실리콘층을 얇게 형성시킨 구조로 후속 열공정인 열산화공정이 실시되고, 이 산화공정에 사용되는 산소(0)가 티타늄 실리사이드층과 화학적 구조가 불안정한 비정질 실리콘층 계면에 쉽게 유입되어 Ti-O-Si 구조의 경계막을 형성하게 된다. 이 Ti-O-Si 구조의 경계막이 있는 상태로 산화공정을 진행할 때 TiSix가 게이트 산화막쪽으로 침투하는 것이 방지되며 폴리사이드 진행이 가능하게 된다.

따라서, 게이트 산화막의 막질 저하를 방지할 수 있어 결국 제품의 성능과 신뢰성의 향상을 가져올 수 있다.

Claims (4)

1. 게이트 산화막의 막질을 향상시킬 수 있는 반도체 소자의 게이트 전극 형성방법에 있어서, 소정의 반도체 기판(1)상에 게이트 산화막(2)을 형성시킨 후 상기 게이트 산화막(2) 상부에 도프 폴리실리콘층(3)을 형성하고, 그 상부에 언도프 비정질 실리콘층(21)을 얇게 형성하는 단계와, 상기 단계로부터 비정질 실리콘(21) 상부에 티타늄 실리사이드층(4)을 형성한 후, 상기 티타늄 실리사이드층(4), 비정질 실리콘층(21) 및 폴리실리콘층(3)을 게이트 마스크를 사용한 식각공정으로 식각하여 패턴화하는 단계와, 상기 단계로부터 열산화공정으로 열처리하여 폴리사이드 구조를 형성하여 티타늄 실리사이드의 비저항을 낮추면서 상기 패턴화된 표면에 보호산화막(5)을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
2. 제1항에 있어서, 상기 도프 폴리실리콘층(3)과 언도프 비정질 실리콘층(21)의 이중층 형성을 동일 LPCVD장비에서 연속 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
3. 제1항에 있어서, 상기 열산공정시 티타늄 실리사이드층(4)과 비정질 실리콘층(21)계면에 침투 방지용막(22)이 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
4. 제3항에 있어서, 상기 침투 방지용막(22)은 티타늄 실리사이드층(4)의 TiSix가 게이트 산화막(2)쪽으로 침투하는 것을 방지하며, 산화공정에 사용되는 산소가 유입되어 Ti-O-Si 구조로 되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.