DE10354814B4 - Verfahren zum Bilden einer Gate-Elektrode in einem Halbleiterbauelement - Google Patents

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Abstract

Verfahren zum Bilden einer Gate-Elektrode in einem Halbleiter bauelement mit den Schritten:
Bilden einer Polysilizium-Schicht und einer Metallsilicid-Schicht, sequenziell auf einem oberen Abschnitt eines Halbleiter-Substrats;
Ausführen eines Ausheilprozesses, um die Metall-Silicid-Schicht zu kristallisieren, so dass die Ätzrate der kristallisierten Metall-Silicid-Schicht ähnlich zu der der Polysilizium-Schicht ist; und
Bilden einer Gate-Elektrode durch Ausführen eines Ätzprozesses auf der Metallsilicid-Schicht und der Polysilizium-Schicht zur gleichen Zeit, durch Verwendung der ähnlichen Ätzraten der kristallisierten Metall-Silicid-Schicht und der Polysilizium-Schicht.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Bilden einer Gate-Elektrode in einem Halbleiterbauelement und weiter insbesondere auf ein Verfahren zum Bilden einer in einer Polycid-Struktur konstruierten Gate-Elektrode in einem Halbleiterbauelement.
  • Aus der DE 698 36 184 T2 und der JP 2001068670 AA sind Verfahren zur Bildung einer Polycid-Struktur der vorstehend genannten Art, d. h. Verfahren zum Bilden einer in einer Polycid-Struktur kontrollierten Gate-Elektrode in einem Halbleiterbauelement bekannt geworden.
  • Da Halbleiterbauelemente hoch integriert sind, ist eine Gate-Elektrode im wesentlichen in einer Polycid-Struktur konstruiert, in der ein Metallsilicid-Film auf einer oberen Oberfläche eines Polysilizium-Films aufgetragen ist, um die Gate-Elektrode zum Zwecke der Verbesserung eines niedrigen Widerstandes des die Gate-Elektrode bildenden Polysilizium-Films zu bilden. Bei der Bildung der Gate-Elektrode in der Polycid-Struktur werden der Polysilizium-Film und ein Wolfram-Silicid-Film, d. h. ein Metallsilicid-Film, geätzt, um ein Gate-Elektrodenmuster mit einem vertikalen Profil zu bilden.
  • Nach dem Ätzen des Wolfram-Silicid-Films, wird der Polysilizium-Film geätzt. Zum Zeitpunkt des Ätzens des Wolfram-Silicid-Films wird ein Teil des Polysilizium-Films ausgenommen. Es wird dann ein weiterer Ätzprozess ausgeführt, um die Gate-Elektrode auf dem aufgeweiteten Polysilizium-Film zu mustern. Als Ergebnis werden auf dem Polysilizium-Film zwei Ätzprozesse ausgeführt. Aufgrund der beiden Ätzprozesse, weist das Profil des Polysilizium-Films eine Form auf, in der das Polysilizium mehr ausgenommen ist, als die anderen Schichten.
  • Da die Polysilizium-Schicht das vorerwähnte Profil aufweist, ist es schwierig, das Gate-Elektrodenmuster in einem vertikalen Profil zu bilden, so dass die Bauelementeigenschaften verschlechtert sein können.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Um das oben erwähnte Problem zu lösen, zielt die vorliegende Erfindung auf ein Verfahren zum Bilden einer Gate-Elektrode in einem Halbleiter bauelement, welches in der Lage ist, die Verschlechterung der Bauelementeigenschaften durch Konstruieren des vertikalen Profils der Gate-Elektrode zu verhindern.
  • Die vorliegende Erfindung liefert ein Verfahren zum Bilden einer Gate-Elektrode in einem Halbleiter, mit den Schritten: Bilden eines Polysilizium-Films und eines Metall-Silicid-Films, sequenziell auf einem oberen Abschnitt eines Halbleitersubstrats; Ausführen eines Ausheilprozesses, um den Metallsilicid-Film zu kristallisieren, so dass die Ätzrate des kristallisierten Metallsilicid-Films ähnlich ist zu der des Polysilizium-Films; und Bilden einer Gate-Elektrode durch Ausführen eines Ätzprozesses zu einer Zeit auf dem Metallsilicid-Film und dem Polysilizium-Film durch Verwendung der gleichen Ätzraten für den kristallisierten Metallsilicid-Film und den Polysilizium-Film.
  • Es ist bevorzugt, dass der Ausheilprozess ein schneller thermischer Prozess-(RTP)Ausheilprozess oder ein Ofenausheilprozess zum Kristallisieren eines amorphen Metall-Silicid-Films ist, um einen kristallinen Metall-Silicid-Film zu bilden. Zusätzlich ist es bevorzugt, dass der RTP-Ausheilprozess bei einer Temperatur in dem Bereich von 900°C bis 1000°C für 10 bis 30 Sekunden in einer Umgebung von N2 oder NH3 Gas ausgeführt wird, und dass der Ofenausheilprozess bei einer Temperatur in dem Bereich von 850°C bis 1000°C für 5 bis 30 Minuten in einer Umgebung von N2 oder NH3 Gas ausgeführt wird.
  • Es ist bevorzugt, dass der Metall-Silicid-Film ein Wolfram-Silicid-Film ist. Zusätzlich ist es bevorzugt, dass der Ätzprozess unter einer Prozessbedingung zum Ätzen des Polysilizium-Films ausgeführt wird.
  • Es ist auch bevorzugt, dass der Ätzprozess ein Trockenätzprozess ist, welcher in einer induktiv gekoppelten Plasmakammer ausgeführt wird in welcher ein Mischgas aus CO2 oder O2-Gas eingeführt wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die zuvor erwähnten Aspekte und anderen Eigenschaften der vorliegenden Erfindung werden in der folgenden Beschreibung im Zusammenhang mit den begleitenden Zeichnungen erklärt, in denen:
  • 1 bis 4 Querschnitte zum Erklären eines Verfahrens zum Bilden einer Gate-Elektrode in dem Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung sind.
  • DETAILLIERTE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Es werden nun die bevorzugten Ausführungsformen der vorliegenden Erfindung im Detail mit Bezug auf die begleitenden Zeichnungen beschrieben. Die bevorzugten Ausführungsformen der vorliegenden Erfindung können jedoch auf verschiedene Art und Weise modifiziert werden, und der Schutzbereich der vorliegenden Erfindung sollte nicht beschränkt auf die folgenden speziellen Ausführungsformen analysiert werden. Die bevorzugten Ausführungsformen der vorliegenden Erfindung werden nur zur Verfügung gestellt, um dem Durchschnittsfachmann auf dem Gebiet der vorliegenden Erfindung die vorliegende Erfindung klarer zu erklären. Daher werden eine Dicke und anderes eines Films in den Zeichnungen übertrieben dargestellt, um klarer erklären zu können und gleiche Bezugszeichen in den Zeichnungen werden verwendet um gleiche oder ähnliche Teile zu bezeichnen. Auch bedeutet die Angabe in Beschreibung, dass ein bestimmter Film auf einem anderen Film oder auf einem Halbleitersubstrat ist, dass der bestimmte Film direkten Kontakt mit dem anderen Film oder dem Halbleitersubstrat aufweisen kann oder aber auch ein dritter Film zwischen diesen liegen kann.
  • Die 1 bis 4 sind Querschnitte zum Erklären eines Verfahrens zum Bilden einer Gate-Elektrode in dem Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Gemäß 1 wird eine Tunneloxid-Schicht 12, eine erste Polysilizium-Schicht 14 für eine schwebende Gate-Elektrode, eine zweite Polysilizium-Schicht 16 für die schwebende Gate-Elektrode, ein dielektrischer Film 18, ein dritter Polysilizium-Film 20 für eine Kontroll-Gate-Elektrode, ein Wolfram-Silicid-Film 22a und eine harte Maske 24 sequenziell auf der gesamten oberen Oberfläche eines aus Silizium aufgebauten Halbleitersubstrats 10 sequenziell gebildet. Der Tunneloxid-Film 12 wird durch einen Nassoxidationsprozess bei einer Temperatur von 750 bis 800°C und dann durch eine thermische Behandlung bei einer Temperatur von 900 bis 910°C für 20 bis 30 Minuten in einer Umgebung von N2-Gas gebildet. Der erste Polysilizium-Film 14 für die schwebende Gate-Elektrode wird gebildet, um eine Dicke von etwa 7 bis 15 nm zu bilden, bei einer Temperatur von 500 bis 550°C unter einem Druck etwa 0.1 bis 3 Torr, das sind 0,133 × 102 bis 3,99 × 102 Pa durch einen niederdruck-chemischen Dampfabscheidungsprozess (im folgenden als LP-CVD-Verfahren bezeichnet), unter Verwendung eines Si-Quellengases, wie etwa SiH4 oder SiH6 und eines PH3-Gases. Der zweite Polysilizium-Film 16 für die schwebende Gate-Elektrode kann gebildet werden, um eine Dicke von etwa 60 bis 140 nm unter den gleichen Prozessbedingungen wie für den ersten Polysilizium-Film 14 aufzuweisen. Der dielektrische Film 18 wird vorzugsweise in einer ONO-Struktur gebildet, d. h. in einer gestapelten Struktur, in der ein erster Oxid-Film, ein Nitrid-Film und ein zweiter Oxid-Film sequenziell gebildet werden. Zu diesem Zeitpunkt sind die ersten und die zweiten Oxid-Filme in eine Kammer zum Ausführen des Prozesses in einem Temperatur-Bereich von etwa 600 bis 700°C geladen, und ausgebildet, um eine Dicke von etwa 3,5 bis 6 nm aufzuweisen, unter einem Druck von unterhalb von etwa 1,33 × 102 bis 3,99 × 102 Pa bei einer Temperatur von etwa 810 bis 850°C durch das LP-CVD-Verfahren, und ausgebildet, um ein Hochtemperatur-Oxid (HTO) Film unter Verwendung von SiH2Cl2 (Dichlor-Silan; DCS)-Gas als eine Quelle oder um ein anderer HTO-Film unter Verwendung von N2O-Gas als eine Quelle zu sein. Der Nitrid-Oxid-Film ist ausgebildet, um eine Dicke von etwa 50 bis 65 Å aufzuweisen, bei einer Temperatur von 650~800°C bei einem Druck von unterhalb etwa 1,33 × 102 bis 3,99 × 102 Pa durch das LP-CVD-Verfahren unter Verwendung von NH3 Gas und SiH2Cl2-Gas als Reaktionsgase. Als nächstes wird, nach der Bildung des dielektrischen Films 18, um die Eigenschaften des dielektrischen Films 18 zu verbessern und Bindungen zwischen den Filmen zu verstärken, ein Dampfausheilungsprozess in einer nassen Oxidationsart bei einer Temperatur von etwa 750 bis 800°C ausgeführt. Der Dampfausheilungsprozess wird ausgeführt, um einen Oxidationsfilm mit einer Dicke von 15~30 nm ohne Zeitverzug nach dem Abscheiden des dielektrischen Films 18 zu bilden, um jeden natürlichen Oxidationsfilm und jegliche Kontamination aufgrund von Unreinheiten zu verhindern. Der dritte Polysilizium-Film 20 für die Kontroll-Gate-Elektrode wird ausgebildet, um eine Dicke von 7 bis 15 nm aufzuweisen, bei ei ner Temperatur von 500 bis 550°C unter einem Druck von 1,33 × 102–3,99 × 102 Pa durch das LP-CVD-Verfahren unter Verwendung eines Si-Quellengases, wie etwa SiH4 oder SiH6 und, eines PH3-Gases. Der Wolfram-Silicid-Film 22 ist ein amorpher Wolfram-Silicid-Film. Der Film ist ausgebildet, um eine Dicke von 100~120 nm aufzuweisen, durch eine Reaktion von SiH4 (Mono-Silan: MS) oder SiH2Cl2 (Dichlor-Silan:DCS) mit WF6 und dann durch Anpassen des stöchiometrischen Verhältnisses auf 2.0 bis 2.8 bei einer Temperatur von 300 bis 500°C, um eine gute Stufenabdeckung zu implementieren und den Oberflächenwiderstand des Films zu minimieren. Zu diesem Zeitpunkt ist, unter Berückssichtigung der Reduzierung von etwa 20% der Gesamtdicke, d. h. etwa 20 nm, nächsten Ausheilprozess, eine Dicke des Wolfram-Silicid-Films 22 von 100 bis 120 nm ausgebildet.
  • Gemäß 2 wird ein Ausheilprozess auf dem Resultierenden ausgeführt. Durch den Ausheilprozess wird die amorphe Wolfram-Silicid-Schicht 22a kristallisiert, um die Filmeigenschaften zu haben, d. h. eine Ätzrate ähnlich zu der der dritten Polysilizium-Schicht 20. Wenn die Ätzrate des kristallisierten Wolfram-Silicid-Films 22b ähnlich zu der der dritten Polysilizium-Schicht 20 ist, dann können der kristallisierte Wolfram-Silicid-Film 22b und die dritte Polysilizium-Schicht 20 gleichzeitig durch eine Ätzoperation des Ätzprozesses zum Mustern der Gate-Elektrode geätzt werden. Der zu diesem Zeitpunkt verwendete Ausheilprozess ist ein RTP-Ausheilprozess oder ein Ofenausheilprozess. Hier wird der RTP-Ausheilprozess bei einer Temperatur von 900 bis 1000°C für 10 bis 30 Sekunden in einer Umgebung von N2- oder NH3-Gas ausgeführt und der Ofenausheilprozess wird ausgeführt bei einer Temperatur von 850 bis 1000°C für 5 bis 30 Minuten in einer Umgebung von N2- oder NH3-Gas. Zusätzlich wird in dem Ausheilprozess die Dicke der Wolfram-Silicid-Schicht 22b mit einer Gesamtdicke von 100 bis 120 nm um 200 nm, d. h. um 20% der Gesamtdicke, reduziert, und somit weist die Wolfram-Silicid-Schicht eine Dicke von 80 bis 100 nm auf.
  • Gemäß 3 wird ein Ätzprozess unter Verwendung der harten Maske 24, die auf dem Resultierenden als Maske zum Bilden eines Gate-Elektroden-Musters (G. P) gebildet ist, ausgeführt. Als erstes wird der Ätzprozess auf dem kristallisierten Wolfram-Silicid-Film 22b und dem dritten Polysilizium-Film 20 unter Verwendung der harten Maske ausgeführt, um den gemusterten Wolfram-Silicid-Film 22P und den gemusterten dritten Polysilizium-Film 20P zu bilden. Da der kristallisierte Wolfram-Film 22b und der dritte Polysilizium-Film 20, auf welchem der Ätzprozess ausgeführt wird, eine ähnliche Ätzrate im Vergleich zueinander aufweisen, werden die beiden Filme gleichzeitig zum selben Zeitpunkt geätzt. Daher wird der Ätzprozess mit dem kristallisierten Wolfram-Silicid-Film 22b und dem dritten Polysilizium-Film 20 gleichzeitig ausgeführt, um die Gate-Elektrode zu bilden und somit kann die Bildung jeglicher Ausnehmung auf dem dritten Polysilizium-Film 20 verhindert werden, so dass es möglich ist, das Gate-Elektroden-Muster mit einem vertikalen Profil zu bilden. Der Ätzprozess ist ein Trockenätzprozess, welcher in einer induktiv gekoppelten Plasmakammer ausgeführt wird, in welche eine Mischung von Cl2 und O2-Gasen in einem Mischungsverhältnis von 4:6 eingeführt wird. Da der kristallisierte Wolfram-Silicid-Film 22b und der dritte Polysilizium-Film 20 so betrachtet werden, dass sie eine ähnliche Ätzrate in dem Ätzprozess aufweisen, wird der Trockenätzprozess unter denselben Prozessbedingungen wie der Ätzprozess des dritten Polysilizium-Films 20 ausgeführt. Als nächstes werden, wenn die unteren Filme unter Verwendung des dritten Polysilizium-Films 20P und des Wolfram-Silicid-Films 22B, gemustert mit dem zuvor erwähnten vertikalen Profil, geätzt wurden, der gemusterte dielektrische Film 18P, der zweite Polysilizium-Film 16P und der erste Polysilizium-Film 14P und der Tunneloxid-Film 12P gebildet, um die Bildung des Gate-Elektroden-Musters G. P. mit dem vertikalen Profil zu vervollständigen.
  • Gemäß 4 wird ein Oxidationsprozess auf dem zuvor erwähnten Gate-Elektoden-Muster G. P. ausgeführt. Als erstes wird ein Reinigungsprozess als eine Vorbereitung für den Oxidationsprozess auf dem Gate-Eletrodenmuster (G, P) ausgeführt. Für den Reinigungsprozess wird eine SC-1 („Standard Claean 1”) (NH4OH/H2O2/H2O)-Reinigungslösung verwendet, die den Oxidationsschichten des Tunneloxidationsfilms 12 und des dielektrischen Films 18 leichten Schaden zufügt, verwendet, so dass die Neigung der Seitenwand des Gate-Elektrodenmusters mit dem zuvor erwähnten vertikalen Profil nicht verringert werden kann. Wenn der Oxidationsprozess auf der gesamten Oberfläche des Resultierenden ausgeführt ist, wird ein gleichmäßiger Oxidationsfilm 26 auf dem Gate-Elektrodenmuster mit einem vertikalen Profil gebildet, so dass die Rauheit der Seitenwand stabilisiert werden kann. Zu diesem Zeitpunkt kann der Oxidationsprozess bei einer Temperatur von 750 bis 950°C durch ein Trockenoxidationsverfahren ausgeführt werden, bei welchem es leicht ist, die Oxidationsrate unter der Prozessbedingung von 1–10 slm (Standard-Liter-pro Minute bzw. Liter pro Minute unter Standard-Bedingungen) von O2-Gas zu kontrollieren.
  • Gemäß den bevorzugten Ausführungsformen der vorliegenden Erfindung wird der Wolfram-Silicid-Film bei einem Ausheilprozess kristallisiert und der Polysilzium-Film und der kristallisierte Wolfram-Silicid-Film werden gleichzeitig geätzt, um jede Bildung von Ausnehmungen auf dem Polysilizium-Film zu verhindern, so dass es möglich ist, das Gate-Elektroden-Muster mit dem vertikalen Profil zu bilden.
  • Obwohl die vorstehende Ausführungsform die Gate-Elektrode in einer Polycid-Struktur in einem Flash-Speicherbauelement offenbart, kann die vorliegende Erfindung an jeden Prozess zum Bilden der Gate-Elektrode in der Polycid-Struktur angepasst werden.
  • Wie oben beschrieben, ist es gemäß der vorliegenden Erfindung möglich, den Effekt des Verhinderns der Verschlechterung der Bauelementeigenschaften durch Kristallisation des Wolfram-Silicid-Films in einem Ausheilprozess zu verhindern, den Polysilizium-Film und den kristallisierten Wolfram-Silicid-Film gleichzeitig zu ätzen, um jede Bildung von Ausnehmungen auf dem Polysilizium-Film zu verhindern, um somit das Gate-Elektrodenmuster mit dem vertikalen Profil zu bilden.

Claims (6)

  1. Verfahren zum Bilden einer Gate-Elektrode in einem Halbleiter bauelement mit den Schritten: Bilden einer Polysilizium-Schicht und einer Metallsilicid-Schicht, sequenziell auf einem oberen Abschnitt eines Halbleiter-Substrats; Ausführen eines Ausheilprozesses, um die Metall-Silicid-Schicht zu kristallisieren, so dass die Ätzrate der kristallisierten Metall-Silicid-Schicht ähnlich zu der der Polysilizium-Schicht ist; und Bilden einer Gate-Elektrode durch Ausführen eines Ätzprozesses auf der Metallsilicid-Schicht und der Polysilizium-Schicht zur gleichen Zeit, durch Verwendung der ähnlichen Ätzraten der kristallisierten Metall-Silicid-Schicht und der Polysilizium-Schicht.
  2. Verfahren zum Bilden einer Gate-Elektrode in einem Halbleiter bauelement nach Anspruch 1, wobei der Ausheilprozess ein schneller thermischer Prozess-(RTP)-Ausheilprozess oder ein Ofenausheilprozess zum Kristallisieren einer amorphen Metallsilicid-Schicht zum Bilden einer kristallinen Metall-Silicid-Schicht ist.
  3. Verfahren zum Bilden einer Gate-Elektrode in einem Halbleiter bauelement gemäß Anspruch 2, wobei der RTP-Ausheilprozess bei einer Temperatur in dem Bereich von 900°C bis 1000°C für 10 bis 30 Sekunden in einer Umgebung von N2- oder NH3-Gas ausgeführt wird, und wobei der Ofenausheilprozess bei einer Temperatur in dem Bereich von 850°C bis 1000°C für 5 bis 30 Minuten in einer Umgebung von N2 oder NH3-Gas ausgeführt wird.
  4. Verfahren zum Bilden einer Gate-Elektrode in einem Halbleiter bauelement nach Anspruch 1, wobei die Metall-Silicid-Schicht eine Wolfram-Silicid-Schicht ist.
  5. Verfahren zum Bilden einer Gate-Elektrode in einem Halbleiter bauelement nach Anspruch 1, wobei der Ätzprozess unter einer Prozessbedingung zum Ätzen der Polysilizium-Schicht ausgeführt wird.
  6. Verfahren zum Bilden einer Gate-Elektrode in einem Halbleiter bauelement nach Anspruch 1, wobei der Ätzprozess ein Trockenätzprozess ist, welcher in einer induktiv gekoppelten Plasmakammer ausgeführt wird, in welche eine Gasmischung aus Cl2-Gas und O2-Gas eingeführt wird.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4307919B2 (ja) * 2003-06-27 2009-08-05 三洋電機株式会社 半導体装置の製造方法
KR100609942B1 (ko) * 2004-01-09 2006-08-08 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 셀의 제조 방법
KR100586009B1 (ko) * 2004-05-31 2006-06-01 삼성전자주식회사 반도체 장치의 제조 방법 및 이를 수행하기 위한 장치
KR100673242B1 (ko) * 2005-06-24 2007-01-22 주식회사 하이닉스반도체 플래쉬 메모리 소자의 유전체막 제조방법
KR100714039B1 (ko) * 2006-05-10 2007-05-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
WO2024176864A1 (ja) * 2023-02-21 2024-08-29 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068670A (ja) * 1999-08-30 2001-03-16 Nec Corp 半導体装置の製造方法
DE69836184T2 (de) * 1997-09-30 2007-08-30 Qimonda Ag Zuverlässige Polycid Gatterstappelung mit reduzierten Schichtwiderstand

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH047822A (ja) * 1990-04-25 1992-01-13 Fuji Xerox Co Ltd 半導体装置の製造方法
JPH0779102B2 (ja) * 1990-08-23 1995-08-23 富士通株式会社 半導体装置の製造方法
JP3327109B2 (ja) * 1996-04-08 2002-09-24 ソニー株式会社 半導体装置の製造方法
US6159811A (en) * 1996-05-15 2000-12-12 Samsung Electronics Co., Ltd. Methods for patterning microelectronic structures using chlorine, oxygen, and fluorine
JPH10223561A (ja) * 1997-02-10 1998-08-21 Nec Corp 半導体装置の製造方法
KR100425147B1 (ko) * 1997-09-29 2004-05-17 주식회사 하이닉스반도체 반도체소자의제조방법
JPH11289021A (ja) * 1998-04-02 1999-10-19 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにマイクロコンピュータ
US6380029B1 (en) * 1998-12-04 2002-04-30 Advanced Micro Devices, Inc. Method of forming ono stacked films and DCS tungsten silicide gate to improve polycide gate performance for flash memory devices
US6277736B1 (en) * 1998-12-08 2001-08-21 United Microelectronics, Corp. Method for forming gate
WO2000052749A1 (en) * 1999-03-05 2000-09-08 Applied Materials, Inc. Method for enhancing etching of titanium silicide
US6228695B1 (en) * 1999-05-27 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate
KR20020044261A (ko) * 2000-12-05 2002-06-15 박종섭 플래쉬 메모리 셀의 제조 방법
JP2002359231A (ja) * 2001-05-31 2002-12-13 Hitachi Ltd 半導体集積回路装置の製造方法
US6642112B1 (en) * 2001-07-30 2003-11-04 Zilog, Inc. Non-oxidizing spacer densification method for manufacturing semiconductor devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69836184T2 (de) * 1997-09-30 2007-08-30 Qimonda Ag Zuverlässige Polycid Gatterstappelung mit reduzierten Schichtwiderstand
JP2001068670A (ja) * 1999-08-30 2001-03-16 Nec Corp 半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 2001068670 A (Abstract) *

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Publication number Publication date
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