KR20080071659A - 게이트 구조물의 산화방법 및 비 휘발성 메모리 소자의제조방법 - Google Patents

게이트 구조물의 산화방법 및 비 휘발성 메모리 소자의제조방법 Download PDF

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Abstract

금속 패턴을 포함하는 게이트 구조물의 산화방법 및 비 휘발성 메모리 소자의 제조방법이 개시되어 있다. 상기 방법에 따르면, 먼저 금속 패턴이 포함하는 게이트 구조물이 형성된 기판을 마련한 후 캡핑 산화막을 연속적으로 형성한다. 이어서, 상기 캡핑 산화막이 형성된 결과물을 산소가 제공되는 분위기에서 상기 금속 패턴의 산화를 억제하면서 상기 기판의 표면과 폴리실리콘 패턴의 측면을 산화시킨다. 그 결과 상기 실리콘 기판과 폴리실리콘 패턴의 측벽에 상기 산화막 패턴의 두께 증가없이 재 산화막이 형성할 수 있다.

Description

게이트 구조물의 산화방법 및 비 휘발성 메모리 소자의 제조방법{method of oxidizing Gate structure and method of manufacturing Non-Volatile Memory device}
도 1은 본 발명의 일 실시예에 따른 금속을 포함하는 게이트 구조물의 산화방법을 나타내는 공정흐름도 이다.
도 2 내지 도 8은 비 휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 건식 산화 공정시 캡핑 산화막의 두께 변화에 따른 재 산화막의 형성두께를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 114a : 터널 산화막 패턴
120a : 플로팅 게이트 125a : 유전막 패턴
130a : 컨트롤 게이트 패턴 140 : 게이트 구조물
145 : 캡핑 산화막 146 : 재 산화막
본 발명은 금속 패턴을 포함하는 게이트 구조물의 산화 방법 및 비 휘발성 메모리 소자의 제조방법에 관한 것이다. 보다 상세하게는, 금속 패턴의 산화를 억제하면서 폴리실콘 패턴의 측면을 선택적으로 산화시킬 수 있는 게이트 구조물의 산화방법 및 이를 이용한 비 휘발성 메모리 소자의 제조방법에 것이다.
일반적으로, 비 휘발성 메모리 소자는 단위 셀의 구조에 따라 플로팅 게이트 타입의 비 휘발성 메모리 소자(floating gate type non-volatile memory device)와 플로팅 트랩 타입의 메모리 소자(floating trap type non-volatile memory device)로 나눌 수 있다. 특히, 상기 플로팅 트랩 타입의 비 휘발성 메모리 소자는 주로 SONOS(Silicon Oxide Nitride Oxide Semiconductor) 또는 MONOS(Metal Oxide Nitride Oxide Semiconductor)타입의 비 휘발성 메모리 소자로 나타낸다.
상기 플로팅 게이트 타입의 비 휘발성 메모리 소자는 단위 셀로서 반도체 기판 상에 형성된 터널 산화막 패턴, 플로팅 게이트와 유전막 패턴 및 컨트롤 게이트를 포함하는 스택형 게이트 구조물을 갖는다. 이러한 상기 스택형 게이트 구조물은 플래시 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 드레인 영역에 적절한 전압을 인가하여 상기 플로팅 게이트 내부에 전자들이 저장됨으로써 이루어진다. 이때, 상기 플로팅 게이트 내부에 전자가 저장되기 위해서는 문턱 전압(threshold voltage : Vth) 이상의 전압이 상기 컨트롤 게이트 및 드레인 영역에 인가되어야 한다.
구체적으로, 상술한 스택형 게이트 구조물은 기판 상에 형성된 컨트롤 게이트용 도전막, 유전막, 플로팅 게이트용 도전막 및 터널 산화막을 건식 식각공정을 수행하여 순차적으로 패터닝함으로서 기판 상에 형성될 수 있다. 상기 건식 식각공정을 수행하여 기판 상에 컨트롤 게이트, 유전막 패턴, 플로팅 게이트 및 터널 산화막 패턴을 포함하는 스택형 게이트 구조물을 형성시 상기 기판의 표면과 게이트 구조물 측벽이 손상되는 문제점이 발생된다. 이러한 문제점을 방지하기 위해서는 상기 기판의 표면이나 게이트 구조물에 일반적인 건식 산화공정을 수행하여 상기 기판의 표면과 노출되는 게이트 구조물의 측벽을 큐어링해야 한다. 상기 큐어링은 손상된 기판의 표면과 플로팅 게이트의 측면을 산화시켜 게이트 폴리실리콘의 재산화 공정(gate polysilicon reoxidation process)이라고도 한다.
그러나 상기 스택형 게이트 구조물에 금속 패턴이 포함될 경우 상기 게이트 폴리실리콘의 재산화공정시 상기 게이트 구조물에 포함된 금속 패턴의 표면이 산화되는 문제점이 발생한다. 이러한 금속 패턴의 산화는 의해 상기 게이트 구조물의 면 저항은 증가 및 금속 패턴의 프로파일의 불량을 초래한다.
이러한 문제를 극복하기 위해 게이트 구조물에 포함된 금속 패턴의 산화를 억제하면서 폴리실리콘 패턴과 기판을 산화시킬 수 있는 선택적 산화(selective oxidation) 공정이 도입되었다. 상기 선택적 산화 공정은 풍부한 H2O와 H2가스가 제공되는 분위기에서 수행하는 것을 특징으로 한다.
그러나, 상기 선택적 산화공정은 종래의 일반적인 건식 산화 공정과 비교할 때 수소가스가 풍부한(H2-rich) 습식 산화 공정이므로 실리콘 기판보다 폴리실리콘에서 산화가 급격히 이루어진다. 이러한 특성으로 인해 상기 선택적 산화공정은 70nm 이하의 선폭을 갖는 게이트 구조물에 적용하기 어려운 실정이다. 즉, 게이트 구조물의 선폭이 70nm 이하일 경우 선택적 산화 공정을 진행하게 되면 산화 공정시 발생하는 산화막이 버즈비크(bird's beak) 형상으로 형성된다. 이 때문에 상기 터널 산화막 패턴으로 펀치쓰루되어 터널 산화막의 중심부의 두께도 급격히 증가될 수 있다. 따라서, 상기 선택적 산화 공정은 금속 패턴을 포함하는 게이트 구조물의 식각 손상을 큐어링하기 위해 필수적으로 진행되어야 하지만, 습식의 선택적 산화 공정을 진행할 경우 증가하는 게이트 옥사이드층의 두께가 게이트 길이에 따라 증가하는 정도가 달라서 제어성(controllability) 측면에서도 불리하며, 이렇게 증가된 게이트 옥사이드는 주로 폴리실리콘층이 산화된 것이므로 게이트 산화말의 품질(quality) 측면에서도 바람직하지 않다.
본 발명의 제1 목적은 게이트 구조물에 포함된 금속의 산화를 방지하면서 산화막 패턴의 센터 두께변화 없이 상기 기판의 표면과 상기 산화막 패턴 양측부의 손상을 충분히 큐어링할 수 있는 수 있는 게이트 구조물의 산화방법을 제공하는데 있다.
본 발명의 제2 목적은 게이트 구조물에 포함된 금속의 산화를 방지하는 동시에 산화막 패턴의 센터 두께변화 없이 상기 기판의 표면과 상기 산화막 패턴 양측부의 손상을 충분히 큐어링할 수 있는 비 휘발성 메모리 소자의 제조방법을 제공하는데 있다.
상기 본 발명의 제1 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 금속을 포함하는 게이트 구조물의 산화 방법에 따르면, 산화막 패턴, 폴리실리콘막 패턴 및 금속 패턴이 포함하는 게이트 구조물이 형성된 기판을 마련한다. 이어서, 상기 기판 및 게이트 구조물 상에 균일한 두께를 갖는 캡핑 산화막을 연속적으로 형성한다. 이어서, 상기 캡핑 산화막이 형성된 결과물을 산소가 제공되는 분위기에서 상기 금속 패턴의 산화를 억제하면서 상기 기판의 표면과 폴리실리콘 패턴의 측면을 산화시킨다. 그 결과 상기 실리콘 기판과 폴리실리콘 패턴의 측벽의 손상을 충분히 큐어링될 수 있다. 특히, 상기 폴리 실리콘 패턴의 측벽 모서리가 버즈비크 형상으로 최소한으로 산화됨으로 인해 실질적으로 상기 산화막 패턴의 중심부의 두께 상승이 초래되지 않는다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 제조방법에 따르면, 먼저 기판 상에 터널 산화막 패턴, 폴리실리콘을 포함하는 플로팅 게이트, 유전막 패턴, 금속을 포함하는 컨트롤 게이트를 포함하는 게이트 구조물을 형성한다. 이어서, 상기 게이트 구조물이 형성된 기판 상에 균일한 두께를 갖는 캡핑 산화막을 연속적으로 형성한다. 이어서, 상기 캡핑 산화막이 형성된 결과물을 산소가 제공되는 분위기에서 산화시킴으로서 상기 금속 패턴의 산화를 억제하는 동시에 상기 터널 산화막 패턴을 중심부의 두께 변화 없이 상기 게이트 구조물과 기판의 손상을 충분히 큐어링한다. 이어서, 상기 게이트 구조물을 이온주입 마스크로 이용하여 상기 게이트 구조물 양측의 기판 표면 아래에 불순물 영역을 형성한다.
일 예로서, 상기 폴리실리콘 패턴의 산화 공정은 상기 터널 산화막 패턴을 중심부의 두께 변화 없이 양 측부를 상기 중심부의 두께보다 7 내지 30Å 높은 두께를 갖도록 조정할 수 있다. 이때, 상기 산화 공정은 750 내지 950℃의 온도에서 산소 소스가스를 제공하여 수행할 수 있다.
또한, 상기 캡핑 산화막은 상기 게이트 구조물이 형성된 기판이 위치한 반응 챔버 내에 질소 소스가스를 제공하는 단계와 상기 질소 소스가스가 제공된 반응 챔버 내에 실리콘 소스가스와 산소 소스가스를 제공하여 실리콘 산화물을 증착하는 단계를 순차적으로 수행하여 형성할 수 있다. 이때, 상기 캡핑 산화막은 50 내지 100Å의 두께로 형성할 수 있다.
일 예로서, 상기 캡핑 산화막은 중온 산화막이고, 상기 중온 산화막은 질소 소스가스인 암모늄 가스(NH3), 실리콘 소스가스인 실란가스(SiH4), 산소 소스가스인 산화질소 가스(N2O)를 제공하여 형성할 수 있다.
언급한 바와 같이, 본 발명은 금속을 포함하는 게이트 구조물을 큐어링하기 위한 산화 공정시 산화체(oxidant)의 확산을 제한할 수 있는 캡핑층을 게이트 구조물에 형성함으로서 상기 게이트 구조물 내에 포함된 금속 패턴의 산화 없이 기판과 게이트 구조물의 손상을 충분히 치유하는 산화 공정을 수행할 수 있다. 즉, 게이트 구조물의 일측에서 발생한 식각 데미지를 충분히 큐어링하는 동시에 게이트 구조물에 포함된 터널 산화막의 중심부의 두께가 증가하는 방지하여 신뢰성 있는 메모리 소자를 제조할 수 있다. 이 때문에 본 발명의 비 휘발성 메모리 소자는 프로그램 입력 속도 및 프로그램 소거 속도가 균일한 특성을 가질 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 첨부된 도면에 있어서, 기판, 막, 박막, 패턴 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 막, 박막, 패턴 또는 구조물들이 기판, 막 , 박막 또는 패턴들 "상에", "상부에"에 형성되는 것으로 언급되는 경우에는 각 막 , 박막, 패턴 또는 구조물들이 직접 기판, 막 , 박막 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 막 , 박막 또는 패턴들이 추가적으로 형성될 수 있다. 또한, 막 , 박막 또는 패턴이 "제1", "제2" ,"제3"으로 언급될 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 막 , 박막 또는 패턴 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 막 , 박막 또는 패턴에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 또한, 막과 패턴은 상호 교환적으로 사용할 수 있다.
게이트 구조물의 산화 방법
도 1은 본 발명의 일 실시예에 따른 금속을 포함하는 게이트 구조물의 산화방법을 나타내는 공정흐름도 이다.
도 1을 참조하면, 상기 기판 상에 금속 패턴을 포함하는 게이트 구조물을 마련한다(단계 S110).
상기 S110 단계에서, 상기 금속 패턴을 포함하는 게이트 구조물은 비 휘발성 메모리 또는 디램의 게이트 구조물일 수 있다. 일 예로서, 상기 게이트 구조물이 비휘발성 메모리에 적용될 경우 상기 게이트 구조물은 터널 산화막 패턴, 플로팅 게이트, 유전막 패턴, 컨트롤 게이트 및 마스크 패턴이 적층된 구조를 가질 수 있다. 상기 게이트 구조물이 디램에 적용될 경우 상기 게이트 구조물은 게이트 산화막 패턴, 폴리실리콘 패턴, 금속 패턴 및 하드마스크 패턴 적층된 구조를 가질 수 있다.
특히, 상기 금속 패턴을 포함하는 게이트 구조물은 금속 패턴을 식각하기 위해 강한 에너지 조건하에서 건식 식각 공정을 수행하여 형성되기 때문에 상기 폴리실리콘 패턴의 측면과 기판의 표면에는 플라즈마 손상이 발생하게 된다. 따라서, 상기 손상을 치유하기 위해서는 상기 기판과 폴리실리콘 패턴의 산화시키는 큐어링 공정을 필수적으로 수행해야 한다. 그러나, 상기 큐어링 공정은 상기 폴리실리콘 재산화 공정으로 상기 금속의 산화를 초래하는 문제점을 초래한다.
이어서, 상기 게이트 구조물이 형성된 기판 상에 균일한 두께를 갖는 캡핑 산화막 연속적으로 형성한다(단계 S120).
상기 S120 단계에서 상기 캡핑 산화막은 이후 기판과 폴리실리콘 패턴의 큐어링을 위한 산화 공정시 상기 게이트 구조물에 포함된 금속 패턴의 산화를 억제하기 위해 형성된다. 상기 캡핑 산화막은 50 내지 150Å의 두께를 갖도록 형성할 수 있고, 바람직하게는 50 내지 100Å의 두께를 갖도록 형성할 수 있다.
상기 캡핑 산화막의 구체적인 형성방법에 따르면, 먼저 금속 패턴을 포함하는 게이트 구조물이 형성된 실리콘 기판을 화학기상증착공정을 수행할 수 있는 공정 챔버 내로 로딩한다. 본 실시예에서 사용하는 상기 공정 챔버로서는 매엽식 공정챔버 또는 배치식 공정 챔버 중 어느 것을 사용하여도 좋으며, 설비의 종류에 따라서 최적 공정조건은 차이가 있으며, 이는 당업계에서 통상의 지식을 가진 자에 의해서 적절한 조건을 설정할 수 있다.
이어서, 상기 공정챔버 내부를 질소 분위기로 유지시키기 위해 공정챔버 내에 적어도 질소 소스가스를 일정한 유량으로 일정한 시간 동안 플로우시킨다. 상기 질소 소스가스로는 저온에서 분해가 가능하며, 텅스텐 등의 금속의 산화가 일어나지 않도록 산소를 포함하지 않은 가스를 사용한다. 상기 질소 소스가스의 예로서는 암모니아(NH3) 가스를 들 수 있다.
이어서, 상기 질소 분위기로 유지되는 공정 챔버 내에 캡핑 산화막을 형성하기 위해 실리콘 소스가스 및 산소 소스가스를 공급한다. 상기 실리콘 소스가스의 예로서는 SiH4, Si2H6, DCS(Dichlorosilane), TCS(Trichlorosilane), HCD (Hexachlorodisilane)등을 들 수 있다. 상기 산소 소스 가스의 예로서 N2O, NO, O2가스 등을 들 수 있다.
상기 공정 챔버 내를 질소 분위기로 유지하는 단계와 실리콘 소스가스 및 산소 소스가스를 공급하여 게이트 구조물 및 기판 상에 게이트 캡핑 산화막을 형성하는 단계를 보다 구체적으로 설명하면, 일 예로서 암모니아 가스를 투입하여 공정 챔버를 질소 분위기로 유지한 후 산소 가스가 공정 챔버 내에 투입시킨 후 암모니아 가스의 투입을 중단시키는 형태로 할 수도 있다. 다른 예로서, 암모니아 가스를 산소 가스를 공정 챔버 내로 투입시킴과 동시에 그 투입을 중단시키는 형태로도 할 수 있으며, 암모니아 가스를 산소 가스가 공정 챔버 내로 투입되기 전에 그 투입을 중단시키는 형태로도 할 수 있다. 또한, 상기 실란 가스를 산소 가스보다 먼저 투입할 수도 있으며, 실란 가스와 산소 가스를 동시에 투입할 수도 있다.
상기 캡핑 산화막을 형성하기 위한 공정 조건은 공정 챔버의 종류, 크기, 사용 가스의 종류, 압력 등에 따라서 달라질 수 있다. 일 예로서, 상기 공정 챔버의 설비 형태가 매엽식인 경우 공정 온도는 500 내지 850℃, 공정 압력은 100 내지 300 Torr, NH3 유량은 50 내지 500 sccm, SiH4 유량은 1 내지 10 sccm, N2O 유량은 500 내지 5000 sccm 범위의 공정조건으로 설정될 수 있다. 또한, 공정온도가 500 내지 850℃, 공정압력이 0.1 내지 3 Torr, NH3 유량이 50 내지 1000 sccm, SiH4 유량이 1 내지 50 sccm, N2O 유량은 50 내지 1000 sccm 범위의 공정조건으로 설정될 수 있다.
다른 예로서, 설비 형태가 배치식인 경우 공정온도는 500 내지 850℃, 공정압력은 0.1 내지 2 Torr, NH3 유량은 50 내지 1000 sccm, DCS 유량은 5 내지 200 sccm, N2O 유량은 50 내지 1000 sccm 범위의 공정조건으로 설정될 수 있다.
한편, 산소 소스가스를 공정 챔버에 투입하기 전에 질소 분위기가스의 투입을 중단하는 경우라 하더라도 질소 소스가스의 중단시점과 산소 소스가스의 투입시 점을 짧게 하여 공정 챔버 내부를 질소 분위기로 유지한 채로 실리콘 소스가스 및 산소 소스가스를 투입할 수도 있다.
이어서, 상기 캡핑 산화막이 형성된 게이트 구조물 및 기판을 산소가 제공되는 분위기에서 산화 공정을 수행하여 기판과 폴리실리콘 패턴의 손상을 큐어링 한다(단계 S130).
상기 S130 단계에서, 상기 산화 공정을 수행할 경우 상기 게이트 구조물에 포함된 금속 패턴은 산화가 억제되는 반면에 상기 실리콘 기판의 표면과 상기 폴리실콘 패턴의 측벽에는 재 산화막(Re-Oxide layer)이 형성된다. 상기 재 산화막의 형성으로 인해 상기 기판과 폴리실리콘 패턴의 이온 손상이 큐어링 된다.
특히, 상기 게이트 구조물이 비 휘발성 메모리 셀에 적용될 경우, 본 발명에서는 캐핑막의 두께와 산화 공정조건의 조절만으로 상기 산화막 패턴과 면접하는 폴리실리콘 패턴의 모서리가 3차원적으로 산화되어는 것을 최소화하면서 게이트 구조물의 측벽 손상을 충분하게 큐어링 할 수 있다. 즉, 게이트 구조물의 산화막 패턴의 중심부와 주변부의 두께 증가 없이 손상된 기판과 폴리실리콘 패턴의 손상을 충분히 큐어링하는 효과를 극대화시킬 수 있다. 따라서, 상기 게이트 구조물이 비 휘발성 메모리 소자에 적용될 경우 상기 산화막 패턴은 중심부의 두께 변화 없이 양 측부를 상기 중심부의 두께보다 약 7 내지 9Å 정도의 높은 두께를 갖도록 형성 할 수 있다.
반면에, 상기 게이트 구조물이 비 휘발성 메모리 셀에 적용될 경우 본원 발명은 캡핑막의 두께와 산화 공정조건의 조절만으로 상기 산화막 패턴과 면접하는 폴리실리콘 패턴의 모서리가 3차원적으로 산화되는 것을 극대화시키면서 상기 산화막 패턴의 중심부의 두께가 증가되는 것을 방지할 수 있다. 즉, 상기 게이트 구조물이 디램에 적용될 경우 상기 산화막 패턴은 중심부의 두께 변화 없이 양 측부를 상기 중심부의 두께보다 약 10 내지 30Å 정도의 높은 두께를 갖도록 형성 할 수 있다.
비 휘발성 메모리 장치 제조
도 2 내지 도 8은 비 휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다. 여기서, 도 2 내지 5는 비 휘발성 메모리 소자의 워드라인 방향의 단면도이고, 도 6 내지 8은 비 휘발성 메모리 소자의 비트라인 방향의 단면도이다.
도 2에 도시된 바와 같이, 실리콘으로 이루어진 반도체 기판(100)상에 패드 산화막(102)을 형성한다. 상기 패드 산화막(102)은 반도체 기판(100)의 표면으로부터 약 50 내지 200Å 정도의 두께, 바람직하게는 약 70Å정도의 두께를 갖도록 형성한다. 상기 패드 산화막(102)은 열 산화(thermal oxidation) 공정이나 화학 기상증착 (CVD)공정을 수행하여 형성될 수 있다.
이어서, 패드 산화막(102)이 형성된 기판 상에 소자 분리막의 형성영역을 정의하는 제1 하드마스크(104)를 형성한다. 상기 제1 하드마스크(104)는 상기 패드 산화막(102) 상에 약 800 내지 1200Å정도의 두께를 갖는 질화막(미도시)을 형성한 후 제1 포토레지스트 패턴(미도시)을 식각 마스크로하여 상기 질화막을 건식 식각함으로써 형성될 수 있다.
상기 질화막은 실리콘 질화물로 이루어질 수 있으며, SiH2Cl2가스, SiH4가스, NH3가스등을 이용하는 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마강화 화학기상증착(plasma enhanced chemical vapor deposition; PECVD)공정을 통해 형성될 수 있다. 이후, 상기 제1 포토레지스트 패턴은 제1 하드마스크(104)를 형성한 후 플라즈마 애싱 공정(ashing process) 및 세정 공정을 수행하여 제거한다.
이어서, 제1 하드 마스크(104)에 노출된 패드 산화막(102) 및 상기 기판(100)을 식각하여 약 1000 내지 3000Å 정도의 깊이, 바람직하게는 1500Å의 깊이를 갖는 트렌치(미도시)를 형성한다. 상기 트렌치의 형성에 인해 상기 기판(100)은 액티브 영역과 소자분리영역으로 동시에 정의된다. 이후, 상기 트렌치의 형성시 야기되는 기판의 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 트렌치에 노출된 실리콘 기판의 표면에 라이너막(미도시)을 더 형성할 수 있다. 상기 라이너막은 질화막으로 주로 화학기상증착 공정을 수행하여 형성한다.
이어서, 실리콘 산화막(미도시) 형성한 후 상기 제1 하드마스크(104)의 상면이 노출되도록 상기 실리콘 산화막에 제1 화학기계연마 공정(CMP)을 수행한다. 상기 제1 화학기계연마 공정으로 상기 트렌치에 내에는 소자 분리막(112)이 형성된다.
상기 실리콘 산화막의 예로서는 BPSG(boro-phosphor silicate glass)막, PSG(phosphor silicate glass)막, USG(undoped silicate glass)막, SOG(spin on glass)막, PE-TEOS(plasma enhanced-tetraethylorthosilicate)막 등을 들 수 있다. 상기 실리콘 산화막은 상기 트렌치를 매립하기 위해 갭 필링 특성이 우수한 물질을 스핀 코팅하여 형성할 수 있고, 화학기상증착 공정을 수행하여 형성할 수 있다.
도 3을 참조하면, 이후, 상기 질화물 제거용 세정액을 이용한 세정공정을 수행하여 제1 하드마스크 패턴(104)을 제거한다. 상기 제1 하드마스크 패턴의 제거시 상기 패드 산화막은 모두 제거될 수 있다. 상기 패드 산화막이 완전히 제거되지 않을 경우 별도의 산화물 제거 공정을 수행하여 상기 패드 산화막을 제거할 수 있다.
도 4를 참조하면, 상기 제1 하드마스크 패턴이 제거됨으로 인해 노출된 기판(100)의 표면에 터널 산화막(114)을 형성한다. 비 휘발성 메모리 소자에 있어서, 저장된 데이터를 보존하는 능력은 대체로 터널 산화막(114)의 신뢰성에 의존되기 때문에 상기 터널 산화막(114)은 프로그래밍 동작과 소거 동작을 반복하는 횟수에 제한적인 요소로 작용한다. 따라서, 통상적인 비 휘발성 메모리 소자는 적어도 약 100만회 이상의 프로그래밍 동작과 소거 동작을 반복할 수 있는 것이 요구된다.
일 예로, 상기 터널 산화막(114)은 기판에 열 산화 공정을 수행하여 실리콘 산화막을 형성한 후 상기 실리콘 산화막을 질소가스가 제공되는 분위기에서 플라즈마 질화 처리한 후 어닐링(annealing) 수행함으로서 형성할 수 있다.
이어서, 상기 터널 산화막 상에 예비 플로팅 게이트(120)를 형성한다. 상기 예비 플로팅 게이트(120)는 제1 폴리실리콘 패턴(116)과 제2 폴리실리콘 패턴(118)이 적층된 구조를 가질 수 있다. 상기 제1 폴리실리콘 패턴(116)은 상기터널 산화막용 실리콘 막이 형성된 결과물 상에 플로팅 게이트용 제1 폴리실리콘막을 실질적 으로 동일한 두께를 갖도록 연속적으로 형성한다. 상기 플로팅 게이트용 제1 폴리실리콘막은 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD)하여 약 300 내지 800Å의 두께로 형성한 후, 통상의 도핑 방법인 POCl3 확산, 이온주입, 또는 인-시튜 도핑 방법으로 불순물로 도핑함으로서 형성할 수 있다. 특히, 플로팅 게이트용 제1 폴리실리콘막은 불순물이 도핑된 폴리실리콘으로 형성하는 것이 바람직하다. 이후 상기 소자 분리막(108)의 상면이 노출될 때까지 상기 제1 폴리실리콘막에 제2 화학기계연마 공정을 수행한다.
그 결과 제1 폴리실리콘막은 제1 폴리실리콘막 패턴(116)으로 형성된다. 일 예로서, 상기 제2 폴리실리콘막 패턴(118)은 상기 제2 화학적 기계적 연마공정이 수행된 제1 폴리실리콘막 패턴(116) 및 소자 분리막(108) 상에 제2 폴리실리콘막을 LPCVD 방법으로 형성한 후 상기 소자 분리막(108) 표면의 일부를 노출되도록 상기 제2 폴리실리콘막을 건식 식각하여 형성할 수 있다.
도 5를 참조하면, 예비 플로팅 게이트(120)가 형성된 기판 상에 균일한 두께를 갖는 유전막(125)을 연속적으로 형성한다.
상기 유전막(125)은 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 금속 산화막을 순차적으로 적층하여 형성할 수 있다. 또한, 금속 산화막, 실리콘 질화막, 금속 산화막을 순차적으로 적층하여 형성할 수 있다. 예컨대 상기 금속 산화막은 금속 전구체를 이용한 원자층 증착방법 또는 화학적 기상 증착 방법으로 형성할 수 있다. 상기 유전막(125)을 형성할 수 있는 금속산화물의 예로서 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 사용할 수도 있다.
이어서, 상기 유전막(125) 상에 예비 컨트롤 게이트(130)를 형성한다. 상기 예비 컨트롤 게이트는 폴리실리콘을 포함하는 제1 도전막과 및 금속을 포함하는 제2 도전막이 포함할 수 있다. 보다 구체적으로는 상기 예비 컨트롤 게이트는 폴리실리콘막/베리어금속막/금속막이 순차적으로 구조를 갖도록 형성하는 것이 바람직하다. 상기 금속막은 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드막과 텅스텐막이 적층된 구조를 가질 수 있다.
도 6을 참조하면, 상기 예비 컨트롤 게이트(130) 상에 마스크 패턴(135)을 형성한 후 상기 마스크 패턴(135)에 노출된 예비 컨트롤 게이트(130), 유전막(125), 예비 컨트롤 게이트(120), 터널 산화막(114)을 순차적으로 식각하여 게이트 구조물(140)을 형성한다. 상기 게이트 구조물(140)은 터널 산화막 패턴(114a), 폴리실리콘을 포함하는 플로팅 게이트(120a), 유전막 패턴(125a), 금속을 포함하는 컨트롤 게이트(130a) 및 마스크 패턴(135)이 적층된 구조를 가질 수 있다.
이때, 상기 플로팅 게이트(120a)는 제1 폴리실리콘 패턴(114a)과 제2 폴리실리콘 패턴(116a)을 포함하고, 상기 컨트롤 게이트(130a)는 제3 폴리실리콘 패턴(126a), 베리어막 패턴(127a), 금속 패턴(128a)을 포함할 수 있다.
본 실시예에서는 상기 게이트 구조물(140)은 하드 마스크, 컨트롤 게이트(폴리실리콘 패턴/텅스텐나이트라이드 패턴/텅스텐 패턴), 유전막 패턴, 플로팅 게이트, 터널 산화막 패턴을 포함하는 스택 구조에 대하여 예시하고 있으나, 본 발명은 여기에 한정되지 않고, 적어도 상기 컨트롤 게이트에 다양한 형태의 금속 패턴을 포함하도록 형성할 수 있다. 또한, 상기 게이트 구조물(140)은 상기 금속 패턴을 충분히 식각할 수 있는 세기의 플라즈마 에너지를 이용한 건식 식각공정을 수행하여 형성하는 것이 바람직하다. 상기 플라즈마 식각 공정은 상기 게이트 구조물(140)에 포함된 폴리실리콘과 기판의 표면에 플라즈마 이온에 의한 손상을 초래한다. 따라서, 상기 게이트 구조물 형성한 이후에 상기 플라즈마 이온의 손상을 치유하기 위한 산화공정이 필수적으로 요구된다.
도 7을 참조하면, 상기 비 휘발성 메모리 소자의 게이트 구조물(140) 및 기판(100)의 표면상에 실질적으로 균일한 두께를 갖는 캡핑 산화막(145)을 형성한다. 상기 캡핑 산화막(145)은 이후 기판과 게이트 구조물에 포함된 폴리실리콘 패턴(116a, 118a, 126a)을 큐어링을 위한 산화 공정시 상기 게이트 구조물에 포함된 금속 패턴의 산화를 억제하기 위해 형성된다. 상기 캡핑 산화막(145)은 50 내지 150Å의 두께를 갖도록 형성할 수 있고, 바람직하게는 50 내지 100Å의 두께를 갖도록 형성할 수 있다. 상기 캡핑 산화막(145)의 형성 방법에 대한 구체적인 설명은 위에서 설명한 바와 같기 때문에 생략한다.
도 8을 참조하면, 상기 캡핑 산화막(145)이 형성된 게이트 구조물(140) 및 기판(100)을 산소가 제공되는 분위기에서 산화 공정을 수행하여 기판과 폴리실리콘 패턴에 존재하는 플라즈마 손상을 큐어링한다.
구체적으로, 상기 기판을 큐어링 하기 위한 산화 공정을 수행할 경우 상기 게이트 구조물에 포함된 금속 패턴(128a)은 상기 캡핑 산화막(145)에 의해 산화가 억제되는 반면에 상기 기판(100)의 표면과 상기 폴리실리콘 패턴(116a, 118a, 126a)의 측벽에는 재 산화막(Re-Oxide layer;146)이 형성된다. 상기 재 산화막의 형성으로 인해 상기 기판의 표면과 폴리실리콘 패턴(116a, 118a, 126a)의 측벽은 이온 손상이 충분히 큐어링 된다.
특히, 상기 재산화 공정은 상기 터널 산화막 패턴(114a)과 면접하는 플로팅 게이트에 포함된 제1 폴리실리콘 패턴(116a)의 모서리가 3차원적으로 산화되는 것을 최소화 할 수 있다. 이에 따라, 상기 실리콘 기판(100)과 폴리실리콘 패턴(116a, 118a, 126a)의 산화 공정은 상기 터널 산화막 패턴(114a)을 중심부의 두께 변화 없이 플라즈마 손상을 충분히 큐어링할 수 있다. 즉, 게이트 구조물의 산화막 패턴의 중심부 두께 증가 없이 손상된 기판과 폴리실리콘 패턴의 손상을 충분히 큐어링하는 효과를 극대화시킬 수 있다.
이어서, 도면에 도시하지 않았지만, 상기 캡핑 산화막에 전면 식각 공정을 수행하여 기판의 표면을 노출시킨 후 상기 게이트 구조물을 이온주입 마스크로 이용하여 기판의 표면 아래로 불순물을 이온 주입한다. 이에 따라, 상기 게이트 구조물과 인접하는 반도체 기판의 표면 아래에는 불순물 영역이 형성된다.
상기 불순물 영역인 소스/드레인 영역을 형성을 위한 불순물의 예로서는 주기율표의 5족 원소인 N형 불순물로서 포스포러스, 아르제닉 등을 들 수 있다. 이들 은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 이들을 혼합하여 사용할 수 있다. 그 결과, 상기 게이트 구조물을 단위 셀로 포함하는 비 휘발성 메모리 소자가 완성될 수 된다.
언급한 본 실시예에서는 비 휘발성 메모리 소자의 게이트 구조물은 플래나 타입에 한정하여 설명하고 있지만, 다른 실시예로서 상기 게이트 구조물을 버티컬 타입, 핀 타입 등으로도 형성할 수 있다.
캡핑막 패턴의 두께 변화에 재 산화 정도 평가
도 9는 본 발명의 일 실시예에 따른 건식 산화 공정시 캡핑 산화막의 두께 변화에 따른 재 산화막의 형성두께를 나타내는 그래프이다.
도 9를 참조하면, 서로 다른 두께의 캡핑 산화막이 형성된 실리콘 기판을 마련한 후 산소 가스가 제공되고, 800℃의 온도에서 상기 캡핑 산화막이 형성된 실리콘 기판을 각각 열 산화시킬 경우, 상기 캡핑 산화막이 형성된 실리콘 기판이 산화되어 재 산화막의 두께가 증가되는 것을 확인 할 수 있었다. 보다 구체적으로 상기 74Å의 캡핑 산화막이 형성된 실리콘 기판을 약 45Å의 산화막이 형성될 정도로 건식산화 공정을 수행할 경우 상기 실리콘 기판의 표면에는 약 30Å의 재 산화막이 형성됨을 확인할 수 있었다. 또한, 120Å의 캡핑 산화막이 형성된 실리콘 기판을 약 45Å의 산화막이 형성될 정도의 건식산화 공정을 수행할 경우 상기 실리콘 기판의 표면에는 약 25Å 두께의 재 산화막이 형성됨을 확인할 수 있었다. 즉, 상기 그래프를 관찰할 결과 상기 캡 핑산화막이 형성된 실리콘 기판을 산화시킬 경우 실리 콘 기판의 표면에 재 산화(Reoxidation)막이 형성됨을 확인할 수 있다, 또한, 캡핑산화의 두께가 134Å이상일 경우 재 산화막의 형성두께가 낮아짐을 알 수 있다.
본 발명에 따르면, 금속을 포함하는 게이트 구조물을 큐어링하기 위한 산화 공정시 산화체(oxidant)의 확산을 제한할 수 있는 캡핑층을 게이트 구조물에 형성함으로서 상기 게이트 구조물 내에 포함된 금속 패턴의 산화 없이 기판과 게이트 구조물의 손상을 충분히 치유하는 산화 공정을 수행할 수 있다. 즉, 게이트 구조물의 일 측에서 발생한 식각 손상을 충분히 큐어링할 수 있는 동시에 게이트 구조물에 포함된 터널 산화막의 중심부의 두께가 증가하는 것을 방지하여 신뢰성 있는 메모리 소자를 제조할 수 있다.
또한, 상기 캡핑 산화막 형성시 증착 분위기에 노출된 금속 패턴의 표면에서는 금속의 산화가 일어나지 않기 때문에 게이트 구조물의 저항 증가를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. 산화막 패턴, 폴리실리콘막 패턴 및 금속 패턴이 포함하는 게이트 구조물이 형성된 기판을 마련하는 단계;
    상기 기판 및 게이트 구조물 상에 균일한 두께를 갖는 캡핑 산화막을 연속적으로 형성하는 단계; 및
    상기 캡핑 산화막이 형성된 결과물을 산소가 제공되는 분위기에서 상기 금속 패턴의 산화를 억제하면서 상기 기판의 표면과 폴리실리콘 패턴의 측면을 산화시키는 단계를 포함하는 것을 특징으로 하는 금속을 포함하는 게이트 구조물의 산화방법.
  2. 제1항에 있어서, 상기 게이트 구조물은 유전막 패턴을 더 포함하고, 산화막 패턴, 폴리실리콘을 포함하는 플로팅 게이트, 유전막 패턴, 금속을 포함하는 컨트롤 게이트가 순차적으로 적층된 구조를 갖도록 형성하는 것을 특징으로 금속을 포함하는 게이트 구조물의 산화방법.
  3. 제1항에 있어서, 상기 캡핑 산화막은 50 내지 100Å의 두께로 형성하는 것을 특징으로 하는 금속을 포함하는 게이트 구조물의 산화방법.
  4. 제1항에 있어서, 상기 캡핑 산화막은
    상기 게이트 구조물이 형성된 기판이 위치한 공정 챔버 내에 질소 소스가스를 제공하는 단계; 및
    상기 질소 소스가스가 제공된 공정 챔버 내에 실리콘 소스가스와 산소 소스가스를 제공함으로서, 상기 기판 및 게이트 구조물 상에 실리콘 산화물을 증착하는 단계를 수행하여 형성하는 것을 특징으로 하는 금속을 포함하는 게이트 구조물의 산화방법.
  5. 제4항에 있어서, 상기 캡핑 산화막은 중온 산화막이고, 상기 중온 산화막은 질소 소스가스인 암모늄 가스(NH3), 실리콘 소스가스인 실란가스(SiH4), 산소 소스가스인 산화질소 가스(N2O)를 제공하여 형성하는 것을 특징으로 하는 금속을 포함하는 게이트 구조물의 산화방법.
  6. 제4항에 있어서, 상기 실리콘 소스가스를 상기 산소가스 보다 먼저 투입하는 것을 특징으로 하는 금속을 포함하는 게이트 구조물의 산화방법.
  7. 제1항에 있어서, 상기 실리콘 기판과 폴리실리콘 패턴의 산화 공정은 상기 실리콘 산화막 패턴을 중심부의 두께 변화 없이 폴리실리콘 패턴의 측벽에 재 산화막을 형성하는 것을 특징으로 하는 금속을 포함하는 게이트 구조물의 산화방법.
  8. 제1항에 있어서, 상기 실리콘 기판과 폴리실리콘 패턴의 산화 공정은 750 내지 950℃의 온도에서 산소 소스가스를 제공하여 수행되는 건식 산화 공정인 것을 특징으로 하는 금속을 포함하는 게이트 구조물의 산화방법.
  9. 제1항에 있어서, 상기 금속 패턴은 텅스텐 패턴 및 금속 배리어막 패턴이 적층된 구조를 갖도록 형성하는 것을 특징으로 하는 금속을 포함하는 게이트 구조물의 산화방법.
  10. 제1항에 있어서, 상기 게이트 구조물은 트랜지스터에 적용되는 게이트 구조물인 것을 특징으로 하는 금속을 포함하는 게이트 구조물의 산화방법.
  11. 기판 상에 터널 산화막 패턴, 폴리실리콘을 포함하는 플로팅 게이트, 유전막 패턴, 금속을 포함하는 컨트롤 게이트를 포함하는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물이 형성된 기판 상에 균일한 두께를 갖는 캡핑 산화막을 연속적으로 형성하는 단계;
    상기 캡핑 산화막이 형성된 결과물을 산소가 제공되는 분위기에서 산화시킴으로서 상기 금속 패턴의 산화를 억제하는 동시에 상기 터널 산화막 패턴을 중심부의 두께 변화 없이 상기 게이트 구조물과 기판의 손상을 충분히 큐어링하는 단계; 및
    상기 게이트 구조물을 이온주입 마스크로 이용하여 상기 게이트 구조물 양측 의 기판 표면 아래에 불순물 영역을 형성하는 단계를 포함하는 비 휘발성 메모리 소자의 제조방법.
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